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JPH07281636A - 液晶表示装置に用いられる駆動装置ならびに列電極駆動用半導体集積回路および行電極駆動用半導体集積回路 - Google Patents

液晶表示装置に用いられる駆動装置ならびに列電極駆動用半導体集積回路および行電極駆動用半導体集積回路

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Publication number
JPH07281636A
JPH07281636A JP6069639A JP6963994A JPH07281636A JP H07281636 A JPH07281636 A JP H07281636A JP 6069639 A JP6069639 A JP 6069639A JP 6963994 A JP6963994 A JP 6963994A JP H07281636 A JPH07281636 A JP H07281636A
Authority
JP
Japan
Prior art keywords
data
circuit
liquid crystal
row
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6069639A
Other languages
English (en)
Inventor
Hiroyuki Mogi
宏之 茂木
Takeshi Kuwata
武志 桑田
Yutaka Nakagawa
豊 中川
Satoshi Nakazawa
聡 中沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AGC Inc
Original Assignee
Asahi Glass Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Glass Co Ltd filed Critical Asahi Glass Co Ltd
Priority to JP6069639A priority Critical patent/JPH07281636A/ja
Priority to TW084103330A priority patent/TW273612B/zh
Publication of JPH07281636A publication Critical patent/JPH07281636A/ja
Priority to US08/859,033 priority patent/US6025822A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【構成】 同時選択される複数ラインにおける各行のデ
ータ毎に表示データのデータ出力を行うメモリ部１０
と、メモリ部の出力データと選択された行に印加される
電圧パターンを示す選択データとを入力して、液晶出力
回路部が選択すべき電圧を指定する情報を作成する演算
処理を行う演算回路部１２とが形成される。 【効果】 この集積回路を用いれば、駆動回路を全体と
して小型化できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、主に液晶表示素子を
駆動する駆動装置ならびに列電極駆動用半導体集積回路
および行電極駆動用半導体集積回路に関する。
【０００２】
【従来の技術】図７は従来の液晶表示装置の概略構成を
示すブロック図である。図において、表示を行う液晶パ
ネル２０は、スーパツイステッドネマティック（ＳＴ
Ｎ）液晶表示素子等が画素数に応じてマトリックス状に
多数配置されたものである。液晶パネル２０の周囲に
は、走査線を駆動する半導体集積回路（大規模集積回
路、以下、ＬＳＩともいう。）によるロウドライバ（Ｙ
ドライバ）２２および表示データを表示パネル２０に出
力するＬＳＩによるカラムドライバ（Ｘドライバ）２１
が配置される。
【０００３】数多くの走査線および表示データ出力に対
処するために、一般的に、図７に示すように、複数のカ
ラムドライバ２１およびロウドライバ２２が用いられ
る。カラムドライバ２１は、選択線の表示データをラッ
チするラッチ回路や印加する電圧を選択する選択回路を
含む。ロウドライバ２２は、選択線を示す信号をシフト
するシフトレジスタや走査線に印加する電圧を選択する
選択回路を含む。Ｘ＝６４０ドット、Ｙ＝４８０ドット
の白黒のＶＧＡパネルの場合には、例えば、４個のカラ
ムドライバ２１および４個のロウドライバ２２が用いら
れる。その場合、各ロウドライバ２２は、４８０／４＝
１２０本の出力２７を受け持つ。すなわち、１２０本の
選択信号を出力する。また、各カラムドライバ２１は、
６４０／４＝１６０本の出力２８を受け持つ。すなわ
ち、各カラムドライバ２１は、それぞれ、１６０本の出
力２８から液晶パネル２０にオンオフ表示に必要な電圧
レベルを印加する。
【０００４】コントローラ２３は、入力された表示デー
タを一度表示ＲＡＭ２４に書き込むとともに、制御信号
線２５，２６を介してカラムドライバ２１およびロウド
ライバ２２に制御信号を与える。ドットマトリックス型
の液晶表示装置の場合には、コントローラ２３から表示
ＲＡＭ２４には、アドレス信号およびリードライト信号
が与えられ、表示データがコントローラ２３から読み書
きされる。表示ＲＡＭ２４が複数個設けられている場合
には、コントローラ２３から表示ＲＡＭ２４には、チッ
プセレクト信号も与えられる。
【０００５】コントローラ２３からカラムドライバ２１
に与えられる制御信号として、表示データ、表示データ
を取り込むためのクロック、カラムドライバをアクティ
ブにするためのイネーブル信号、液晶パネル２０へのデ
ータ出力を可能とするためのラッチパルス、カラムドラ
イバが液晶パネル２０に印加するための液晶表示用電
圧、および液晶駆動出力を交流化する交流化信号等が含
まれる。コントローラ２３からロウドライバ２２に与え
られる制御信号として、選択データ（シフトデータ）、
選択データをシフトするためのシフトクロック、ロウド
ライバが液晶パネル２０に印加するための液晶表示用電
圧、および液晶駆動出力を交流化する交流化信号等が含
まれる。
【０００６】以上のように、液晶表示装置、特に大型の
液晶パネル２０を有する液晶表示装置においては、多数
の制御信号、多数のドライバ２１，２２、大きなメモリ
および大規模なコントローラ２３が必要とされる。液晶
パネル２０がカラー表示用のものである場合には、１画
素についてＲ，Ｇ，Ｂ３ドットが必要とされる。例え
ば、６４０×４８０画素の表示パネルにおいて、６４０
×３×４８０の液晶表示素子が必要である。よって、取
り扱うデータが３倍となって、カラムドライバ２１の規
模は白黒の場合の３倍になる。すなわち、液晶表示装置
における回路構成はさらに大規模化する。
【０００７】上述した液晶表示装置は、走査線が一度に
１本選択されるものである。ところが、近年、同時に複
数の走査線を選択して駆動する方法が開発されている。
その駆動方法には、特開平５−１００６４２号公報に開
示されているような全ラインを同時に選択する方法と、
特開平６−２７９０７号公報に開示されているような全
走査線をいくつかのグループに分け各グループ内のライ
ンを同時に選択する方法とがある。図８はそれらの方法
が適用される液晶表示装置における駆動回路の構成を示
すブロック図である。
【０００８】図において、Ａ−Ｄ変換器３１Ｒ，３１
Ｇ，３１Ｂは、表示されるべきＲ，Ｇ，Ｂデータをディ
ジタルデータに変換するものである。補正器３２は各デ
ィジタルデータを、γ補正等を施した後表示ＲＡＭ２４
に格納する。データセレクタ３４は、表示ＲＡＭ２４か
ら所定のアルゴリズムに従ってデータを読み出し、それ
らをメモリ３５ａ〜３５ｎに格納する。階調制御回路３
６ａ〜３６ｎはメモリ３５ａ〜３５ｎからデータを読み
出し、それらについて階調制御を施すものである。演算
回路３７は、行選択パターンと階調制御回路３６ａ〜３
６ｎの出力とについて所定の演算を行って液晶パネル２
０に出力されるべき表示データを作成し、それをカラム
ドライバ２１に供給する。タイミング発生回路４０は、
Ａ−Ｄ変換器３１Ｒ，３１Ｇ，３１Ｂおよび行データ発
生回路４１にタイミング信号を供給するものである。行
データ発生回路４１は、同時選択パターンをロウドライ
バ２２に供給する。なお、遅延回路４２は、ロウドライ
バ２２に供給される同時選択パターンとカラムドライバ
２１に供給される表示データとの同期をとるために、同
時選択パターンを遅延させる。ここで、データセレクタ
３４、演算回路３７、タイミング発生回路４０、行デー
タ発生回路４１および遅延回路４２は、図７におけるコ
ントローラ２３に対応するものである。補正器３２、メ
モリ３５ａ〜３５ｎおよび階調制御回路３６ａ〜３６ｎ
もコントローラ２３に含まれるものと考えてもよい。ま
た、簡単のために、それぞれ１個のカラムドライバ２１
とロウドライバ２２とが図示されている。
【０００９】次に液晶パネル２０の駆動動作について具
体的に説明する。Ａ−Ｄ変換器３１Ｒ，３１Ｇ，３１Ｂ
は、出力６ビットのものであるとする。すなわち、Ａ−
Ｄ変換器３１Ｒ，３１Ｇ，３１Ｂは、タイミング発生回
路４０からのタイミング信号に従って、アナログ信号で
あるＲ，Ｇ，Ｂデータを６４階調のディジタルデータに
変換する。補正器３２は、各ディジタルデータについて
γ補正等の補正処理を行い、必要な所定ビット、例えば
３ビット（８階調）へのビット変換を行う。すなわち、
６ビットのデータに対して、液晶パネル２０における輝
度とデータ値との関係が線形になるように補正を施し
て、３ビットのデータとする。補正後のデータは、表示
ＲＡＭ２４に格納される。
【００１０】同時選択ライン数を７ラインとする。する
と、４８０ライン中のグループ数は、４８０／７＝６
８．５７≒６９である。メモリ３５ａ〜３５ｎは、この
場合には、６９個設けられる。データセレクタ３４は、
各グループを構成する７ライン×６４０×３ビットのデ
ータを、各メモリ３５ａ〜３５ｎに振り分ける。従っ
て、各メモリ３５ａ〜３５ｎには、それぞれ、（同時選
択される７ライン）×６４０×３のデータ、すなわち各
（７×６４０）画素の表示エリアに対応したデータが設
定される。Ｒ，Ｇ，Ｂの各データは３ビットからなる。
つまり、各表示エリアに対して、Ｒ，Ｇ，Ｂそれぞれに
ついて（７×６４０×３）ビットが存在している。階調
制御回路３６ａ〜３６ｎは、フレーム変調やディザ法に
よる階調制御を実施する。例えば、図９に示すようなフ
レーム変調を実行しようとすると、各メモリ３５ａ〜３
５ｎには、複数フレームのデータが設定されていなけれ
ばならない。つまり、各メモリ３５ａ〜３５ｎは、（７
×６４０×３）ビットの何倍かの容量を必要とする。階
調制御回路３６ａ〜３６ｎは、フレーム変調やディザ法
によって、Ｒ，Ｇ，Ｂ各３ビットのデータをＲ，Ｇ，Ｂ
各１ビットのデータに変換する。従って、各表示エリア
に対して、Ｒ，Ｇ，Ｂそれぞれについて７×６４０ビッ
トの情報が、階調制御回路３６ａ〜３６ｎから順次出力
される。
【００１１】演算回路３７は、例えば、図１０に示すよ
うに構成され、７ビットの同時選択行選択パターンであ
る選択データが入力される。図１０には、選択データと
して［０１０１０１０］が入力された場合が示されてい
る。演算回路３７に、最初に駆動されるグループについ
て、７×６４０のデータを７×６４０のマトリックスと
捉えた場合の７行１列のデータ（７ビットのデータ）が
入力される。各排他的論理和回路８０は、そのデータと
選択データとのビット毎の排他的論理和を計算する。そ
して、４つの全加算器８１は、結果の算術和をとる処理
を行う。その処理結果は、０〜７のいずれかの値であ
る。従って、処理結果は３ビットで表現できる。なお、
この処理は、Ｒ，Ｇ，Ｂそれぞれについて実行される。
そして、Ｒ，Ｇ，Ｂそれぞれ３ビットの処理結果は、カ
ラムドライバ２１に送られる。次に、演算回路３７は、
７行２列のデータについて上記処理を行い、処理結果を
カラムドライバ２１に送る。以後、７行ｍ列（ｍは６４
０まで）のデータについて順次上記処理が施される。最
初に駆動されるグループについて７行６４０列までの処
理が完了すると、演算回路３７は、次に駆動されるグル
ープについて上記処理を順次実行する。全てのグループ
についての処理が完了すると、１フレームの処理が完了
したことになる。
【００１２】図１１はカラムドライバ２１の構成例を示
すブロック図である。このカラムドライバ２１は、１個
のＬＳＩで構成されている。図において、データメモリ
５０は、６４列分の表示データを格納するメモリであ
る。シフトレジスタ５１は、書き込み用種信号（スター
トパルス）をシフトしてデータメモリ５０における書き
込み先を指定する。ディスプレイラッチ５３は、ラッチ
信号（ＬＳ）が入力されると、データメモリ５０の内容
をラッチして液晶出力回路５８に供給する。コントロー
ル回路５２は、データメモリ５０、シフトレジスタ５１
およびディスプレイラッチ５３に制御信号を与えるもの
である。なお、ここでは６４列の表示データを扱うカラ
ムドライバ２１が示されているので、１行が６４０画素
の液晶パネル２０を駆動するには、１０個のカラムドラ
イバ２１が必要とされる。そして、１０個のカラムドラ
イバ２１は縦続接続される。つまり、シフトレジスタ５
１の出力は次段のカラムドライバにおけるシフトレジス
タ５１に入力され、演算回路３７からの表示データは全
てのカラムドライバ２１におけるデータメモリ５０に供
給される。
【００１３】次に、図１１に示すカラムドライバ２１の
動作について説明する。コントロール回路５２は、ＥＯ
Ｉ１信号を入力すると、データメモリ５０、シフトレジ
スタ５１およびディスプレイラッチ５３をアクティブ状
態にする。データメモリ５０には、１列についてＲ，
Ｇ，Ｂそれぞれ３ビット、計９ビットの表示データが演
算回路３７から入力される。シフトレジスタ５１はスタ
ートパルスをシフトしている。そして、シフトレジスタ
５１の６４段の内容がデータメモリ５０に書き込みアド
レス５４として与えられる。よって、データメモリ５０
には、順次異なるアドレスに各列の表示データが格納さ
れる。コントロール回路５２は、データメモリ５０に６
４列分のデータが書き込まれたことを確認すると、次段
のカラムドライバ２１にＥＩＯ２信号を出力する。次段
のカラムドライバ２１において、前段からのＥＩＯ２信
号は、ＥＩＯ１信号として入力される。
【００１４】ＥＩＯ１信号を入力したカラムドライバ２
１は、前段のカラムドライバ２１と同様に動作して６４
列分の表示データを取り込む。１０個のカラムドライバ
２１がそれぞれ表示データを取り込んだタイミングで、
ラッチ信号が入力される。すると、各カラムドライバ２
１において、データメモリ５０に格納されている表示デ
ータがディスプレイラッチ５３にラッチされる。従っ
て、６４０×３ドット分の表示データが１０個の液晶出
力回路５８に与えられる。
【００１５】各表示データは３ビットからなっている。
また、液晶表示回路５８は、デコーダおよびレベルシフ
タ回路を有する。さらに、液晶表示回路５８には、８つ
のレベルの電圧Ｖ0 〜Ｖ7 が入力されている。液晶表示
回路５８は、ディスプレイラッチ５３からの１ドットあ
たり３ビットのデータをデコードする。そして、デコー
ド値に応じた電圧を選択し、その電圧を液晶表示素子に
印加する。１個の液晶表示回路５８からは３（Ｒ，Ｇ，
Ｂの各ドットに対応）×６４（画素数に対応）＝１９２
本の出力が液晶表示パネル２０に出力されている。従っ
て、液晶表示パネル２０には、１９２×１０＝１９２０
本の出力が供給される。各出力は、Ｖ0〜Ｖ7 のうちの
いずれかの電圧値をとる。なお、ここでは、ＳＴＮカラ
ー液晶パネルにカラムドライバ２１を適用する場合につ
いて説明したが、ＴＦＴ（Thin Film Transistor）液晶
パネルにこのカラムドライバ２１を流用することもでき
る。また、メモリ５０およびシフトレジスタ５１をＲ，
Ｇ，Ｂそれぞれのシフトレジスタで置き換える方法もあ
る。
【００１６】図１２はロウドライバ２２の構成の一例を
示すブロック図である。このロウドライバ２２は、１個
のＬＳＩで構成されている。図において、シフトレジス
タ７０は、データＳＰＤＩ（選択データ）をシフトクロ
ックＤＳＣＫによってシフトするものである。選択パタ
ーンレジスタ７２は、ロード信号ＬＯＡＤの入力に応じ
て選択データを取り込む。シフトレジスタ７４は、ロー
ド信号ＬＯＡＤをシフトクロックとしてフレームパルス
をシフトする。そして、液晶出力回路７５は、選択パタ
ーンレジスタ７２に設定されている選択データを行電極
に印加する。
【００１７】次に、ロウドライバ２２の動作を具体的に
説明する。ここでは、特開平６−２７９０７号公報に開
示されているような複数ライン同時選択法における図１
３に示されるような選択パターンを用いる場合について
説明する。また、図１２に示すロウドライバ２２は、８
４本の出力を有するとする。従って、４８０本の走査線
をもつ液晶表示装置の場合には、４８０／８４≒６個の
ロウドライバ２２が必要とされる。それらは縦続接続さ
れる。同時選択行電極数は７であるから、８４本の行電
極は、８４／７＝１２グループに分割される。
【００１８】例えば、図１３に点線ａで示す２列目の選
択データがデータＳＰＤＩとしてシフトレジスタ７０に
シリアル入力される。シフトレジスタ７０は、シフトク
ロックＤＳＣＫによって選択データをシフトする。７個
のシフトクロックＤＳＣＫが入力された後、ロード信号
ＬＯＡＤが入力される。すると、選択パターンレジスタ
７２は、シフトレジスタ７０の内容を取り込む。従っ
て、選択パターンレジスタ７２には、パラレル信号の選
択データが設定される。
【００１９】シフトレジスタ７４は１２段のレジスタで
ある。また、ロウドライバ２２が６個のうちの初段のも
のであるならば、ＩＯＬ入力として、１フレームの先頭
を示すフレームパルスが入力されている。そして、ロー
ド信号ＬＯＡＤをシフトクロックとしてフレームパルス
をシフトする。シフトレジスタ７４の内容はグループを
選択する信号として液晶出力回路７５に供給されてい
る。また、液晶出力回路７５には、選択時に使用する電
圧Ｖ+ ，Ｖ- と非選択時に使用される電圧ＶG （Ｖ+ と
Ｖ- との中間の電位）とが供給されている。液晶出力回
路７５は、入力したシフトレジスタ７４の内容をデコー
ドしてどのグループが選択されているか知る。第１のグ
ループが選択されているとすると、液晶出力回路７５
は、第１のグループに含まれる７本の行電極に対して、
選択パターンレジスタ７２の内容における対応するビッ
トの値に応じた電圧を供給する。すなわち、液晶出力回
路７５内のレベルシフト回路は、対応ビットが「１」で
あるならば、選択電圧Ｖ+ を印加し、「０」であるなら
ば、選択電圧Ｖ- を印加する。選択されていない１１グ
ループの各行電極には、非選択電圧ＶG を印加する。こ
の時点で、カラムドライバ２１は、既に説明したような
動作によって、選択された行電極に対応した表示データ
に対応する電圧を各列電極に印加している。
【００２０】以後、選択パターンレジスタ７２が液晶出
力回路７５に与える出力が順次変化し、各グループの各
行電極に選択電圧が印加される。１２グループ全ての選
択が完了した時点で、シフトレジスタ７４のＩＯＲ出力
にフレームパルスが押し出され、次段のロウドライバ２
２のＩＯＬ入力にフレームパルスが供給される。従っ
て、次段のロウドライバ２２は、上記処理と同様の処理
を行って、各グループの各行電極に選択電圧を印加す
る。
【００２１】
【発明が解決しようとする課題】従来の複数ライン同時
選択法にもとづく液晶駆動回路は以上のように構成され
ているので、以下のような問題がある。表示ＲＡＭ２４
が必須の構成要素として要求される。入力されるデータ
の速度と液晶パネル２０に出力されるデータの速度との
間に差があり、その差を吸収する必要があるからであ
る。また、一般に、入力されるデータは第１走査線デー
タから順次送られてくるのに対して、複数ライン同時選
択法では列計算を行わなければならない。つまり、何本
かの選択線における同じ列の表示データを同時に扱う必
要がある。従って、やはり、メモリにデータを蓄えてお
く必要が出てくる。
【００２２】また、表示ＲＡＭ２４の他にメモリ３５ａ
〜３５ｎも必要である。メモリ３５ａ〜３５ｎのみを設
け表示ＲＡＭ２４をなくすように構成することも考えら
れるが、そのように構成した場合には、走査線対応に送
られてくるデータを並び換えてメモリ３５ａ〜３５ｎに
書き込むためのアドレス制御が複雑になり、大規模なア
ドレス制御回路を設けなければならない。表示ＲＡＭ２
４およびメモリ３５ａ〜３５ｎには、同時にデータの読
み書きができる標準市販品のビデオＲＡＭ（Ｖ−ＲＡ
Ｍ）を用いるのがよい。その場合に、Ｖ−ＲＡＭの全て
のメモリ領域が用いられるわけではない。すなわち、無
駄な記憶領域が生じてしまう。
【００２３】複数ライン同時選択法における演算回路３
７には、高速の演算速度が求められる。例えば、１秒間
に４０フレームを表示しようとすると、６４０×（Ｒ，
Ｇ，Ｂ）×４８０ドットの液晶パネル２０を用いて７ラ
イン同時選択を実現する場合には、１ドットあたり、 １(SEC) ／４０（枚）×（７本／４８０本）／６４０＝
５６９．６６nsec の演算速度が要求される。図１３に示す選択パターンを
用いた場合には、交流化のために、選択パターンのうち
の全ての列（８列）分に対応した演算を行わなければな
らず、結局、１ドットあたり、 ５６９．６６／８＝７１．２nsec の速度で各列の演算を行わなくてはならない。実際に
は、走行する車両等の動画を表示する場合に、１秒あた
りさらに多数のフレームを液晶パネル２０に供給しなけ
ればならず、演算回路３７には、より高速の演算速度と
カラムドライバ２１への転送速度が求められる。
【００２４】演算速度を上げるには、高い周波数のクロ
ック信号が必要とされる。よって、Ｐ＝ＩＶ＝ｆＣＶ・
Ｖより、消費電力が増加する。また、列電圧計算のため
に比較的容量の大きいメモリ３５ａ〜３５ｎが多数設け
られているので、やはり消費電力が増加する。従って、
消費電力が大きいということは、小型携帯機器にそのよ
うな複数ライン同時選択法を実現する駆動回路を適用す
ることが困難であることを意味する。さらに、上述した
ように従来の複数ライン同時選択法を実現する駆動回路
は、回路規模が大きく、かつ、部品点数も多いというこ
とも、小型携帯機器への適用が困難であることにつなが
る。
【００２５】この発明は、そのような問題を解消するた
めになされたもので、液晶駆動回路全体としてメモリ等
の部品の数を減らせるとともに、処理速度の低減等によ
る消費電力の低減を実現する列電極駆動用半導体集積回
路および行電極駆動用半導体集積回路を提供することを
目的とする。
【００２６】
【課題を解決するための手段】請求項１記載の発明に係
る列電極駆動用半導体集積回路は、複数ライン同時選択
法によって駆動される液晶表示装置の列電極を駆動する
半導体集積回路であって、表示データを記憶するととも
に、同時選択される複数ラインにおける各行のデータ毎
にデータ出力を行う制御回路を有するメモリ部と、メモ
リ部の出力データと選択された行に印加される電圧パタ
ーンを示す選択データとを入力して、液晶出力回路部が
選択すべき電圧を指定する情報を作成する演算処理を行
う演算処理回路を有する演算回路部とが形成されている
ものである。
【００２７】請求項２記載の発明に係る列電極駆動用半
導体集積回路は、同時選択ライン数が２〜１５のいずれ
かである複数ライン同時選択法にもとづく液晶表示装置
に適用されるものであって、メモリ部の制御回路が、２
行ないし１５行のデータ毎にデータ出力を行い、演算回
路部の演算処理回路が、２ないし１５ビットの選択デー
タとメモリ部の出力データとを対象に演算処理を行う構
成になっているものである。
【００２８】請求項３記載の発明に係る列電極駆動用半
導体集積回路は、入力されたデータにγ補正を施すか、
あるいは、階調表示処理を行って、処理後のデータをメ
モリ部に書き込む補正部を含む構成になっているもので
ある。
【００２９】請求項４記載の発明に係る列電極駆動用半
導体集積回路は、メモリ部が、１ドットについて複数ビ
ットを記憶しうる記憶容量を有し、制御回路によって選
択信号に応じていずれかビットを出力する構成になって
いるものである。
【００３０】請求項５記載の発明に係る列電極駆動用半
導体集積回路は、メモリ部の制御回路が一時に複数行複
数列のデータを出力する構成であって、演算回路部がメ
モリ部から一時に読み出される列数分の演算処理回路を
有するものである。
【００３１】請求項６記載の発明に係る行電極駆動用半
導体集積回路は、複数ライン同時選択法によって駆動さ
れる液晶表示装置の行電極を駆動する半導体集積回路で
あって、ロウドライバとともに、選択パターンを発生す
る行電極選択パターンを構成する回路が形成されている
ものである。
【００３２】請求項７記載の発明に係る駆動装置は、複
数ライン同時選択法によって駆動される液晶表示装置の
列電極を駆動する装置であって、選択された行に印加さ
れる電圧パターンを示す選択データと選択された行に対
応する表示データとを入力して、液晶出力回路部が選択
すべき電圧を指定する情報を作成する演算処理を行う演
算回路部をそれぞれが有する複数個の列電極駆動用半導
体集積回路が設けられて構成されているものである。
【００３３】
【作用】請求項１記載の発明に係る列電極駆動用半導体
集積回路は、ディジタル化された表示用のデータをその
まま入力することができる。すなわち、集積回路におけ
るメモリ部には、外部のコントローラの制御によって表
示用のデータが書き込まれ、メモリ部内の制御回路は、
同時選択される複数のラインにおける各行のデータを、
順次にまたは同時に読み出して出力する。集積回路にお
ける演算回路部内の演算処理回路は、選択データを導入
し、選択データとメモリ部から出力されたデータとのを
対象に演算を行い、同時選択される各行に印加される電
圧に応じた値を算出する。よって、この集積回路は、表
示用のデータを直接入力して、複数ライン同時選択法に
従って行電極に印加する電圧値を決定できる。
【００３４】請求項２記載の発明に係る半導体集積回路
は、２ないし１５ライン同時選択法が適用される駆動回
路における列電極駆動回路を実現する。すなわち、集積
回路におけるメモリ部の制御回路は、２ないし１５ライ
ンにおける各行のデータを、順次にまたは同時に読み出
して出力する。演算回路部は、１列分について２ないし
１５ライン分のデータ演算を行う。
【００３５】請求項３記載の発明に係る半導体集積回路
は、γ補正あるいは階調表示処理を実行する回路部分も
取り込み、液晶駆動回路の全体としての回路規模をさら
に小型化する。
【００３６】請求項４記載の発明に係る半導体集積回路
は、表示の１ドットについて複数ビットのデータを記憶
でき、また、出力されるビットとして、複数ビットのう
ちのいずれかを選択できる。よって、メモリ部における
読み出し元を切り換えるだけで簡単にディザ法やフレー
ム変調等の階調制御を実現できる。
【００３７】請求項５記載の発明に係る半導体集積回路
において、演算回路部は複数の演算処理部を有するの
で、複数列について同時演算を行うことができる。よっ
て、駆動クロックの周波数を下げることができる。
【００３８】請求項６記載の発明に係る半導体集積回路
は、行電極選択パターンを構成する回路も取り込んでい
るので、液晶駆動回路の全体としての回路規模をさらに
小型化する。
【００３９】請求項７記載の発明に係る駆動装置は、列
電極を駆動する部分において複数個の演算回路部が設け
られた構成になるので、各演算回路部は、比較的低い動
作速度で動作することができる。
【００４０】
【実施例】
実施例１．図１はこの発明の第１の実施例による複数ラ
イン同時選択法にもとづくカラムドライバ１０１の構成
を示すブロック図である。図１には、制御信号をカラム
ドライバ１０１に与えるコントローラ２および行データ
発生回路４１も示されている。このカラムドライバ１０
１はＬＳＩで実現されている。カラムドライバ１０１
は、表示データが書き込まれるメモリ部分１０、液晶表
示パネル２０への列データを出力するための信号線１
１、信号線１１と行データ発生回路４１からの選択デー
タを入力して所定の演算を行う演算回路部１２、信号線
１５を介して演算回路部１２の出力を入力し、それをラ
ッチするラッチ回路部１３、および信号線１６を介して
ラッチデータを入力し、ラッチデータに応じた電圧を出
力線１７に出力する液晶出力回路部１４とを含む。出力
線１７は液晶パネル２０の列電極に接続される。なお、
ここでも、カラムドライバ１０１は、６４０画素のうち
の６４画素を受け持つとする。そのような場合には、液
晶表示装置には、１０個のカラムドライバ１０１〜１１
０が設けられる。カラムドライバ１０１〜１１０は、図
８に示す従来の駆動回路と比較すると、表示ＲＡＭ２
４、データセレクタ３４、メモリ３５ａ〜３５ｎ、演算
回路３７およびカラムドライバ２１の機能を実現するも
のである。図１には、カラムドライバＬＳＩには含まれ
ないコントローラ２および行データ発生回路４１も示さ
れている。行データ発生回路４１は、例えば図１３に示
すパターンを記憶したＲＯＭ４１ａと、フレームパルス
または垂直同期信号をカウントしてカウント値をアドレ
スとしてＲＯＭ４１ａに与えるカウンタ４１ｂとで構成
される。
【００４１】次に、このカラムドライバ１０１の動作に
ついて説明する。ここでは、１画素あたり、Ｒ，Ｇ，Ｂ
それぞれ１ビットのデータが入力されるとする。データ
が線順次に入力される場合には、コントローラ２は、各
走査線の第１画素のデータから第６４画素のデータが入
力されるときに、書き込みアドレス信号とライト信号を
制御して、カラムドライバ１０１のメモリ部分１０にデ
ータを書き込む。同様に、第（６４０−６３）画素のデ
ータから第６４０画素のデータが入力されているとき
に、書き込みアドレス信号とライト信号を制御して、カ
ラムドライバ１１０のメモリ部分１０にデータを書き込
む。このようにして、１０個のメモリ部分１０全体とし
て、１フレームのデータが書き込まれる。
【００４２】メモリ部分１０からデータを読み出すとき
には、コントローラ２は、読み出しアドレス信号とリー
ド信号を制御して、各カラムドライバ１０１〜１１０に
おけるメモリ部分１０から演算回路部１２にデータを出
力させる。出力されるデータは、そのときに選択される
各行（例えば、あらかじめ定められた７行）の６４画素
分のデータである。すなわち、６４×３×７ビットのデ
ータである。
【００４３】このような読み出しを実現するために、メ
モリ部分１０において、書き込み側のアドレスデコーダ
と読み出し側のアドレスデコーダとは別個に形成されて
いる。例えば、読み出し側のアドレスデコーダは、書き
込みアドレス信号に応じて順次メモリセルを選択してい
くとすると、読み出し側のアドレスデコーダは、最初に
与えられる読み出しアドレスに応じて、最初に選択され
るグループにおける７行のデータ（各行は６４×３ビッ
トのデータからなる。）が設定されているメモリセルを
選択する。そして、６９番目に与えられる読み出しアド
レスに応じて、最後に選択されるグループにおける７行
のデータが設定されているメモリセルを選択する。な
お、６９番目が最後なのは、４８０／７≒６９だからで
ある。また、リード信号は、図１２におけるロード信号
ＬＯＡＤの発生タイミングに同期している。
【００４４】よって、行データ発生回路４１から１つの
選択データが与えられる毎に、メモリ部分１０から６４
×３×７ビットのデータが一斉に出力される。演算回路
部１２は、図１０に示すように形成されている。ただ
し、１つの演算回路部１２には、図１０に示される構成
が６４×３個形成されている。従って、６４画素分の演
算が一度に実行される。１０個のカラムドライバ１０１
〜１１０における演算回路部１２が同時に演算を行うの
で、結局、７ライン×６４０画素分の演算が一度に実行
される。従来の構成によると、図８における演算回路３
７は各列毎に７ライン×１画素分の演算を行っていた。
【００４５】従来の構成では、表示ＲＡＭ２４およびメ
モリ３５ａ〜３５ｎとして個別記憶素子、具体的にはＶ
−ＲＡＭを用いていたので、各メモリ３５ａ〜３５ｎに
は、７ライン×６４０画素の形式（７行６４０列）でデ
ータを設定せざるを得ない。できれば本実施例のように
同一列の７画素分のデータが直接同時に読み出せるよう
に各メモリ３５ａ〜３５ｎにデータを設定したいのであ
るが、市販品のＶ−ＲＡＭを用いる限り容易にはそのよ
うに設定できない。設定しようとすると、上述したよう
に大規模なアドレス制御回路を用意しなければならな
い。また、そのように、メモリ３５ａ〜３５ｎからデー
タを読み出す部分が（図８に示した例では階調制御回路
３６ａ〜３６ｎが）、同一列の７画素分のデータを直接
同時に読み出したとしても、６４０列分のデータを順次
に読み出さなければならないので、演算回路３７の動作
は順次処理とならざるを得なかった。
【００４６】しかし、ＬＳＩにおけるメモリ部分１０の
読み出しアドレスデコーダを、同一列の７画素分のデー
タを直接読み出せるようにかつ６４列分のデータを読み
出せるように構成できるので、本実施例における演算回
路部１２は、６４列の各７画素分のデータを扱うことが
できる。この場合には、カラムドライバ１０個の演算回
路部１２が存在するので、各演算回路部１２に求められ
る演算速度は、従来の演算回路３７の演算速度の１／６
４０でよい。従って、演算回路部１２を駆動するクロッ
クの周波数は低くてよく、演算回路部１２の消費電力は
低減される。
【００４７】図２はメモリ部分１０のメモリアレイにお
けるメモリセルの一例であるＲＡＭセルを示す回路図で
ある。図において、インバータ部分９０，９１が記憶素
子を実現する。記憶素子にデータを書き込むときには、
データ信号に書き込むデータが印加されるとともにワー
ド線がアクティブにされる。データ信号に印加されたデ
ータはインバータ９６を介してデータ線Ｄに供給され、
さらにインバータ９５を介してデータ線Ｄ- に供給され
る。記憶素子には、ゲートがワード線に接続されるとと
もにドレインがデータ線Ｄ，Ｄ- に接続されたトランジ
スタ９２，９３が接続される。よって、書き込み時に
は、トランジスタ９２，９３が導通して記憶素子へのデ
ータ書き込みがなされる。読み出し時には、セレクト信
号がアクティブになってドライバ９４が導通状態とな
る。よって、記憶素子内のデータが出力線に出力され
る。つまり、データ線Ｄ，Ｄ- とは異なるポートにデー
タが出力される。よって、一般のＲＡＭセルからの読み
出し時に必要であるデータ線のプリチャージが必要でな
くなり、任意の時点でデータを読み出すことができる。
図３はメモリ部の一構成例を示すブロック図である。図
において、メモリセルアレイ１０ｄは、６４×３×７セ
ルのメモリセル１０11〜１０1192・・・１０71〜１０
7192からなっている。メモリセルへのデータ書き込み時
には、アドレス入力に応じて行デコーダ１０ｅが選択し
た行の各メモリセルのうち、アドレス入力に応じて列デ
コーダ１０ｆが選択したメモリセルに、Ｒ，Ｇ，Ｂいず
れかのデータが書き込まれる。なお、ＮＡＮＤ回路１０
ｇおよびインバータ１０ｈは、図２におけるインバータ
９６，９５に対応する。メモリセルからのデータ読み出
し時には、読み出しアドレス入力に応じて制御回路１０
ｃは、セレクト信号を出力する。セレクト信号は、セレ
クト信号に応じて［１０11，１０21，・・・，１０71］
の７セル、・・・、［１０1192，１０2192，・・・，１
０7192］の７セルが、それぞれ、まとめてデータを出力
するように結線される。
【００４８】ＬＳＩにおけるラッチ回路部１３は、コン
トローラ２からラッチ信号ＬＳの供給を受けると、演算
回路部１２が出力している６４×（Ｒ，Ｇ，Ｂ）ビット
の表示データをラッチする構成になっている。すなわ
ち、従来のディスプレイラッチ５３と同様の処理によっ
て表示データをラッチする。また、液晶出力回路部１４
は、６４×（Ｒ，Ｇ，Ｂ）本の出力を有し、電圧Ｖ0 〜
Ｖ7 の８電圧レベルが入力されている。そして、ラッチ
回路部１３の各出力値に応じ電圧レベルを選択して各出
力線に出力する。すなわち、従来の液晶出力回路５８と
同様の処理を行う。具体的には、図１に示すように、各
３ビットのデータをデコードするデコード回路１４ａ、
デコード値の論路回路電圧レベル（０，ＶDD）を液晶駆
動電源電圧（０，ＶEE）に変換するレベルシフタ回路１
４ｂ、電圧Ｖ0 〜Ｖ7 を入力し、レベルシフタ回路１４
ｂの出力をゲート信号としてＶ0 〜Ｖ7 のいずれかを選
択して出力する電位選択出力回路１４ｃとを有する。
【００４９】なお、この実施例では、各演算回路部１２
において図１０に示される構成が１９２個形成されてい
る場合について説明したが、比較的高い周波数の駆動用
クロックが許容できるなら、１個だけ設けて順次に演算
を実行する構成をとってもよい。また、メモリ部１０と
演算回路部１２との間に、図１１に示したデータメモリ
５０またはラッチ回路部を形成し、メモリ部１０のデー
タを一旦それに取り込んだ後、演算回路部１２に供給す
るようにしてもよい。
【００５０】実施例２．上記実施例によるＬＳＩには、
輝度とデータ値との関係が線形になるような補正および
階調制御のための構成が含まれていなかった。それらを
実現するには、例えば、図４に示すような補正部１８を
含むカラムドライバ１１１〜１２０とすればよい。補正
部１８には、例えば、図８におけるＡ−Ｄ変換器３１
Ｒ，３１Ｇ，３１Ｂから１画素あたりＲ，Ｇ，Ｂ各６ビ
ットからなるデータが入力される。そして、γ補正を施
してＲ，Ｇ，Ｂ各３ビットからなるデータに変換する。
γ補正はデータ変換であるからそれを実行する部分をＬ
ＳＩ化するのは容易である。例えば、データテーブルで
あるＲＯＭ部分と入力データにもとづいてその中のデー
タを読み出す部分とで実現できる。さらに、補正部１８
は、Ｒ，Ｇ，Ｂ各３ビット（各８階調）をディザ法によ
って各１ビットのデータに変換する。この変換も、例え
ば、データテーブルであるＲＯＭ部分と比較器等とで容
易に実現できる。なお、γ補正とディザ法等による階調
制御とのうちの一方の機能を補正部１８として取り込ん
でもよい。
【００５１】１画素あたりＲ，Ｇ，Ｂ各１ビット、計３
ビットのデータは、第１の実施例の場合と同様にメモリ
部１０に書き込まれる。以後、カラムドライバ１１１〜
１２０は、第１の実施例によるカラムドライバ１０１〜
１１０と同様に動作する。
【００５２】実施例３．図５はこの発明の第３の実施例
によるカラムドライバに適用される演算回路部１２の構
成を示す回路図である。カラムドライバの全体の構成は
図１または図４に示す構成と同じである。また、この場
合の演算回路部１２は、１つのカラムドライバが担当す
る列数、例えば６４×３（Ｒ，Ｇ，Ｂ）＝１９２個形成
されたものである。なお、図５に示す回路が１個形成さ
れたものでもよい。
【００５３】この構成は、同時選択ライン数が２の場合
の例である。従って、演算回路部１２が１９２個の図５
に示す回路を有する場合には、メモリ部１０から演算回
路部１２に至る配線１１の数は２×１９２でよい。ま
た、液晶出力部に与えられる選択用の電圧はＶ0 ，Ｖ1
、Ｖ2 の３レベルである。演算回路部１２において、
各排他的論理和回路８０は、メモリ部１０からの２行分
のデータと選択データとの排他的論理和をとる。そし
て、全加算器８１は、２つの排他的論理和回路８０の和
を出力する。全加算器８１の出力は、「０」、「１」ま
たは「２」である。以後、ラッチ回路部１３は、第１の
実施例または第２の実施例の場合と同様に動作し、液晶
出力回路部１４は、ラッチ回路部１３の出力に応じて、
１９２本の各出力にＶ0 ，Ｖ1 またはＶ2 の電圧を印加
する。
【００５４】また、この場合には、液晶回路出力部１４
が液晶パネル２０に対して出力する電圧の最大値を５Ｖ
以下にできる。カラムドライバの最大出力電圧幅（peak
topeak）をＶC 、ロウドライバの最大出力電圧幅をＶR
、液晶のしきい値電圧をＴ、液晶パネル２０の走査線
本数をＮ、同時選択ライン数をＬとすると、 ＶR ＝Ｔ（（２×Ｎ／Ｌ）／（１−Ｎ-1/2））1/2 ＶC ＝Ｒ×Ｌ×Ｎ1/2 である。よって、Ｌ＝２、Ｔ＝２Ｖ、Ｎ＝４８０本の場
合には、ＶR ＝４４．８５Ｖ、ＶC ＝４．０９Ｖであ
る。また、Ｌ＝３、Ｔ＝２Ｖ、Ｎ＝４８０本の場合に
は、ＶR ＝３６．６２Ｖ、ＶC ＝５．０１Ｖとなり、こ
の場合にも、ほぼ最大値を５Ｖ程度にできる。なお、Ｌ
＝１５、Ｔ＝２Ｖ、Ｎ＝４８０本の場合には、ＶR ＝１
６．３９Ｖ、ＶC ＝１１．２１１Ｖとなる。
【００５５】以上のことから、Ｌ＝２または３とする
と、カラムドライバが扱う電圧値を高々５Ｖ程度とする
ことができる。よって、カラムドライバをＬＳＩで実現
する場合に、一般的に用いられている５Ｖプロセスでこ
のカラムドライバを作製できる。従って、より高い電圧
を扱うカラムドライバに比べて、レジスト、露光、エッ
チング等の工程数を減らすことができる。特に、５Ｖプ
ロセスで作製できることから、メモリ部１０を一般的な
Ｄ−ＲＡＭ作製プロセスと同様のプロセスで作製でき
る。従って、製造コストの低減とメモリ部１０のサイズ
の小型化が実現される。また、Ｌ＝２または３とした場
合には、液晶出力回路部１４が扱う電圧レベル数は３ま
たは４と減るので、液晶出力回路部１４のサイズも小型
化される。よって、ＬＳＩサイズが小型化される。
【００５６】なお、同時選択ライン数を増やしていけば
表示コントラスト比が改善されるが、改善度は、全走査
線を４８０本の半分２４０本程度としたとき、Ｌ＝１５
程度で飽和することが知られている。よって、Ｌの値
は、２から１５の値の中から、要求される液晶パネル２
０の表示性能およびＬＳＩに許容されるサイズや電源電
圧の制約等を勘案して選択される。
【００５７】実施例４．図６はこの発明の第４の実施例
によるカラムドライバの構成を示すブロック図である。
このカラムドライバ１２１もＬＳＩで実現される。第２
の実施例では階調制御としてディザ法を用いるものを示
したが、このカラムドライバ１２１は、フレーム変調に
よる階調制御を実現するものである。
【００５８】図において、補正部１９は、γ補正を実行
するとともに、補正結果を２値化して出力するものであ
る。また、このカラムドライバ１２１には、２つのメモ
リ部１０ａ，１０ｂが形成されている。メモリ部１０
ａ，１０ｂの構成は、図１に示すメモリ部１０の構成と
同じでよい。また、メモリ部１０ａ，１０ｂには、同一
のアドレスおよび同一のリードライト信号が供給され
る。補正部１９からのあるフレームのデータがメモリ部
１０ａに書き込まれたとすると、次のフレームのデータ
は、メモリ部１０ｂに書き込まれる。さらに次のフレー
ムのデータは、メモリ部１０ａに書き込まれる。この書
き込みの制御は、コントローラ２によって実行される。
図６には示されていないが、例えば、コントローラ２が
メモリイネーブル信号を供給できるように配線を用意し
ておき、コントローラ２が書き込み先の一方のメモリ部
のみをイネーブルとすればよい。
【００５９】図９に示したように、あるドットについ
て、１フレーム目をオンにして２フレーム目をオフにす
れば、液晶パネル２０の看者には中間濃度ドットとして
提示できる。従って、２フレーム分のデータを有するメ
モリ部１０ａ，１０ｂを用意しておけば、コントローラ
２の制御によって中間濃度ドットを提示するフレーム変
調が実現可能になる。つまり、コントローラ２は、メモ
リ部１０ａ，１０ｂからデータを出力させる際に、第１
の実施例におけるアドレス信号供給制御およびリード信
号制御を実施する。その上で、選択信号ＳＥＬＥＣＴを
制御してデータの読み出し先を変更する。例えば、メモ
リ部１０ａに設定されているフレームのデータを読み出
しているときに、メモリ部１０ｂ内のデータが必要にな
ったタイミングで、選択信号ＳＥＬＥＣＴの極性を変え
る。選択信号ＳＥＬＥＣＴは、メモリ部１０ａ，１０ｂ
における読み出し側のアドレスデコーダをイネーブルに
する信号に相当している。従って、選択信号ＳＥＬＥＣ
Ｔの極性が切り替わっている時点では、メモリ部１０ｂ
内のデータが演算回路部１２に供給される。その後の動
作は第１の実施例の場合と同様である。しかし、この場
合には、階調制御された後の表示データが演算回路部１
２に供給されることが可能になっている。
【００６０】なお、本実施例では、２つのメモリ部１０
ａ，１０ｂを設けた場合について説明したが、３つ以上
のメモリ部を設けてもよい。また、本実施例では、１ド
ットが１ビットで表現されている異なるフレームの表示
データをメモリ部１０ａ，１０ｂに設定する場合につい
て説明したが、１ドットが複数ビットで表現されてい
る、すなわち階調表現されている１フレームの表示デー
タをメモリ部１０ａ，１０ｂに設定してもよい。この場
合には、補正部１９は、γ補正のみを実行し２値化処理
を行う部分がスキップされる。そのような場合でも、コ
ントローラ２の指示に応じていずれかのメモリ部からデ
ータを読み出すようにして中間調に応じた１ビットのデ
ータを演算回路部１２に供給することができる。いずれ
にせよ、複数のメモリ部１０ａ，１０ｂを設け、ある画
素について出力元のメモリ部を選択可能に構成しておけ
ば、外部のコントローラ２の指示に応じて種々の方法に
よる階調制御を実現できる。
【００６１】実施例５．上記各実施例によるカラムドラ
イバは、図８に示された補正器３２、データセレクタ３
４、階調制御回路３６ａ〜３６ｎおよび演算回路３７の
ような従来ゲートアレイで実現されていた部分や、表示
ＲＡＭ２４およびメモリ３５ａ〜３５ｎのような従来Ｖ
−ＲＡＭで実現されていた部分の機能を取り込んでい
る。よって、液晶駆動回路に求められるその他の要素
は、図１、図４、図６に示されたコントローラ２、行電
極パターン発生回路、ロウドライバ２２等である。これ
らは液晶駆動回路全体からみると、比較的小さな要素で
ある。従って、それらのうちの大部分を１個のＬＳＩに
集約可能である。
【００６２】例えば、従来のロウドライバ２２を構成す
る回路と、コントローラ２を構成する回路もしくは行デ
ータ発生回路４１を構成する回路とを含むものを、１個
のＬＳＩに形成する。あるいは、ロウドライバ２２を構
成する回路と、コントローラ２を構成する回路および行
データ発生回路４１を構成する回路とを含めたものを、
１個のＬＳＩに形成する。そのようなＬＳＩを行電極駆
動用に用い、上記各実施例によるカラムドライバを列電
極駆動用に用いれば、駆動回路の回路規模は、従来の規
模に比べて大きく減少する。なお、一般には、ロウドラ
イバ２２を含むＬＳＩは複数個用いられるので、１つの
液晶表示装置において、複数のコントローラ２や行デー
タ発生回路４１が存在することになる。しかし、そのう
ちの１つを有効にしておけばよい。そして、その場合で
も、コントローラ２や行データ発生回路４１を、ロウド
ライバ２２を含むＬＳＩの内部に形成しない場合に比べ
て、駆動回路の全体のチップ数が減少するという効果が
ある。
【００６３】
【発明の効果】以上のように、請求項１記載の発明によ
れば、列電極駆動用半導体集積回路が、表示データを記
憶するとともに同時選択される複数ラインにおける各行
のデータ毎にデータ出力を行う制御回路を有するメモリ
部と、メモリ部の出力データと選択データとを入力し
て、液晶出力回路部が選択すべき電圧を指定する情報を
作成する演算処理を行う演算処理回路を有する演算回路
部とが形成されたものとなっているので、従来液晶駆動
回路に個別部品として備わっていたＶ−ＲＡＭ等のメモ
リをなくすことができる。従って、この集積回路を用い
れば、駆動回路を全体として小型化できる。また、駆動
回路全体の消費電力を低減できる。その結果、小型形態
端末への適用が容易になる駆動回路を構築することがで
きる。
【００６４】請求項２記載の発明によれば、列電極駆動
用半導体集積回路が、２行ないし１５行のデータ毎にデ
ータ出力を行うメモリ部、および２ないし１５ビットの
選択データとメモリ部の出力データとを対象に演算処理
を行う演算回路部を有する構成になっているので、採用
される可能性の高い同時選択ライン数２〜１５の複数ラ
イン同時選択法に合致したものを得ることができる。特
に、同時選択ラインが２行または３行の場合には、５Ｖ
電源のみで使用できる集積回路とすることができる。そ
の場合には、メモリ部の形成を、一般的なＤ−ＲＡＭ形
成と同様に実施できる。
【００６５】請求項３記載の発明によれば、列電極駆動
用半導体集積回路が、さらに、入力されたデータにγ補
正を施す。または、さらに階調表示処理を行う補正部を
含む構成になっているので、この集積回路を用いること
によって、駆動回路を全体としてさらに小型化できる。
【００６６】請求項４記載の発明によれば、列電極駆動
用半導体集積回路が、１ドットについて複数ビットを記
憶しうる記憶容量を有し選択信号に応じていずれかビッ
トを出力するメモリ部を有する構成になっているので、
この集積回路を用いることによって、回路をさほど増加
させることなく階調制御を実現しうる液晶駆動回路を得
ることができる。
【００６７】請求項５記載の発明によれば、列電極駆動
用半導体集積回路が、メモリ部の制御回路が一時に複数
行複数列のデータを出力し、演算回路部がメモリ部から
一時に読み出される列数分の演算処理回路を有する構成
になっているので、複数列の同時演算を行うことができ
る。すなわち、駆動クロックの周波数を高くする必要が
ないので、消費電流が増加しない集積回路を提供でき
る。
【００６８】請求項６記載の発明によれば、行電極駆動
用半導体集積回路が、さらに、選択パターンを発生する
行電極選択パターンを構成する回路が形成されている構
成になっているので、液晶駆動回路の全体としての回路
規模をさらに小型化する。
【００６９】請求項７記載の発明によれば、液晶表示装
置における駆動装置が、列電極を駆動する部分において
複数個の演算回路部が設けられた構成になっているの
で、各演算回路部に求められる動作速度は低くてよく、
結局、列電極駆動部分の動作クロックの周波数を低くで
きる効果がある。
【図面の簡単な説明】
【図１】 この発明の第１の実施例による複数ライン同
時選択法にもとづく列電極駆動用半導体集積回路の構成
を示すブロック図である。
【図２】 メモリセルの一例であるＲＡＭセルを示す回
路図である。
【図３】 メモリ部の構成を示すブロック図である。
【図４】 この発明の第２の実施例による複数ライン同
時選択法にもとづく列電極駆動用半導体集積回路の構成
を示すブロック図である。
【図５】 この発明の第３の実施例による列電極駆動用
半導体集積回路に適用される演算回路部の構成を示す回
路図である。
【図６】 この発明の第４の実施例による複数ライン同
時選択法にもとづく列電極駆動用半導体集積回路の構成
を示すブロック図である。
【図７】 従来の液晶表示装置の概略構成を示すブロッ
ク図である。
【図８】 従来の液晶表示装置における駆動回路の構成
を示すブロック図である。
【図９】 フレーム変調を説明するための説明図であ
る。
【図１０】 演算回路の一構成例を示すブロック図であ
る。
【図１１】 従来のカラムドライバの構成例を示すブロ
ック図である。
【図１２】 従来のロウドライバの構成例を示すブロッ
ク図である。
【図１３】 ７行８列の行選択パターンの一例を示す説
明図である。
【符号の説明】
１０１〜１１０，１１１〜１２０，１２１〜１３０ カ
ラムドライバ １０ メモリ部 １２ 演算回路部 １３ ラッチ回路部 １４ 液晶出力回路部 １８、１９ 補正部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中沢 聡 神奈川県横浜市神奈川区羽沢町1150番地 旭硝子株式会社中央研究所内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数ライン同時選択法によって駆動され
    る液晶表示装置の列電極を駆動する半導体集積回路であ
    って、同時選択ライン数に応じたレベル数の電圧値か
    ら、指定された電圧値を選択して各列電極に印加する液
    晶出力回路部が形成された液晶表示装置に用いられる列
    電極駆動用半導体集積回路において、 表示データを記憶するとともに、同時選択される複数ラ
    インにおける各行のデータ毎にデータ出力を行う制御回
    路を有するメモリ部と、 前記メモリ部の出力データと選択された行に印加される
    電圧パターンを示す選択データとを入力して、前記液晶
    出力回路部が選択すべき電圧を指定する情報を作成する
    演算処理を行う演算処理回路を有する演算回路部とを含
    むことを特徴とする液晶表示装置に用いられる列電極駆
    動用半導体集積回路。
  2. 【請求項２】 メモリ部の制御回路は、２行ないし１５
    行のデータ毎にデータ出力を行い、 演算回路部の演算処理回路は、２ないし１５ビットの選
    択データと前記メモリ部の出力データとを対象に演算処
    理を行う請求項１記載の列電極駆動用半導体集積回路。
  3. 【請求項３】 入力されたデータにγ補正あるいは階調
    表示処理を行って、処理後のデータをメモリ部に書き込
    む補正部を含む請求項１または２記載の列電極駆動用半
    導体集積回路。
  4. 【請求項４】 メモリ部は、１ドットについて複数ビッ
    トを記憶しうる記憶容量を有し、選択信号に応じていず
    れかのビットを出力する請求項１または２記載の列電極
    駆動用半導体集積回路。
  5. 【請求項５】 メモリ部の制御回路は、一時に複数列の
    データを出力し、 演算回路部は、メモリ部から一時に読み出される列数分
    の演算処理回路を有する請求項１ないし４記載の列電極
    駆動用半導体集積回路。
  6. 【請求項６】 複数ライン同時選択法によって駆動され
    る液晶表示装置の行電極を駆動する半導体集積回路であ
    って、選択データに応じた電圧値を同時に選択される行
    電極に印加するロウドライバが形成された液晶表示装置
    に用いられる行電極駆動用半導体集積回路において、 選択パターンを発生する行電極選択パターンを構成する
    回路を含むことを特徴とする液晶表示装置に用いられる
    行電極駆動用半導体集積回路。
  7. 【請求項７】 複数ライン同時選択法によって駆動され
    る液晶表示装置の列電極を駆動する駆動装置であって、 選択された行に印加される電圧パターンを示す選択デー
    タと選択された行に対応する表示データとを入力して、
    液晶出力回路部が選択すべき電圧を指定する情報を作成
    する演算処理を行う演算回路部をそれぞれが有する複数
    個の列電極駆動用半導体集積回路を備えた駆動装置。
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