JPH0727566B2 - 局所領域投影算出装置 - Google Patents
局所領域投影算出装置Info
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- JPH0727566B2 JPH0727566B2 JP58247395A JP24739583A JPH0727566B2 JP H0727566 B2 JPH0727566 B2 JP H0727566B2 JP 58247395 A JP58247395 A JP 58247395A JP 24739583 A JP24739583 A JP 24739583A JP H0727566 B2 JPH0727566 B2 JP H0727566B2
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Description
【発明の詳細な説明】 発明の技術分野 本発明は、２次元平面データの任意指定した領域のx,y
方向投影を求める局所領域投影算出装置に関する。
方向投影を求める局所領域投影算出装置に関する。
従来技術と問題点 文字、図形認識画像処理などではx,y方向投影を求める
という手法がよく使われる。これは第２図で説明する
と、認識対象の文字、図形、一般化して言えば画像を走
査してビデオ信号を得、それをサンプリングして例えば
256×256個、各々は８ビットの各画素に分解し、それを
同容量のメモリつまりx,y方向のアドレスが256×256、
各アドレスの深さ（メモリセル数）が８のメモリMEMに
格納し、ｙ＝0,x＝0,1,……255として各画素を読出して
その各画素の値の和X0を求め、次にｙ＝1,x＝0,1,……2
55として各画素を読出してその各画素の値の和X1を求
め、同様操作をｙ＝255,x＝0,1,……255まで行ってｘ方
向投影結果を求め、またｘ＝0,y＝0,1,……255として各
画素を読出してその各画素の値の和Y0を求め、同様処理
をｘ＝255,y＝0,1,……255まで行ってｙ方向投影結果を
求める、というものである。
という手法がよく使われる。これは第２図で説明する
と、認識対象の文字、図形、一般化して言えば画像を走
査してビデオ信号を得、それをサンプリングして例えば
256×256個、各々は８ビットの各画素に分解し、それを
同容量のメモリつまりx,y方向のアドレスが256×256、
各アドレスの深さ（メモリセル数）が８のメモリMEMに
格納し、ｙ＝0,x＝0,1,……255として各画素を読出して
その各画素の値の和X0を求め、次にｙ＝1,x＝0,1,……2
55として各画素を読出してその各画素の値の和X1を求
め、同様操作をｙ＝255,x＝0,1,……255まで行ってｘ方
向投影結果を求め、またｘ＝0,y＝0,1,……255として各
画素を読出してその各画素の値の和Y0を求め、同様処理
をｘ＝255,y＝0,1,……255まで行ってｙ方向投影結果を
求める、というものである。
各画素の値は当該画素が白なら０、黒なら255（８ビッ
トの最大値）、灰色はこれらの中間、として計算すると
図示のように黒っぽい画素の多い所は投影結果が大とな
り、この投影結果から当該画像は何かあるいはどこに存
在するかを推定することができる。例えば画像は数字の
１であったとすると概略的に言えば、ｙ方向投影結果は
該数字がある位置で最大、その他では０であり、ｘ方向
投影結果はX0〜X255がみな同じという結果になるので、
これより認識対象画像は数字の１であると推定できる。
トの最大値）、灰色はこれらの中間、として計算すると
図示のように黒っぽい画素の多い所は投影結果が大とな
り、この投影結果から当該画像は何かあるいはどこに存
在するかを推定することができる。例えば画像は数字の
１であったとすると概略的に言えば、ｙ方向投影結果は
該数字がある位置で最大、その他では０であり、ｘ方向
投影結果はX0〜X255がみな同じという結果になるので、
これより認識対象画像は数字の１であると推定できる。
しかし画像が細かな模様のものであると、x,y方向投影
結果は皆似たようなものとなり、投影結果から画像パタ
ーンを推定することは困難である。これには画像を細分
してその個々の領域についての投影結果を求め、それら
を綜合して判断するのが有効である。勿論、個々の小領
域についてのx,y投影結果を求めるとなると、処理は可
成り複雑になり、処理時間が長くなる。即ち従来方式で
は画像データつまり２次元平面状に配列されたデータの
投影を算出するにはソフトウェアによることが多く、こ
れは処理速度が遅い。この処理速度を解決するためのハ
ードウェア化したものもあるが、固定サイズの領域のヒ
ストグラムを算出するように設計されており、任意のサ
イズ及び位置、細分した個々の小領域の投影を算出でき
るものではない。また算出した投影結果はその後の画像
処理、パターン認識で利用するが、従来方式ではこれら
を行うプロセッサまで投影結果を転送する必要があり、
データ転送量が大である、という問題がある。
結果は皆似たようなものとなり、投影結果から画像パタ
ーンを推定することは困難である。これには画像を細分
してその個々の領域についての投影結果を求め、それら
を綜合して判断するのが有効である。勿論、個々の小領
域についてのx,y投影結果を求めるとなると、処理は可
成り複雑になり、処理時間が長くなる。即ち従来方式で
は画像データつまり２次元平面状に配列されたデータの
投影を算出するにはソフトウェアによることが多く、こ
れは処理速度が遅い。この処理速度を解決するためのハ
ードウェア化したものもあるが、固定サイズの領域のヒ
ストグラムを算出するように設計されており、任意のサ
イズ及び位置、細分した個々の小領域の投影を算出でき
るものではない。また算出した投影結果はその後の画像
処理、パターン認識で利用するが、従来方式ではこれら
を行うプロセッサまで投影結果を転送する必要があり、
データ転送量が大である、という問題がある。
発明の目的 本発明はかゝる点を改善しようとするものであり、２次
元平面状データの投影を算出するのに、全体データのう
ちのＭ×Ｎの大きさの局所領域を切り出し、それをm,n
で細分した局所小領域の投影を唯一回の走査で高速に求
めることができ、更に、投影結果を利用する処理プロセ
ッサとのメモリ共有という手段をとって、処理プロセッ
サのメモリへの転送を省略しようとするものである。
元平面状データの投影を算出するのに、全体データのう
ちのＭ×Ｎの大きさの局所領域を切り出し、それをm,n
で細分した局所小領域の投影を唯一回の走査で高速に求
めることができ、更に、投影結果を利用する処理プロセ
ッサとのメモリ共有という手段をとって、処理プロセッ
サのメモリへの転送を省略しようとするものである。
発明の構成 本発明は、画素単位の２次元状データの指定されたＭ×
Ｎの大きさの局所領域内の該領域を指定された値ｍ、ｎ
で分割した各局所小領域のｘ、ｙ方向投影を算出する局
所領域投影算出装置において、 上記各局所小領域のｘ方向投影の累積データを格納する
ｘ方向投影メモリ（M1）及びｙ方向投影の累積データを
格納するｙ方向投影メモリ（M2）と、 該２次元状データを格納するメモリをｘ方向及びｙ方向
に走査してデータを読出すｘ方向アドレス及びｙ方向ア
ドレスとクロックを受け、指定されたＭ×Ｎの大きさの
前記局所領域を走査している間、各局所小領域ごとのｘ
方向、ｙ方向の各投影の累積データのｘ方向、ｙ方向各
投影メモリ内での格納領域を示す上位アドレス及び該局
所小領域内での個々の累積データを格納するための上記
ｘ方向、ｙ方向各投影メモリ内の格納領域中のアドレス
を示す下位アドレスを生成するアドレス生成回路と、 上記２次元状データを格納するメモリをｘ、ｙ方向アド
レスで走査して読出したデータと、上記アドレス生成回
路が生成した上位、下位アドレスで上記ｘ方向投影メモ
リ（M1）をアクセスして読出した直前までのｘ方向投影
の累積データとを加算して、その加算結果によりｘ方向
投影メモリ（M1）内の当該アドレスのｘ方向投影の累積
データを更新する第１の加算器と、 上記２次元状データを格納するメモリをｘ、ｙ方向各ア
ドレスで走査して読出したデータと、上記アドレス生成
回路が生成した上位，下位アドレスで上記ｙ方向投影メ
モリ（M2）をアクセスして読出した直前までのｙ方向投
影の累積データとを加算して、その加算結果によりｙ方
向投影メモリ（M2）内の当該アドレスのｙ方向投影の累
積データを更新する第２の加算器、 とを備えることを特徴とするが、次に図面を参照しなが
らこれを説明する。
Ｎの大きさの局所領域内の該領域を指定された値ｍ、ｎ
で分割した各局所小領域のｘ、ｙ方向投影を算出する局
所領域投影算出装置において、 上記各局所小領域のｘ方向投影の累積データを格納する
ｘ方向投影メモリ（M1）及びｙ方向投影の累積データを
格納するｙ方向投影メモリ（M2）と、 該２次元状データを格納するメモリをｘ方向及びｙ方向
に走査してデータを読出すｘ方向アドレス及びｙ方向ア
ドレスとクロックを受け、指定されたＭ×Ｎの大きさの
前記局所領域を走査している間、各局所小領域ごとのｘ
方向、ｙ方向の各投影の累積データのｘ方向、ｙ方向各
投影メモリ内での格納領域を示す上位アドレス及び該局
所小領域内での個々の累積データを格納するための上記
ｘ方向、ｙ方向各投影メモリ内の格納領域中のアドレス
を示す下位アドレスを生成するアドレス生成回路と、 上記２次元状データを格納するメモリをｘ、ｙ方向アド
レスで走査して読出したデータと、上記アドレス生成回
路が生成した上位、下位アドレスで上記ｘ方向投影メモ
リ（M1）をアクセスして読出した直前までのｘ方向投影
の累積データとを加算して、その加算結果によりｘ方向
投影メモリ（M1）内の当該アドレスのｘ方向投影の累積
データを更新する第１の加算器と、 上記２次元状データを格納するメモリをｘ、ｙ方向各ア
ドレスで走査して読出したデータと、上記アドレス生成
回路が生成した上位，下位アドレスで上記ｙ方向投影メ
モリ（M2）をアクセスして読出した直前までのｙ方向投
影の累積データとを加算して、その加算結果によりｙ方
向投影メモリ（M2）内の当該アドレスのｙ方向投影の累
積データを更新する第２の加算器、 とを備えることを特徴とするが、次に図面を参照しなが
らこれを説明する。
発明の実施例 第１図に示すように、画像を走査して多値画素化した２
次元状データを格納する画像メモリMEMに対して本発明
では、任意に指定した点（x0，y0）を始端とし、ｘ方向
はＭ、ｙ方向はＮの矩形領域Ａ（局部領域という）を切
り出し、該領域をｘ方向ではｍで、ｙ方向ではｎで分割
した各小領域Ｂのx,y方向投影を、画像メモリMEMの１回
の走査（読出し）で算出可能とする。こゝでM,N,m,nは
任意に指定でき、M,Nは例えばアドレスの個数で表わさ
れる。またm,nはM,Nの整数分の１とするのがよい。
次元状データを格納する画像メモリMEMに対して本発明
では、任意に指定した点（x0，y0）を始端とし、ｘ方向
はＭ、ｙ方向はＮの矩形領域Ａ（局部領域という）を切
り出し、該領域をｘ方向ではｍで、ｙ方向ではｎで分割
した各小領域Ｂのx,y方向投影を、画像メモリMEMの１回
の走査（読出し）で算出可能とする。こゝでM,N,m,nは
任意に指定でき、M,Nは例えばアドレスの個数で表わさ
れる。またm,nはM,Nの整数分の１とするのがよい。
第３図は、予め設定することのできる演算開始点（x0，
y0）と、入力２次元状データのｘ方向とｙ方向のアドレ
ス（x,y）と、局所領域のサイズ（M,N）と、局所小領域
のサイズ（ｍ′,n′）（ここでｍ′＝M/m,n′＝N/n）か
ら、投影メモリアドレスを生成する回路を示す。11〜16
はレジスタ、21〜26は比較器、31〜35はカウンタ、41〜
45はオアゲート、46はアンドゲート、51はドライバ、52
はアドレス変換テーブルである。レジスタ11〜16へは初
期設定用データバスDBからそれぞれ図示のようにx0，x0
＋M,y0，y0＋N,m′，及びｎ′が転送され、格納され
る。メモリアクセスはテレビスキャン型とし、メモリME
Mは256×256とすると、ｘアドレス用に８ビットカウン
タ、ｙアドレス用にも８ビットカウンタを用い、アドレ
ス生成用クロックはｘアドレスカウンタに加え、ｙアド
レスカウンタにはｘアドレスカウンタのオーバフローパ
ルスを加えると、これらのカウンタの計数値x,yは上記
メモリMEMをアクセスするｘ方向とｙ方向のアドレスと
なるが、これらのカウンタの計数値x,yは投影処理のた
め比較器21,22及び23,24へも加える。これらの比較器の
他方の入力には図示のようにレジスタ11〜14の格納デー
タを加え、比較器21にはｘx0で、比較器22にはｘx0
＋Ｍで、また比較器23にはｙy0で、比較器24にはｙ
y0＋Ｎで出力を生じさせる。なお詳しくはこれらの出力
は、比較器の一致（＝）、それより小（＜）、それより
大（＞）出力の論理和をとるオアゲート41〜44の出力で
ある。これらのオアゲートの出力の論理積をアンドゲー
ト46でとると、該アンドゲートの出力は（x0，y0）を始
端とするＭ×Ｎの領域内で発生し、この出力はデータ同
期クロックCLK（これはx,y生成に用いたクロックと同じ
もので、メモリMEMの読出しデータと同期している）を
計数するカウンタ35のイネーブル信号となる。アンドゲ
ート46の出力はまたカウンタ31〜34のイネーブル信号に
もなる。
y0）と、入力２次元状データのｘ方向とｙ方向のアドレ
ス（x,y）と、局所領域のサイズ（M,N）と、局所小領域
のサイズ（ｍ′,n′）（ここでｍ′＝M/m,n′＝N/n）か
ら、投影メモリアドレスを生成する回路を示す。11〜16
はレジスタ、21〜26は比較器、31〜35はカウンタ、41〜
45はオアゲート、46はアンドゲート、51はドライバ、52
はアドレス変換テーブルである。レジスタ11〜16へは初
期設定用データバスDBからそれぞれ図示のようにx0，x0
＋M,y0，y0＋N,m′，及びｎ′が転送され、格納され
る。メモリアクセスはテレビスキャン型とし、メモリME
Mは256×256とすると、ｘアドレス用に８ビットカウン
タ、ｙアドレス用にも８ビットカウンタを用い、アドレ
ス生成用クロックはｘアドレスカウンタに加え、ｙアド
レスカウンタにはｘアドレスカウンタのオーバフローパ
ルスを加えると、これらのカウンタの計数値x,yは上記
メモリMEMをアクセスするｘ方向とｙ方向のアドレスと
なるが、これらのカウンタの計数値x,yは投影処理のた
め比較器21,22及び23,24へも加える。これらの比較器の
他方の入力には図示のようにレジスタ11〜14の格納デー
タを加え、比較器21にはｘx0で、比較器22にはｘx0
＋Ｍで、また比較器23にはｙy0で、比較器24にはｙ
y0＋Ｎで出力を生じさせる。なお詳しくはこれらの出力
は、比較器の一致（＝）、それより小（＜）、それより
大（＞）出力の論理和をとるオアゲート41〜44の出力で
ある。これらのオアゲートの出力の論理積をアンドゲー
ト46でとると、該アンドゲートの出力は（x0，y0）を始
端とするＭ×Ｎの領域内で発生し、この出力はデータ同
期クロックCLK（これはx,y生成に用いたクロックと同じ
もので、メモリMEMの読出しデータと同期している）を
計数するカウンタ35のイネーブル信号となる。アンドゲ
ート46の出力はまたカウンタ31〜34のイネーブル信号に
もなる。
カウンタ31はＭ×Ｎ領域内でデータ同期クロックCLKを
計数し、その計数値がｍ′になると比較器25は一致出力
を生じ、これはカウンタ31,35のクリヤ及びカウンタ33
の入力パルスとなる。同様にカウンタ32はＭ×Ｎ領域内
で比較器22のｘ＞x0＋Ｍ出力を計数し（これはＭ×Ｎ領
域内で何回ｘ方向走査が行われたかを示す）、比較器26
はこの計数値がｎ′になると自己およびカウンタ35をク
リヤし、かつカウンタ34の入力パルスとなる。従ってこ
れらのカウンタ33,34の計数値は局所小領域Ｂの、該小
領域単位で表わしたアドレスを示している。例えば第１
図左上端の局所小領域（これは小領域単位でのアドレス
なら0,0と表現できる）に対してはカウンタ33,34の計数
値は0,0、右下端のそれに対しては（これはｍ′,n′で
表現できる）ｍ′,n′であり、これらの間のそれはこれ
の中間値をとる。
計数し、その計数値がｍ′になると比較器25は一致出力
を生じ、これはカウンタ31,35のクリヤ及びカウンタ33
の入力パルスとなる。同様にカウンタ32はＭ×Ｎ領域内
で比較器22のｘ＞x0＋Ｍ出力を計数し（これはＭ×Ｎ領
域内で何回ｘ方向走査が行われたかを示す）、比較器26
はこの計数値がｎ′になると自己およびカウンタ35をク
リヤし、かつカウンタ34の入力パルスとなる。従ってこ
れらのカウンタ33,34の計数値は局所小領域Ｂの、該小
領域単位で表わしたアドレスを示している。例えば第１
図左上端の局所小領域（これは小領域単位でのアドレス
なら0,0と表現できる）に対してはカウンタ33,34の計数
値は0,0、右下端のそれに対しては（これはｍ′,n′で
表現できる）ｍ′,n′であり、これらの間のそれはこれ
の中間値をとる。
アドレス変換テーブル52はこれらの計数値（0,0）〜
（ｍ′,n′）を受けてx,y投影メモリ上の当該局所小領
域Ｂの投影結果の格納アドレスの上位アドレスを発生す
る。アドレス変換テーブル52は実質的にはROM（読出し
専用メモリ）であり、00〜ｍ′ｎ′をROMアクセスアド
レスとして受けて各局所小領域Ｂのx,y投影結果の格納
上位アドレスADDUを発生する。カウンタ35はデータ同期
クロックCLKをＭ×Ｎの領域内で計数し、且つ比較器25
の出力により計数値がｍ′になる毎にリセットされ、各
局所小領域のｙ投影の累積データを格納するメモリの下
位アドレスADDLyを発生する。同様に、カウンタ55は比
較器25の出力が１になる回数を計数し、比較器26の出力
により計数値がｎ′になる毎にリセットされ、各局所小
領域のｘ投影の累積データを格納するメモリの下位アド
レスADDLxを発生する。これらの上，下位アドレスAD
DU，ADDLx，ADDLyはドライバ51を経て投影メモリアドレ
スADDとして出力される。
（ｍ′,n′）を受けてx,y投影メモリ上の当該局所小領
域Ｂの投影結果の格納アドレスの上位アドレスを発生す
る。アドレス変換テーブル52は実質的にはROM（読出し
専用メモリ）であり、00〜ｍ′ｎ′をROMアクセスアド
レスとして受けて各局所小領域Ｂのx,y投影結果の格納
上位アドレスADDUを発生する。カウンタ35はデータ同期
クロックCLKをＭ×Ｎの領域内で計数し、且つ比較器25
の出力により計数値がｍ′になる毎にリセットされ、各
局所小領域のｙ投影の累積データを格納するメモリの下
位アドレスADDLyを発生する。同様に、カウンタ55は比
較器25の出力が１になる回数を計数し、比較器26の出力
により計数値がｎ′になる毎にリセットされ、各局所小
領域のｘ投影の累積データを格納するメモリの下位アド
レスADDLxを発生する。これらの上，下位アドレスAD
DU，ADDLx，ADDLyはドライバ51を経て投影メモリアドレ
スADDとして出力される。
第４図はx,y方向投影の各累積データを格納するメモリ
を示し、M1,M2が該メモリである。このメモリは投影結
果を利用するプロセッサの主記憶としても使用され、こ
のため入力データおよびアドレス等に切換回路が設けら
れる。63,64がその切換えを行なうセレクタであり、入
力データＤ、ライトイネーブル信号▲▼、アドレス
信号ADD、チップセレクト信号CSの切換えを行なう。こ
れらの符号D,▲▼，……の添字１は本回路つまりx,
y方向投影回路で生成されるそれ、添字２は投影結果を
利用するプロセッサ側で生成するそれを示す。
を示し、M1,M2が該メモリである。このメモリは投影結
果を利用するプロセッサの主記憶としても使用され、こ
のため入力データおよびアドレス等に切換回路が設けら
れる。63,64がその切換えを行なうセレクタであり、入
力データＤ、ライトイネーブル信号▲▼、アドレス
信号ADD、チップセレクト信号CSの切換えを行なう。こ
れらの符号D,▲▼，……の添字１は本回路つまりx,
y方向投影回路で生成されるそれ、添字２は投影結果を
利用するプロセッサ側で生成するそれを示す。
投影は前述のように２次元状データの局所領域をｘ方向
又はｙ方向に走査して画素データを読出してその和をと
ることで行われるが、本回路ではその和を加算器61,62
で次の如くして行う。即ち、第５図（ａ）は前述のＭ×
Ｎの領域Ａを示し、これはm,nで分割されて各小領域
B11，B12，……Bjiにされ、各小領域のｘ方向投影
X111，X112，……，X121，X122，……およびｙ方向投影
Y111，Y112，……，Y121，Y122，……が求められるが、
これらの全てを入力の２次元状データの局所領域に対す
る１回のメモリ走査で得るため、ｘ方向投影については
第５図（ｂ）に示す如く、領域Ａのｘ方向走査において
最初の画素１から画素ｍ′までは、ｘ方向投影メモリM1
のアドレスA111のそれまでの累積データを読出してそれ
を該画素データと加え、その加算結果を同じアドレスA1
11へ書込むことによって累積データを更新するという操
作を繰り返し、次の画素ｍ′＋１から画素2m′まではｘ
方向投影メモリM1のアドレスA121の累積データを読出し
てそれを該画素データと加え、その加算結果を同じアド
レスA121へ書込むという操作を繰り返し、以下同様処理
を行なう。このようにすればメモリM1のアドレスA111,A
121,……には小領域B11，B12，……のＸ方向投影結果X
111，X121，……が書込まれて行く。次以降のｘ方向走
査に対しても同様であるが、データ格納アドレスはｙ方
向に＋１しておく。
又はｙ方向に走査して画素データを読出してその和をと
ることで行われるが、本回路ではその和を加算器61,62
で次の如くして行う。即ち、第５図（ａ）は前述のＭ×
Ｎの領域Ａを示し、これはm,nで分割されて各小領域
B11，B12，……Bjiにされ、各小領域のｘ方向投影
X111，X112，……，X121，X122，……およびｙ方向投影
Y111，Y112，……，Y121，Y122，……が求められるが、
これらの全てを入力の２次元状データの局所領域に対す
る１回のメモリ走査で得るため、ｘ方向投影については
第５図（ｂ）に示す如く、領域Ａのｘ方向走査において
最初の画素１から画素ｍ′までは、ｘ方向投影メモリM1
のアドレスA111のそれまでの累積データを読出してそれ
を該画素データと加え、その加算結果を同じアドレスA1
11へ書込むことによって累積データを更新するという操
作を繰り返し、次の画素ｍ′＋１から画素2m′まではｘ
方向投影メモリM1のアドレスA121の累積データを読出し
てそれを該画素データと加え、その加算結果を同じアド
レスA121へ書込むという操作を繰り返し、以下同様処理
を行なう。このようにすればメモリM1のアドレスA111,A
121,……には小領域B11，B12，……のＸ方向投影結果X
111，X121，……が書込まれて行く。次以降のｘ方向走
査に対しても同様であるが、データ格納アドレスはｙ方
向に＋１しておく。
ｙ方向投影については、ｙ方向投影メモリM2のアドレス
１〜Ｍに領域Ａの最初のｘ方向走査データRD1を書込
み、次のｘ方向走査データRD2はメモリM2のアドレス１
〜Ｍを読出してそれと該データRD2を画素対応で加え合
せて該メモリM2の同じアドレスへ書込み、同様処理を
ｎ′回のｘ方向走査に対して行なうと、該メモリM2のア
ドレス１〜ＭにはブロックB1l〜B1iのｙ方向投影Y111，
Y112，……が格納される。次のブロックB2l〜B2iに対し
ても同様処理を行なう。以下同様であり、こうしてＭ×
Ｎ領域の１回のテレビスキャンで全小領域のx,y方向投
影結果が求まる。
１〜Ｍに領域Ａの最初のｘ方向走査データRD1を書込
み、次のｘ方向走査データRD2はメモリM2のアドレス１
〜Ｍを読出してそれと該データRD2を画素対応で加え合
せて該メモリM2の同じアドレスへ書込み、同様処理を
ｎ′回のｘ方向走査に対して行なうと、該メモリM2のア
ドレス１〜ＭにはブロックB1l〜B1iのｙ方向投影Y111，
Y112，……が格納される。次のブロックB2l〜B2iに対し
ても同様処理を行なう。以下同様であり、こうしてＭ×
Ｎ領域の１回のテレビスキャンで全小領域のx,y方向投
影結果が求まる。
第４図の加算器61,62、メモリM1,M2は、メモリMEMの読
出しデータD1及び第３図の回路の出力アドレスADD1を受
けて上述の如き加算を行ない、投影結果をメモリM1,M2
に格納する。第３図のアドレス変換テーブル52が出力す
る上位アドレスは小領域B11,B12,……毎のメモリM1,M2
の投影結果格納アドレスを示すもので、またカウンタ35
が出力するアドレスは小領域毎のx,y方向投影結果を受
けるためのメモリM1,M2のデータ読出し書込みアドレス
を示すものである。なお周知のようにライトイネーブル
▲▼はメモリの書込み／読出しモードを選択する信
号であり、チップセレクト信号CSはメモリM1,M2の選択
信号である。
出しデータD1及び第３図の回路の出力アドレスADD1を受
けて上述の如き加算を行ない、投影結果をメモリM1,M2
に格納する。第３図のアドレス変換テーブル52が出力す
る上位アドレスは小領域B11,B12,……毎のメモリM1,M2
の投影結果格納アドレスを示すもので、またカウンタ35
が出力するアドレスは小領域毎のx,y方向投影結果を受
けるためのメモリM1,M2のデータ読出し書込みアドレス
を示すものである。なお周知のようにライトイネーブル
▲▼はメモリの書込み／読出しモードを選択する信
号であり、チップセレクト信号CSはメモリM1,M2の選択
信号である。
こうしてx,y方向投影結果がメモリM1,M2に格納された
ら、セレクト信号SLTでセレクタ63,64を各信号の添字１
側から２側へ切換えると、投影結果利用プロセッサがメ
モリM1,M2をアクセスすることができ、読出しデータは
ドライバ53,54を通して該プロセッサのデータバスDB2へ
送られる。こうしてメモリM1,M2は投影結果を求めるプ
ロセッサの主記憶とも、また投影結果を利用するプロセ
ッサの主記憶ともなるので、投影結果を該結果利用プロ
セッサへ転送する必要はなくなり、大容量データ転送を
しなくて済む。
ら、セレクト信号SLTでセレクタ63,64を各信号の添字１
側から２側へ切換えると、投影結果利用プロセッサがメ
モリM1,M2をアクセスすることができ、読出しデータは
ドライバ53,54を通して該プロセッサのデータバスDB2へ
送られる。こうしてメモリM1,M2は投影結果を求めるプ
ロセッサの主記憶とも、また投影結果を利用するプロセ
ッサの主記憶ともなるので、投影結果を該結果利用プロ
セッサへ転送する必要はなくなり、大容量データ転送を
しなくて済む。
本発明を実現する際には、以下の点に留意して投影メモ
リの容量を決定する。
リの容量を決定する。
入力画像のサイズを512（ｘ方向幅）×512（ｙ方向
幅）、１画素あたりのビット幅を８ビットと仮定した
際、分割数がｍ＝ｎ＝１の時が、必要メモリのデータ幅
のワーストケースである。ｘ方向に一行分各画素を加算
すると、256（最大画素値）×512（ｘ方向幅）＝131072
（17ビット幅）が、必要となるｘ方向投影メモリのデー
タ幅である。そのｘ方向投影メモリの内容をアクセスす
るのに必要なアドレス幅は、分割数ｎを最大何個まで許
容するか、で決定する。例えば、設定時点で、ｍ＝ｎ＝
512個は無意味なのでｍ＝ｎ＝256を最大分割数とする
と、入力画像をｙ方向に２画素ずつ256×256＝65486分
割することに相当し、合計16ビットあればよい。
幅）、１画素あたりのビット幅を８ビットと仮定した
際、分割数がｍ＝ｎ＝１の時が、必要メモリのデータ幅
のワーストケースである。ｘ方向に一行分各画素を加算
すると、256（最大画素値）×512（ｘ方向幅）＝131072
（17ビット幅）が、必要となるｘ方向投影メモリのデー
タ幅である。そのｘ方向投影メモリの内容をアクセスす
るのに必要なアドレス幅は、分割数ｎを最大何個まで許
容するか、で決定する。例えば、設定時点で、ｍ＝ｎ＝
512個は無意味なのでｍ＝ｎ＝256を最大分割数とする
と、入力画像をｙ方向に２画素ずつ256×256＝65486分
割することに相当し、合計16ビットあればよい。
また、ｙ方向に１行分画素を加算する場合も同様であ
り、ｙ方向投影メモリのデータ幅17ビットで、アドレス
幅は16ビットあればよい。以上を第６図に示す。
り、ｙ方向投影メモリのデータ幅17ビットで、アドレス
幅は16ビットあればよい。以上を第６図に示す。
次に分割数をｍ＝ｎ＝２の場合を考えてみる。この場
合、入力画像は、第７図のように、256×256の画像が４
つあるものと考えることができる。すると、分割領域内
（256×256）においては、ｘ方向に１行分各画素を加算
すると、256（最大画素値）×256（ｘ方向幅）＝65536
（16ビット幅）が、必要となるｘ方向メモリのデータ幅
である。この16ビットは、上述したように設計時に準備
しておいた17ビット幅あることから、充分であると言え
る。ｘ方向投影メモリの必要なアドレス幅は、分割した
領域において、256（ｙ方向幅）が４組存在するので、2
56×４＝1024（10ビット幅）が、必要とされる。これ
も、設計時に用意したアドレス幅16ビットに充分収ま
る。ｙ方向投影メモリも同様のことが言える。
合、入力画像は、第７図のように、256×256の画像が４
つあるものと考えることができる。すると、分割領域内
（256×256）においては、ｘ方向に１行分各画素を加算
すると、256（最大画素値）×256（ｘ方向幅）＝65536
（16ビット幅）が、必要となるｘ方向メモリのデータ幅
である。この16ビットは、上述したように設計時に準備
しておいた17ビット幅あることから、充分であると言え
る。ｘ方向投影メモリの必要なアドレス幅は、分割した
領域において、256（ｙ方向幅）が４組存在するので、2
56×４＝1024（10ビット幅）が、必要とされる。これ
も、設計時に用意したアドレス幅16ビットに充分収ま
る。ｙ方向投影メモリも同様のことが言える。
ここで、具体的に投影メモリM1,M2のアドレス割付けを
例示する。本発明で用いる投影メモリは、画像を入力し
て演算結果を格納する場合と、その結果をホストCPUか
ら読み出す場合があり、その切り換え制御はCPUが行
い、第４図のセレクタ63と64によって実現される。その
ため、投影メモリを使用して演算する場合のデータ格納
場所は、ｍとｎによって明確に分離／配列されているこ
とが好ましいわけである。
例示する。本発明で用いる投影メモリは、画像を入力し
て演算結果を格納する場合と、その結果をホストCPUか
ら読み出す場合があり、その切り換え制御はCPUが行
い、第４図のセレクタ63と64によって実現される。その
ため、投影メモリを使用して演算する場合のデータ格納
場所は、ｍとｎによって明確に分離／配列されているこ
とが好ましいわけである。
第７図から明らかなように、本発明のｘ方向投影メモリ
のアドレス割付構成は、第３図の回路によって生成さ
れ、特にカウンタ55,35,51によって出力され、ｘ方向投
影メモリの格納場所を指定する。これはCPUにとって、
ｍとｎは既知であるため、CPUはこのメモリを上から順
にアクセスすることにより、入力画像のどの領域におけ
るｘ投影結果であるか把握することができる。ｙ方向投
影メモリのアドレス割付構成も同様である。
のアドレス割付構成は、第３図の回路によって生成さ
れ、特にカウンタ55,35,51によって出力され、ｘ方向投
影メモリの格納場所を指定する。これはCPUにとって、
ｍとｎは既知であるため、CPUはこのメモリを上から順
にアクセスすることにより、入力画像のどの領域におけ
るｘ投影結果であるか把握することができる。ｙ方向投
影メモリのアドレス割付構成も同様である。
発明の効果 以上発明したように本発明によれば、１回の走査で小領
域毎のx,y方向投影が全て求まり、大容量データ転送が
不要になる等の利点が得られる。集積回路では製造番号
などをマークするが、それが予定通り正確に刻印されて
いるか、にじみ、ぼけ、途切れなどがないかの判定など
に本装置は有効である。
域毎のx,y方向投影が全て求まり、大容量データ転送が
不要になる等の利点が得られる。集積回路では製造番号
などをマークするが、それが予定通り正確に刻印されて
いるか、にじみ、ぼけ、途切れなどがないかの判定など
に本装置は有効である。
第１図は局所領域及び局所小領域の説明図、第２図はx,
y方向投影の説明図、第３図および第４図は本発明の実
施例の説明図、第５図は動作説明図、第６図は投影メモ
リのデータ幅とアドレス幅の説明図、第７図は投影メモ
リの構成の具体例の説明図である。 図面で、MEMは２次元状データを格納するメモリ、D1は
その読出しデータ、CLKは読出しクロック、Ａは局所領
域、Ｂは局所小領域、M1,M2はx,y方向投影メモリ、AD
DU，ADDLは上，下位アドレス信号、61,62は加算器、6
3、64はセレクタである。
y方向投影の説明図、第３図および第４図は本発明の実
施例の説明図、第５図は動作説明図、第６図は投影メモ
リのデータ幅とアドレス幅の説明図、第７図は投影メモ
リの構成の具体例の説明図である。 図面で、MEMは２次元状データを格納するメモリ、D1は
その読出しデータ、CLKは読出しクロック、Ａは局所領
域、Ｂは局所小領域、M1,M2はx,y方向投影メモリ、AD
DU，ADDLは上，下位アドレス信号、61,62は加算器、6
3、64はセレクタである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 敏行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 鳥生 隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭55−117944（ＪＰ，Ａ) 特開 昭57−196375（ＪＰ，Ａ) 特開 昭58−56429（ＪＰ，Ａ)
Claims (2)
- 【請求項１】画素単位の２次元状データの指定されたＭ
×Ｎの大きさの局所領域内の該領域を指定された値ｍ、
ｎで分割した各局所小領域のｘ、ｙ方向投影を算出する
局所領域投影算出装置において、 上記各局所小領域のｘ方向投影の累積データを格納する
ｘ方向投影メモリ（M1）及びｙ方向投影の累積データを
格納するｙ方向投影メモリ（M2）と、 該２次元状データを格納するメモリをｘ方向及びｙ方向
に走査してデータを読出すｘ方向アドレス及びｙ方向ア
ドレスとクロックを受け、指定されたＭ×Ｎの大きさの
前記局所領域を走査している間、各局所小領域ごとのｘ
方向、ｙ方向の各投影の累積データのｘ方向、ｙ方向各
投影メモリ内での格納領域を示す上位アドレス及び該局
所小領域内での個々の累積データを格納するための上記
ｘ方向、ｙ方向各投影メモリ内の格納領域中のアドレス
を示す下位アドレスを生成するアドレス生成回路と、 上記２次元状データを格納するメモリをｘ、ｙ方向アド
レスで走査して読出したデータと、上記アドレス生成回
路が生成した上位、下位アドレスで上記ｘ方向投影メモ
リ（M1）をアクセスして読出した直前までのｘ方向投影
の累積データとを加算して、その加算結果によりｘ方向
投影メモリ（M1）内の当該アドレスのｘ方向投影の累積
データを更新する第１の加算器と、 上記２次元状データを格納するメモリをｘ、ｙ方向各ア
ドレスで走査して読出したデータと、上記アドレス生成
回路が生成した上位，下位アドレスで上記ｙ方向投影メ
モリ（M2）をアクセスして読出した直前までのｙ方向投
影の累積データとを加算して、その加算結果によりｙ方
向投影メモリ（M2）内の当該アドレスのｙ方向投影の累
積データを更新する第２の加算器、 とを備えることを特徴とする局所領域投影算出装置。 - 【請求項２】ｘ、ｙ方向投影メモリは、データ及びアド
レスの切換回路を備えて、ｘ、ｙ方向投影結果を利用す
るプロセッサによってもアクセス可能とされてなること
を特徴とする特許請求の範囲第１項記載の局所領域投影
算出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247395A JPH0727566B2 (ja) | 1983-12-26 | 1983-12-26 | 局所領域投影算出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247395A JPH0727566B2 (ja) | 1983-12-26 | 1983-12-26 | 局所領域投影算出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136887A JPS60136887A (ja) | 1985-07-20 |
| JPH0727566B2 true JPH0727566B2 (ja) | 1995-03-29 |
Family
ID=17162787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247395A Expired - Lifetime JPH0727566B2 (ja) | 1983-12-26 | 1983-12-26 | 局所領域投影算出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727566B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62196771A (ja) * | 1986-02-24 | 1987-08-31 | Hitachi Ltd | 分割画像の画像処理装置 |
| US4792856A (en) * | 1987-04-14 | 1988-12-20 | Rca Licensing Corporation | Sampled data memory system as for a television picture magnification system |
-
1983
- 1983-12-26 JP JP58247395A patent/JPH0727566B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136887A (ja) | 1985-07-20 |
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