JPH0374071B2

JPH0374071B2 -

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Publication number: JPH0374071B2
Application number: JP57035528A
Authority: JP
Priority date: 1982-03-05
Filing date: 1982-03-05
Publication date: 1991-11-25
Also published as: JPS58151771A

Description

【発明の詳細な説明】

本発明は画素密度変換によつて画像を任意の倍
率に拡大又は縮小する画素密度変換装置、詳しく
は投影法による画素密度変換のための演算を簡単
に行なうように構成した画素密度変換装置に関す
るものである。さて、フアクシミリや編集機能を有するインテ
リジエントコピア等においては、電気信号を介し
て画像の読込み、記録等が行なわれるが、画像全
体又はその一部を他の所定位置に配置せしめる
時、任意の倍率で前記画像全体又はその一部を拡
大又は縮小、すなわち変倍操作する必要が生ず
る。また、画像伝送システムにおいて入出力装置間
の走査線密度の相違から、原画像と伝送後の記録
画像の大きさが異なつてしまう場合が生じ、これ
を補正するためにも画素密度変換が必要とされ
る。この変倍操作の具体的方法としては、SPC
法、９分割法等の画素密度変換法が提案されてい
るが、SPC法では縮小画像に「ヌケ」（黒画像の
欠落）が目立ち、９分割法では拡大画像、縮小画
像で、ともに線が太くなる等の問題があつた。そこで、いわゆる幾何学モード変換に属する画
素密度変換である投影法が提案され、前記二つの
方法に比して良好な画質を得ることが知られてい
る。この投影法は変換画像と原画素の濃度がほゞ
等しく、前記黒画素の増減による図形の成分の連
結、分離等の変化の少ない方法である。しかし、
演算処理が多大で複雑なハードウエア構成を必要
としていた。本発明は、前記投影法の問題点を解決するため
提案された昭和56年12月４日出願の特許願「画素
密度変換による画像の拡大縮小方法」、いわゆる
高速投影法を実施する際に非常に効率の良い装置
を提案するものである。従来、画素密度変換するための装置において
は、各原画素から変換画素を演算する関係式すべ
てをハード構成またはメモリに記憶する必要があ
り、メモリ容量が大きくならざるを得なかつた。
また、投影法自体の考え方も新しく具体的実施装
置の開示も未だされてなかつた。本発明は、少なくとも二走査線分の画像信号を
記憶する記憶手段を有する記憶部と、変換倍率に
基づき原画素平面内での変換後の画素位置を算出
する画素位置演算部と、該画素位置演算部より算出された変換画素の中
心が位置する領域を判定する領域判定部と、及び予め前記画素位置演算部に従つて、前記記
憶部より読み出された原画素の画像信号と変換画
素の画像信号の前記領域判定部にて求めた領域に
対応する関係式に基づいて、変換画素の画像信号
を算出する画素判定部とを各々有する画素密度変
換装置において、前記画素位置演算部は、少なくとも１つの加算
器と、該加算器の出力を記憶するラツチから構成
され、前記加算器の１方の入力には、変換倍率の
逆数が入力され、もう１方には前記ラツチ出力の
小数部が入力され、前記ラツチ出力の整数部の値
に応じて、着目する変換画素の画像信号を決定す
るための原画素群として直前に求めた変換画素の
画像信号に使用した原画素群と同じものを使用す
るが、直前に求めた変換画素の画像信号に使用し
た原画素群に対して前記整数部の値に応じた原画
素分隣の原画素群を使用するようにした装置及び
前記画素位置演算部におけるラツチ出力の整数部
が“０”のとき、着目する変換画素の値を決定す
るための原画素群を直前に求めた変換画素に使用
した原画素群と同じものを使用して、整数部が
“ｎ”のとき、着目する変換画素の値を決定する
ための原画素群を直前に求めた変換画素に使用し
た原画素群に対してｎ原画素群を使用するように
構成した装置と更に前記領域判定部が、前記画素
位置演算部におけるラツチ出力の小数部の値に基
づいて、前記領域のうち変換画素の位置する象限
を求め、さらに特定の一象限内の二つの領域につ
いての領域判定のための手段を有し、他の象限に
ついては前記画素位置演算部にて算出された小数
部を反転回路によつて前記特定の象限内の二つの
領域に対応させて判定するようにした画素密度変
換装置より構成をされて提供できることとなつ
た。以下、本発明を具体的に実施例を示して説明す
る。さて、前記画素密度変換による画像の拡大縮小
方法（以下、単に高速投影法と呼ぶ）に基いて、
横及び縦方向の変換倍率ｐ及びｑを１以上とす
る、拡大（等倍含む）の場合についてのみ説明を
行なう。他の両方向を縮小したり、片方向に関し
拡大し、もう一方向に関し縮小するような場合で
あつて、画像信号が２値である場合、においても
本発明装置の変形を行なうのみで達成できる。第１図は原画素面Ａ，Ｂ，Ｃ，Ｄ，（，，
，、はそれぞれ原画素面Ａ，Ｂ，Ｃ，Ｄの中
心を示す）上に変換画素Ｒ（は変換画素Ｒの中
心を示す）を重ねた、すなわち投影した状態を示
している。この第１図での原画素と変換画素との
関係から変換画素中心点が原画素のＡ，Ｂ，
Ｃ，Ｄからなる平面内にある、，，，で
囲む正方形領域内のどこに存在するかによつて変
換後の画素Ｒの画像信号出力を算出するため該正
方形領域を８分割し、その８分割された領域ごと
に前記変換画素Ｒの画像信号を前記原画素Ａ，
Ｂ，Ｃ，Ｄの画像信号（情報）から算出するため
の関係式（論理式よりなる）を予じめ用意してお
くわけであるが、第２図では前記，，，
で囲む正方形領域を前記の如く８分割した状態の
一例をＸ，Ｙ座標上に示している。ここで，
，，が、Ｘ，Ｙ座標上それぞれ第二象限、
第三象限、第四象限、第一象限に存在するように
座標を定め、前記８分割した乃至で示した分
割領域のうちＸ＝０及びＹ＝０の直線境界を除く
分割領域と，と，と，とを区切
る境界をそれぞれ下記の(イ)、(ロ)、(ハ)、(ニ)の式で
示
す曲線で決めている。（1/2−px）（1/2＋qy）＝1/2 ……(イ) （1/2−px）（1/2−qy）＝1/2 ……(ロ) （1/2＋px）（1/2−qy）＝1/2 ……(ハ) （1/2＋px）（1/2＋qy）＝1/2 ……(ニ) また、前記高速投影法によれば、変換画素Ｒの
中心点が、例えば分割領域に位置した場合変
換画素Ｒの画像信号I_Rは I_R＝I_A・（I_B＋I_C＋I_D）＋I_B・I_C・I_D という関係式で与えられることになつている。（ただし・は論理積を、＋は論理和を意味して
いる。）同様に８つの分割領域それぞれについて
第１表の如く関係式が示されている。

【表】すなわち高速投影法においては、第１表に掲げ
た関係式を予め記憶手段に蓄積しておき、変換画
素Ｒがどこに位置するかによつて対応する変換画
素の画像信号I_Rと原画素画像信号（I_A，I_B，I_C，
I_D）との関係式に基づいて、変換画素の画像信号
I_Rを得る。さて、本発明装置を実施した一例を第３図に示
す。ここで原画素が幅方向Ｗ個、縦方向Ｌ個の画素
で行列で構成されているとし、変換後の画像を
Wout×Loutの画素行列で構成するように変換す
る場合、主走査方向（Ｘ方向）、副走査方向（Ｙ
方向）の変換倍率はそれぞれｐ＝Wout／Ｗ、ｑ
＝Lout／Ｌとなる。さて、本装置の入力バツフア部３１内の記憶部
３１１を三つのRAM（ランダムアクセスメモリ）
３１１Ａ，３１１Ｂ，３１１Ｃで構成するととも
に、各RAMを選択するための信号及び該RAM
に順次画像信号を入力し記憶するためのアドレス
設定のための主走査及び副走査方向の画素計数の
ための入力カウンタ３１２、入力行カウンタ３１
４及び最終的に記憶内容を画素判定部３２へ前記
RAMの内容を適宜出力するために設けた該入力
バツフア部３１の最終段を構成するデータマルチ
プレクサ３１５へ順次出力するタイミングを与え
る読出カウンタ３１３とを有している。ここで、入力カウンタ３１２及び読出カウンタ
３１３はスタート時Ｗをセツトし、入力行カウン
タ３１４にはＬをセツトするとともに、変換後の
画素のスタート時における主走査方向及び副走査
方向へのカウント値をそれぞれ出力カウンタ３３
１及び出力行カウンタ３３２にWout，Loutとセ
ツトしておく。また前記入・出力カウンタ類へのクロツク信号
の出力、その他タイミング信号を出力するタイミ
ング生成回路３３０からアドレスマルチプレクサ
３１５へのセレクト信号（S₁，S₀）を（“０”，
“０”）に設定し、本発明の画素密度変換装置が外
部装置へ被変換画像の信号を出力をしてもよい旨
のレデイ信号（ロウアクテイブ）を“０”とし入
力イネーブル端子の出力は“１”にセツトしてお
く。さらに、画素位置演算部３４に設けられたラツ
チＡ、３４１及びラツチＢ、３４２は、Ｘ加算器
３４３、Ｙ加算器３４４からの座標位置出力を入
力する前に一亘クリアされそれらの領域判定部３
５への出力信号を（０，０）としておく。以下、被変換画像入力に対し変換画像出力を算
出する本発明の第３図の回路の動作について説明
する。ここで、入力カウンタ３１２からの出力は
WAO−１１としてアドレスマルチプレクサ３１
６へ書込み信号として入力されるとともにタイミ
ング生成回路３３０へ１ライン分終了信号として
入力される。また、読出カウンタ３１３からの出
力はRAO−１１としてアドレスマルチプレクサ
３１６へ入力されている。記憶手段たるRAMA，
３１１Ａ，RAMB，３１１Ｂ，RAMC，３１１
Ｃに対してアドレスマルチプレクサ３１６からア
ドレス指定のための信号入力AO−１１、及び書
込みすべきRAMを選択指定するためと書込みタ
イミングのための信号入力へ、それぞれ信号が
出力されている。例えばタイミング生成回路３３
０より書込ストローブ信号がアドレスマルチプレ
クサ３１６を介して指定されたRAMへ入力さ
れるようになつている。また、各RAMへは、入力データがDI端子へ入
力されるとともに各RAMのDO端子からデータ
マルチプレクサ３１５へ信号出力されているよう
になつている。さて、初期状態においてS₁，S₀は“０”，“０”
となつており、RAMAはデータ書込を、RAMB
及びRAMCは読出しをするようになつており、
各RAMの他の状態は第１表の如く指定されてい
る。

【表】（S₁，S₀）が（１，１）の時は禁止されてい
る。さて、入力データは１画素ずつ入力ストローブ
に同期して各RAMへ入力されるが、１画素毎に
WCLK信号によつて入力カウンタ３１２は１ず
つ減少していくので１ライン分（Ｗ画素）の情報
はRAMAのＷ番地から１番地までに記憶される。
また１画素入力された時点でレデイ信号は“１”
（High）となつている。入力カウンタ３１２が０
となると、１ライン入力終了信号が発生され、タ
イミング生成回路はこれを検知して入力カウンタ
３１２をＷにプリセツトするとともに入力行カウ
ンタ３１４から１を減ずる。これと同時に（S₁，
S₀）を（０，１）とする。従つて入力カウンタ３
１２の出方及びタイミング生成回路３３０からの
書込ストローブ信号がRAMB，３１１Ｂに接続
されることとなる。この後、レデイ信号は“０”（Low）になり、
２行目のＷ画素の入力が可能となる。１行目の入
力と同様なタイミングで入力データはRAMB，
３１１Ｂに入力され記憶される。さて、２行目の入力データが入力されると
（S₁，S₀）が（１，０）となり、入力カウンタ３
１２の出力WAO−１１及び書込ストローブ信号
がRAMC，３１１Ｃに接続される。この後レデ
イ信号が“０”になり、３行目の入力データが入
力可能となると同時にRAMA，３１１Ａ及び
RAMB，３１１Ｂに記憶されている。１行目と
２行目の情報を用いて画素密度変換処理を行な
う。まず（S₁，S₀）が（１，０）のとき読出カウン
タ３１３の出力はRAMA，３１１Ａ及び
RAMB，３１１Ｂに接続されており、それぞれ
の出力端DOからは各データ出力信号のDA，DB
として、それぞれ第１行目、第２行目の第１列目
の画素情報が出力されている。該DA，DB信号
はデータマルチプレクサ３１５を介してそれぞれ
D₁，D₂信号として出力されている。ここで、タイミング生成回路３３０からのシフ
トクロツクによつて前記D₁，D₂をフリツプフロ
ツプＦ／Ｆ１，Ｆ／Ｆ２にラツチすると同時に
RCLK信号を出力して読出カウンタ３１３内の値
から１を減じ、２列目の画素データをRAMA，
３１１Ａ及びRAMB，３１１Ｂから出力させる。この後、さらにシフトクロツクをフリツプフロ
ツプＦ／Ｆ１〜Ｆ／Ｆ４に出力して１列目の画素
データをフリツプフロツプＦ／Ｆ３，Ｆ／Ｆ４に
転送しラツチさせるとともにフリツプフロツプ
Ｆ／Ｆ１，Ｆ／Ｆ２には２列目の画素データをラ
ツチさせる。この際読出カウンタ３１３は１を減
ずる。これで最初の４点の画素データが揃つたわ
けで、順次画素判定部３２へ入力されることとな
る。ここで記憶部３１１の各RAMからの出力DA，
DB及びDCとデータマルチプレクサ３１５の出力
D₁及びD₂との関係は第２表の如くである。

【表】（S₁，S₀）は初期状態の（０，０）から順次
（０，１）（１，０）（０，０）（０，１）……この
ように繰返されて出力される。本実施例では、アドレスマルチプレクサ３１６
及びデータマルチプレクサ３１５として第４図に
示す回路を用いた。さて、２発目のシフトクロツクが出力される
と、画素位置演算部３４内のラツチＡ，３４１及
びラツチＢ，３４２の出力は０のまゝなので、そ
の小数部も、ともに０である。従つて領域判定部
３５では画素位置演算部３４からのＸ decimal
信号及びＹ decimal信号に基いて、各入力の小
数部が（０，０）である時、判定領域を〔０，
０，１〕と判定するようになつている。前述の如く高速投影法による原画素面（原画素
中心の４点からなる正方形領域）内の８つの分割
領域は３ビツトで表現可能である。前記２発目のシフトクロツクと同時にタイミン
グ生成回路３３０からラツチＡクロツクを出力
し、領域符号の３ビツト〔０，０，１〕をラツチ
Ｃ，３５１にラツチする。これにより１列目の変
換画素の位置する領域とこの画素を囲む原画素面
内の４画素のデータが画素判定部３２の入力I_A，
I_B，I_C，I_Dに同時に入力される。これに基いて即
座に画素判定部３２から変換画素データが出力さ
れ、出力ストローブがタイミング生成回路３３０
から出力され出力カウンタ３３１の値は１減ず
る。ところで画素位置演算部３４での動作はその
後、ラツチＡクロツクの出力によりそれまで０で
あつたラツチＡ，３４１に1/pが出力される。
（Ｘ加算器３４３、Ｙ加算器３４４は初期状態で
はともにＡ＋Ｂ出力は０であつた。）この1/pの
整数部の値に応じて、第２の変換処理が異なる。） 1/pの整数部が０のときこのとき第２の変換画素はまだ原画素の１列
目と２列目の間に位置することになるのでシフ
トクロツク、RCLK信号は出力せず（つまり原
画素データI_A，I_B，I_C及びI_Dは変化せず）、ラツ
チＡクロツクのみ出力し、第２の変換画素の判
定を行なう。） 1/pの整数部が１のときこのとき、第２の変換画素は原画の２列目と
３列目の間に位置することになる。そこで、原
画の方も１ビツトシフトし、ラツチＡクロツク
も出力する。そして第２の変換画素を判定す
る。） 1/p整数部が２以上（＝ｎ）のときこのとき、第２の変換画素は原画の３列目以
降に存在することになる。そこで、原画の方を（ｎ−１）ビツトシフト
したのち、更に１ビツトシフトするのと同時に
ラツチＡクロツクを出力して第２の変換画素を
判定する。さて、加算器３４３は、ラツチＡの出力の小数
部分と1/pを加算する回路なので、その演算結果
の整数部は隣の変換画素までには原画を何画素分
シフトしなければならないかを示している。それ
で第３列目以降の変換画素についても、上記のア
ルゴリスムで変換していく。変換画素を１画素出
力する毎に出力カウンタでカウントダウンしてい
くので、出力カウンタが０となるとき、Wout画
素だけ出力したことになる。そこで、１ライン出
力終了信号を出力する。タイミング生成回路３３０は３行目の１ライン
入力終了信号と１ライン出力終了信号の両方が入
力されると、ラツチＢクロツクを出力してラツチ
Ｂに1/qをラツチさせると同時に、出力行カウン
タを１減少させる。この1/qの整数部が０，１，
２の３通りで処理が異なる。） 1/qの整数部が０のとき変換画像の２行目は、原画の１行目と２行目
の間にあることを示す。従つて、（S₁，S₀）は
変更せずレデイ信号もHighのまゝ２行目の画
素密度変換を行なう。２行目の画素密度変換が
終了するとすぐラツチＢクロツクを出力する。） 1/qの整数部が１のとき変換画像の２行目は原画の２行目と３行目の
間にある。従つて（S₁，S₀）を（０，０）にし
て、RAMB，RAMC中の２行目、３行目の画
素情報を読出せるようにしておいてレデイ信号
をLowにし、４行目の画素情報をRAMAに入
力するとともに画素密度変換処理を行なう。） 1/qの整数部が２以上（＝ｍ）の時変換画像の２行目は原画の３行目以降にあ
る。従つて（S₁，S₀）を（０，０）→（０，
１）→（１，０）→（０，０）→……と変化さ
せながらそれぞれ１行ずつ計（ｍ−１）行入力
する。そしてその次にレデイ信号をLowにす
るとき、１行入力すると同時に２行目の変換を
行なう。このような方法で、画素密度変換を行なつてい
くうちに入力行カウンタが０となると、もう入力
すべき情報はないのであるが、出力が終了するま
では入力イネーブルをLowにし、あたかも０が
入力されているかのようにRAMに書込みを続け
る。（ただしレデイ信号はHighのまゝ）また出力
行カウンタが０となると出力終了信号をタイミン
グ生成回路３３０に出力する。タイミング生成回
路３３０では入力終了信号、出力終了信号がとも
に入力された時点ですべての処理を終了する。領域判定部３５についてさらに詳細に述べる
と、画素位置演算部３４からの出力Ｘ
decimal，Ｙ decimal（小数部）が下記の如く、 Xdecimal＝Xd₁・（1/2）＋Xd₂・（1/2）²＋……
＋Xd_k・（1/2）^k Ydecimal＝Yd₁・（1/2）＋Yd₂・（1/2）²＋……
＋Yd_k・（1/2）^k とｋビツトで表現されるが、ここでｋの値は座標
の精度、つまり拡大率・縮小率の精度を表わしｋ
が大きい程、精度は高くなるが、該領域判定のた
めの分割領域カーブを記憶するメモリの数もそれ
につれて増加することになる。そこで本発明者らは拡大・縮小の精度は高く保
ちメモリ容量を増加させないため、前記分割領域
（第２図に示す）がｘ軸、ｙ軸にそれぞれ線対称
であることを利用して、次のように回路構成をし
た。第５図ａはｋ＝６で倍率がｐ＝ｑ＝0.8であ
る場合における領域判定部３５内の記憶手段３５
２に蓄えられた分割領域カーブである。〜は領域番号を意味し、Ｘ，Ｙ座標軸に付
された６ビツトの２進数は座標を示しており、Ｙ
軸の座標の値は左端のビツトがMSBでＸ軸の座
標の値は上端のビツトがMSBである。さて論理投影法では（Xd₁，Yd₁）＝（０，０），
（１，０），（０，１），（１，１）の４つの領域は
先に述べた如く、それら４領域を分ける線に関し
て対称な形になつているので、例えば領域，
，にある点はそれと対称な領域上の点に投
影し、それが，のいずれにあるかで８通りの
領域について点がどの領域にあるかを判定するこ
とができる。第５図ａとで（Xdecimal，Ydecimal）＝
（101100，000111）という点の上の対称な点は
（010011，000111）である。従つてこの点がに
属することが判かれば、（Xd₁，Yd₁）＝（１，０）
を用いてに属することが判かる。実際には例えば第５図ｂに示すような回路構成
によつて達成される。この回路の中で、メモリ３
５２Ａ内のデータは例えばに相当するアドレス
には“０”を、に相当するアドレスには“１”
を入れておけばよい。例えばＸ加算器３４３、Ｙ加算器３４４の出力
の小数部分が（101100，000111）で、の領域す
なわち、（Xd₁，Yd₁）＝（１，０）であれば、Xd₂
〜Xd₆の信号線Exclusive ORゲートによつて反
転されメモリ３５２Ａの入力Ａ４〜Ａ０に入力さ
れ、またYd₁は０であるのでYd₂〜Yd₆はその
まゝの状態で入力Ａ９〜Ａ５に伝えられる。そこ
でアドレス（0011110011）対応するデータは
“１”すなわちの領域内に相当しているので出
力Ｄ０からｆ＝１の出力が行なわれる。 Xd₁，Yd₁，ｆを一組にして考え、〔Xd₁，
Yd₁，ｆ〕＝〔１，０，１〕はに相当することが
判かる。この領域判定部３５からの判定符号の出力は
〔Xd₁，Yd₁，ｆ〕の形でラツチＣ３５１を介し
画素判定部３２へ送られる。ここで更に、領域判定回路に要す記憶手段のメ
モリ容量を減らす方法として、分割領域を設定す
るＸ，Ｙ座標においてＸ座標に対してととの
境界線のＹ座標をメモリに入れておき実際のＹ座
標と前記境界線のＹ座標との大小関係で、前記
かの領域を判定することができ、その概略回路
構成を第５図ｃに示す。ととの境界線をＸの
関数として記憶したメモリ３５２Ｂと該メモリ３
５２Ｂの出力と判定すべき点のＹ座標の値とを比
較器３５３で比較し、判定出力ｆを出すようにな
つている。以上領域判定部の前記３つの構成例をそれぞれ
について必要な記憶手段のメモリ容量は（精度ｋ
＝６として） Γ第１の構成（分割領域各点の判定データを記憶
したもの）では、2^6×2×３＝4096×３ビツト、 Γ第２の構成（分割領域の対称性を利用した第５
図ｂ）では2^(6-1)×2×１＝1024ビツト、 Γ第３の構成（分割領域の境界線を記憶する第５
図ｃ）では2^6-1×（６−１）＝32×５＝160ビツ
トとなる。第３の構成でメモリ３５２Ｂ（第５図ｃ）内の
データの一例を第３表に示す。

【表】

【表】さて、領域判定部からの〔Xd₁，Yd₁，ｆ〕と
いう３ビツトのデータと、入力バツフア部から４
つのフリツプフロツプ回路を経た４ビツトのデー
タが画素判定部に入力されるわけである。具体的
にこの画素判定部では、第１表に示した変換画素
の値I_Rを求めるためのもので、入分バツフア部か
らのI_A，I_B，I_C，I_D入力を領域判定部からの３ビ
ツトデータに対応して予め定められたI_A，I_B，I_C，
I_DとI_Rとの関係式に算入してI_R出力を得る。第４
表に画素判定部での論理式を示す。

【表】

【表】この第５表に示す関係式を達成する画像判定部
の回路構成の一例を第６図に示す。３２１は３入
力８出力のデコーダである。以上説明したことによつて画素密度変換とりわ
け高速投影法によつて画像の拡大・縮小をするの
に非常に効率がよく、且つメモリ容量の少ない装
置を提供できることとなつた。勿論、装置の具体
的構成においては前記実施例に基いた種々の変形
例が容易に実施できるものである。

【図面の簡単な説明】

第１図は投影法を説明するために用いる原画素
平面内での変換画素の位置関係を示した図で、第
２図は投影法で用いる原画素平面に形成された領
域の分割状態を示した図である。第３図は本発明
の実施構成例であり、第４図は第３図中アドレス
及びデータマルチプレクサの構成の一例である。
第５図ａは領域判定部内の記憶手段にメモリされ
た領域分割データの状態を示し、第５図ｂ及び第
５図ｃは領域判定部記憶手段周辺回路の構成例を
示している。第６図は画素判定部の回路構成例の
一つである。３１……入力バツフア部、３１１……記憶部、
３１１Ａ，３１１Ｂ，３１１Ｃ……RAM、３１
２……入力カウンタ、３１３……読出カウンタ、
３１４……入力行カウンタ、３１５……データマ
ルチプレクサ、３１６……アドレスマルチプレク
サ、３２……画素判定部、３３０……タイミング
生成回路、３４……画素位置演算部、３４１，３
４２，３５１……ラツチ、３４３，３４４……加
算器、３５……領域判定部。

Claims

【特許請求の範囲】１少なくとも二走査線分の画像信号を記憶する
記憶手段を有する記憶部と、変換倍率に基づき原
画素平面内での変換後の画素位置を算出する画素
位置演算部と、該画素位置演算部により算出された変換画素の
中心が位置する領域を判定する領域判定部と、及び予め前記画素位置演算部に従つて、前記記
憶部より読み出された原画素の画像信号と変換画
素の画像信号の前記領域判定部にて求めた領域に
対応する関係式に基づいて、変換画素の画像信号
を算出する画素判定部とを各々有する画素密度変
換装置において、前記画素位置演算部は、少なくとも１つの加算
器と、該加算器の出力を記憶するラツチから構成
され、前記加算器の１方の入力には、変換倍率の
逆数が入力され、もう１方には前記ラツチ出力の
小数部が入力され、前記ラツチ出力の整数部の値
に応じて、着目する変換画素の画像信号を決定す
るための原画素群として直前に求めた変換画素の
画像信号に使用した原画素群と同じものを使用す
るか、直前に求めた変換画素の画像信号に使用し
た原画素群に対して前記整数部の値に応じた原画
素分隣の原画素群を使用するようにしたことを特
徴とする画素密度変換装置。２前記画素位置演算部におけるラツチ出力の整
数部が“０”のとき、着目する変換画素の値を決
定するための原画素群を直前に求めた変換画素に
使用した原画素群と同じものを使用して、整数部
が“ｎ”のとき、着目する変換画素の値を決定す
るための原画素群を直前に求めた変換画素に使用
した原画素群に対してｎ原画素分隣の原画素群を
使用するように構成したことを特徴とする特許請
求の範囲第１項記載の画素密度変換装置。３前記領域判定部が、前記画素位置演算部にお
けるラツチ出力の小数部の値に基づいて、前記領
域のうち変換画素の位置する象限を求め、さらに
特定の一象限内の二つの領域についての領域判定
のための手段を有し、他の象限については前記画
素位置演算部にて算出された小数部を反転回路に
よつて前記特定の象限内の二つの領域に対応させ
て判定するようになした特許請求の範囲第１項記
載の画素密度変換装置。