JPH0734225B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、画像に関するデータに対しディジタル的な処
理を施す画像処理装置にかかり、特に、画像を異なる画
素密度の画像に変換する画像処理装置に関するものであ
る。

従来技術 近年、データ処理の高速化、品質の向上が増増強く要望
されるに至っており、画像処理の分野においても例外で
はない。

特に最近は大容量の半導体メモリが比較的安価にかつ大
量に供給されるようになり、例えば12ドット/mm程度の
高画素密度の画像を処理することが可能になった。すな
わち、画像の品質の向上の面からは好ましい処理を行い
得る。

しかしながら、画素密度を高くすることは、反面におい
て、処理の高速化に反する結果となる。

特に、オフィスコンピュータあるいはワードプロセッサ
などの処理装置においては、一般にその取扱を容易にす
るためCRT（陰極線管）などのディスプレイ装置を介し
ての対話型の処理が行なわれるのを常態とする。この場
合においてディスプレイ装置の解像度は、例えば４ドッ
ト/mmあるいは６ドット/mm程度が限度とされており、前
述した12ドット/mm程度の高い画素密度によるデータ処
理をそのまま行うことは困難である。なお本明細書にお
いて用語「画像」は、単なる図形のみならず、ドットや
ベクトルで合成される文字や記号などをも包含する広義
に解釈するものとする。したがってワードプロセッサな
どであってもその文字出力部分は、文字をドットパター
ンなどの画像として処理するかぎり、画像処理装置の範
疇に含まれる。

かかる不都合のため、従来は、第１図に示されているよ
うな構成によって画素密度変換を行っていた。この図に
おいて、システムバス10にはホスト機、すなわち演算等
の処理が行なわれる中央処理装置（以下「CPU」とい
う）12、画像情報が記憶されている画像メモリ14、画素
密度の変換を行うための画素密度変換装置16及び表示制
御を行うCRTディスプレイ制御装置18が各々適宜の接続
バスによって接続されている。更に、CRTディスプレイ
制御装置18には、出力手段としてCRTディスプレイ20が
接続されている。

以上のような構成の装置において、CPU12によって処理
された画像データは、画像メモリ14に格納される。この
データが高密度画像を表わすものであってこれをCRTデ
ィスプレイ20に表示する場合には、画像データの画素密
度と、CRTディスプレイ20で表示可能な画素密度とが異
なるため、まず画素密度変換装置16によって画素密度の
変換が行なわれる。そして、この変換後のデータに基づ
いてCRTディスプレイ20上に表示が行なわれる。

このような構成によっても画素密度変換を行って表示を
行うことができるが、画素密度変換と表示制御が別々の
装置で行なわれ両者間で大量の画像データが転送される
ため、システムバス10の専有時間が非常に長くなり、処
理の高速化に反する結果となる。

また、画像データは一般にデータ量が多く、しかもその
出力や表示のために高速処理を要求されるので、画素密
度変換装置16あるいはCRTディスプレイ制御装置18を高
速処理に適するものに構成しなければならない。このこ
とは高速動作可能な高性能の素子を大量に使用した高度
な構成を必要とし、コストの面からも好ましいとはいえ
ない。

目 的 本発明は、このような従来技術の欠点を改善し、画素密
度変換を良好に行うのみならず、高速処理に適した画像
処理装置を提供することをその目的とする。

構 成 本発明の構成について、以下、一実施例に基づいて説明
する。

まず第２図に基づいて本発明の基本的な構成を説明す
る。第２図において、システムバス30には、ホスト機、
すなわち当該装置において必要とされる処理を行うCPU3
2及び画像データが記憶される画像メモリ34が各々接続
されている。

例えばワードプロセッサにおいては文書処理等が所定の
プログラムに従ってCPU32により行なわれ、表示すべき
文字、記号等をたとえばドットパターンで示す画像デー
タは、システムバス30を介して画像メモリ34に格納され
る。

システムバス30には、変換制御装置36が接続されてお
り、更に変換制御装置36には表示出力手段としてのCRT
ディスプレイ38が接続されている。

変換制御装置36は、第１図に示されている画素密度変換
装置26と、CRTデイスプレイ制御装置18との両方の機能
を有するものである。すなわち、本発明では、表示制御
の動作において画素密度の変換が行なわれるように構成
されている。

第３図及び第４図には、画像データの配列の一部が示さ
れている。第３図に示されている画像データは、画像メ
モリ34に格納されているデータであって、たとえば各画
素の濃度を表わしている。出力画像の第LA行目は、…D1
1,D12,D13,D14…のデータから成り、第LB行目は、…D2
1,D22,D23,D24…のデータから成る。これらのデータ
は、画素密度変換前の密度の高いデータである。

第４図に示されているデータは、画素密度変換の１つの
手法が行なわれた後のデータであり、 A11＝D11＋D12＋D21＋D22 …（１） A12＝D13＋D14＋D23＋D24 …（２） の式で表わされる論理和の演算によって求められたデー
タである。すなわち、第３図に示されている配列の画像
データは第（１）式又は第（２）式に示されている画素
密度変換の演算によって第４図に示されている1/2の画
素密度の画像データに変換される。この演算は、第２図
に示されている変換制御装置36によって行なわれ、第４
図に示されている変換後の画像データに基づいてCRTデ
イスプレイ38に所定の表示が行なわれる。

なお、画素密度変換として上述した論理和の処理が行な
われるのは、通常しばしば行われる画素の間引きを密度
変換の比率が大きい場合に行うと情報の欠落が大きくな
る欠点を回避するためである。従って密度変換の比率が
小さい場合には、画素の間引きによる画素密度変換を行
うようにしてもよい。本発明は、いずれの変換手法に
も、適用可能であるが、以下の実施例では主として第
（１）式又は第（２）式に示されている論理和による変
換手法を用いた場合について説明する。

第５図には、本発明にかかる画像編集装置の前庭となる
実施例が示されている。

この図において、変換制御装置100は、接続用のバスを
介してシステムバス30に接続されている。この変換制御
装置100の入力段には、バスインターフェイス110が設け
られており、これによってシステムバス30との接続が行
なわれている。バスインターフェイス110は、DMAコント
ローラ120に接続されており、更にDMAコントローラ120
は、密度変換回路130及びディスプレイコントローラ140
に各々接続されている。また、ディスプレイコントロー
ラ140は、表示バッファメモリ150およびシフトレジスタ
160に各々接続されている。

変換制御装置100には、クロック発生回路170が設けられ
ており、後述する動作に必要なタイミングパルスがDMA
コントローラ120、密度変換回路130、ディスプレイコン
トローラ140、表示バッファメモリ150およびシフトレジ
スタ160に各々適宜入力されるように接続されている。

ディスプレイコントローラ140及びシフトレジスタ160
は、各々CRTディスプレイ38に接続されており、ディス
プレイコントローラ140からは同期信号がCRTディスプレ
イ38に入力され、シフトレジスタ160からは画像データ
がCRTディスプレイ38に入力される。

第６図には密度変換回路130の詳細な構成例が示されて
いる。この図において、密度変換回路130のアドレス／
データラッチ回路（以下「A/Dラッチ回路」という）132
は、DMAコントローラ120に接続されている。更に、この
A/Dラッチ回路132は、２つの入力IN1,IN2を有するとと
もに論理和のゲートが１行分の画素データの論理和演算
を行うように複数個配列されたゲートアレイからなる論
理回路134に接続されており、またラインバッファ136に
も接続されている。

次に密度変換回路130の動作を説明する。まず、DMAコン
トローラ120から画素密度の高い一行分の画像データがA
/Dラッチ回路132に入力され、更に、論理回路134の入力
IN2に入力される。入力された一行分の画像データは、
隣接する２画素のデータごとに論理和の演算が行なわ
れ、ラインバッファ136に格納される。

例えば第３図に示されている例においては、D11＋D12,D
13＋D14などの演算が行なわれ、その結果がラインバッ
ファ136に格納される。このラインバッファ136は、画像
データの一行分の容量を有するメモリで、前述した演算
の結果は、DMAコントローラ120によって制御されるアド
レスに格納される。

以下の動作の後、DMAコントローラ120から、次の行の画
像データがA/Dラッチ回路132に入力される。このデータ
は、論理回路134の入力IN2に入力されるとともに、ライ
ンバッファ136に格納されているデータが読み出されて
論理回路134の入力IN1に入力される。論理回路134で
は、入力IN2に入力されているデータに対して、隣接す
る２画素のデータごとの論理和の演算が行なわれるとと
もに、この演算結果と、入力IN1に入力されている対応
するデータ、すなわち前の行の論理和演算結果との論理
和の演算が行なわれ、その結果は、ラインバッファ136
に格納される。

例えば第３図に示されている例においては、まず入力IN
2のデータに対して、D21＋D22,D23＋D24などの演算が行
なわれ、次に、この演算結果D21＋D22に対して前のD11
＋D12の演算結果の論理和A11が計算され、またD23＋D24
に対してD13＋D14の論理和A12が計算され、これがその
２行のすべてのデータについて並列に行われる。すなわ
ち、D11＋D12＋D21＋D22＝A11などの演算が２行LA及びL
Bについて行なわれることとなる。この演算は、第
（１）式に示されている演算であり、以上の動作によっ
て画素密度の変換が行なわれた一行分の画像データA11,
A12などがラインバッファ136に格納されることとなる。

次に、上記実施例の全体的動作について説明する。ま
ず、画像メモリ34に格納されている画像データの画素密
度変換を行って表示バッファメモリ150に格納する動作
について説明する。

画素密度変換前の高密度の画像データは、DMAコントロ
ーラ120の指示に基づき、システムバス30を介して画像
メモリ34から読み出される。この画像データの読み出し
は、一行単位で行なわれる。

読み出された画像データは、第６図において説明した動
作により密度変換回路130によって画素密度が変換され
る。第３図及び第４図に示されている例においては、画
素密度は1/2となり、例えば12ドット/mmの画像データ
は、６ドット/mmに変換される。

次に、DMAコントローラ120によって、ディスプレイコン
トローラ140に対し、CRTディスプレイ１画面分の容量を
有する表示バッファメモリ150へのデータの書込みが要
求される。このため、ディスプレイコントローラ140に
よって、表示バッファメモリ150のアドレスが適宜設定
され、密度変換回路130のラインバッファ136に格納され
ている密度変換後の一行分の画像データが読み出され、
更には表示バッファメモリ150に格納される。

以上の動作が画像メモリ34に格納されているすべての画
像データに対して行なわれる。すなわち、画像メモリ34
に格納されている画像データの二行分が密度変換された
一行分の画像データに対応し、この変換後の画像データ
は、CRTディスプレイ38上の表示位置に対応する表示バ
ッファメモリ150のアドレスに格納されることとなる。

次に、表示バッファメモリ150に格納されている画像デ
ータのCRTディスプレイ38への転送制御動作について説
明する。

まず、ディスプレイコントローラ140によって表示バッ
ファメモリ150に格納されている密度変換後の画像デー
タの読み出しが行なわれる。この読み出しは、適当なデ
ータのブロック毎に行なわれ、読み出された画像データ
は、シフトレジスタ160に転送される。シフトレジスタ1
60では、転送されたブロック単位の画像データが、クロ
ック発生回路170から出力されるクロックパルスのタイ
ミングに従って並直列変換され、直列画素データとして
CRTディスプレイ38に出力される。

他方、CRTディスプレイ38には、ディスプレイコントロ
ーラ140から同期信号が入力される。この同期信号は、C
RTディスプレイ38の走査制御を行うためのもので、表示
バッファメモリ150からの画像データの読み出し制御に
タイミングを合せてディスプレイコントローラ140から
出力されるものである。

これらの入力される画像データおよび同期信号に基づい
て、CRTディスプレイ38における表示画素密度で所定の
表示が行なわれることとなる。

すでに述べたように、画素密度の変換は、CRTディスプ
レイ38におけるドットの表示密度に合せて行なわれるも
のであるから、入力される密度変換された画素データが
そのままドットに対応することとなる。

なお、上述した各部の動作は、クロック発生回路170か
ら出力されるクロックパルスのタイミングに従って行な
われる。

次に、本発明にかかる画像処理装置の第二の実施例につ
いて説明する。

第７図には第二の実施例にかかる画像処理装置が示され
ている。この図において、変換制御装置200には、その
入力段にバスインターフェイス202が設けられており、
このバスインターフェイス202がシステムバス30に接続
されている。バスインターフェイス202は、ディスプレ
イコントローラ204に接続されており、更に、ディスプ
レイコントローラ204は、ラッチ回路206,208の入力端Ｄ
に各々接続されているとともに、R/Wパルス発生器210に
も接続されている。また、ディスプレイコントローラ20
4は、論理和回路212の入力端Ｂにも接続されている。論
理和回路212には、他に入力端A,Cが各々設けられてお
り、それぞれラッチ回路206,214の出力端Ｑが接続され
ている。

この論理和回路212の出力端Ｑは、表示バッファメモリ2
16の入力端DINに接続されている。この表示バッファメ
モリ216の出力端DOUは、ラッチ回路214の入力端Ｄに接
続されているとともに、シフトレジスタ218にも接続さ
れている。また、ラッチ回路208の出力端Ｑは、表示バ
ッファメモリ216のアドレス入力端ADRに接続されてい
る。

次に、上述した各部の基本的な動作と、タイミングにつ
いて説明する。

バスインターフェイス202は、上述した第一の実施例と
同様であり、システムバス30とディスプレイコントロー
ラ204とのデータ転送の制御を行うためのものである。
ラッチ回路206,214の制御端LE1,LE2には、R/Wパルス発
生器210から制御信号LE1,LE2が各々入力されており、こ
の信号が論理値の「Ｈ」の期間中は入力端Ｄのデータが
保持されて出力端Ｑに各々出力されるように構成されて
いる。ラッチ回路208も同様に、制御端AEにはR/Wパルス
発生器210から制御信号AEが入力されており、この信号
が「Ｈ」レベルの期間中入力端Ｄに入力されているアド
レス信号をラッチして出力端Ｑに出力するように構成さ
れている。

次に、論理和回路212の制御端RDには、R/Wパルス発生器
210から制御信号RDが入力されており、この信号が
「Ｈ」レベルのときには入力端A,B,Cの入力データの隣
接するビットに対して論理和の演算が行なわれ、制御信
号RDが「Ｌ」レベルのときには入力端Ｃの入力は無視さ
れて入力端A,Bの入力の隣接するビットに対する論理和
の演算が行なわれ、それぞれの場合、出力端Ｑから出力
される。

表示バッファメモリ216の制御端▲▼には、R/Wパル
ス発生器210から制御信号▲▼が入力されている。
この表示バッファメモリ216は、CRTディスプレイ38の一
画面分の表示エリアの画像データを格納できる領域を有
するのみならず、他にCRTディスプレイ38の水平走査方
向すなわち一行分の画像データを格納することができる
領域も有している（以下後者の領域を「ラインバッフ
ァ」という）。制御信号▲▼が「Ｌ」レベルのとき
には、ラインバッファに入力端DINの入力が格納され、
「Ｈ」レベルのときには、ラインバッファに格納されて
いるデータが出力端DOUから出力されるように構成され
ている。

更に、シフトレジスタ218は、表示バッファメモリ216か
ら読み出された画像データを、図示しないクロック発生
器から入力されるクロックパルスのタイミングに基づい
て並直列変換して出力する機能を有しており、この出力
は、CRTディスプレイ38に入力される。

ディスプレイコントローラ204からは、アドレスデータL
BA〜と画像データＤ〜とが交互に時分割的に出力される
（第８図（Ａ）参照）。このディスプレイコントローラ
204は、表示モード，書込みモード，修正モードなどの
必要な動作モードを有している。表示モードにおいて
は、ディスプレイコントローラ204からアドレスデータ
が出力され、これに従って表示バッファメモリ216の画
像データが読み出されて表示が行なわれる。書込みモー
ドにおいては、画像データが画像メモリ34からシステム
バス30を介して読み出され、更には表示バッファメモリ
216に格納される。修正モードにおいては、表示バッフ
ァメモリ216に格納されている画像データが修正変更さ
れて再び表示バッファメモリ216に格納される。

なお、R/Wパルス発生器210は、ディスプレイコントロー
ラ204から出力されるタイミング信号に従って、制御信
号AE,LE1,LE2,RD及び▲▼を生成する機能を有して
いる。これらの制御信号は、第７図においてｓ（ ）の
符号によって示されている。

ディスプレイコントローラ204からは、同期信号がCRTデ
ィスプレイ38に入力され、また、画像データはシフトレ
ジスタ218からCRTディスプレイ38に入力されるようにな
っている。

次に、上記実施例の全体的動作について第８図及び第９
図に示すタイムチャートを参照しながら説明する。第８
図（Ａ）ないし（Ｅ）に示されているタイムチャート
は、第３図の第LA行目のような奇数行の画像データにお
ける信号のタイミングを示すものであり、第９図（Ａ）
ないし（Ｇ）は、第３図の第LB行目のような偶数行の画
像データにおける信号のタイミングを示すものである。

まず、画像データのうちの奇数行における書込みモード
の動作について説明する。

奇数行の画像データは、１ワードずつ、すなわち適当な
画素数のデータ（１ワード）ずつ画像メモリ34から読み
出される。このデータは、第８図（Ａ）においてDA1,DB
1,DC1,DD1で表わされている。ディスプレイコントロー
ラ204では、これらの画像データDA1,DB1,DC1,DD1に対
し、アドレスデータLBA0,LBA1が付加されて出力され
る。このアドレスデータLBA0,LBA1は、表示バッファメ
モリ216に設けられているラインバッファにおけるアド
レスを表わしており、第８図（Ａ）の例では、アドレス
LBA0にデータDA1,DB1の論理和演算された１ワードが格
納され、アドレスLBA1にデータDC1,DD1の論理和演算さ
れた１ワードが格納される。

他方、この場合の動作においては、制御信号RDは「Ｌ」
レベルであり（第８図（Ｅ）参照）、また、制御信号LE
1は、ディスプレイコントローラ204の画像データ出力の
１ワードおきに、すなわち２ワードの出力毎に「Ｌ」レ
ベルから「Ｈ」レベルに反転する（第８図（ｃ）参
照）。従って、データDA1が出力されると、制御信号LE1
は「Ｌ」から「Ｈ」レベルとなり、データDA1がラッチ
回路206にラッチされる。

次に、ディスプレイコントローラ204からデータDB1が出
力されたときは、制御信号LE1は「Ｌ」レベルのまま変
化しない。従って論理和回路212の入力端A,Bには、各々
データDA1,DB1が入力されることとなる。前述したよう
に、制御信号RDは、「Ｌ」レベルであるから、論理和回
路212では、データDA1,DB1の論理和の演算が行なわれ、
出力端Ｑから表示バッファメモリ216に出力される。す
なわち、データDA1,DB1の各々において隣接する２ビッ
トずつの論理和の演算が行なわれ、データDA1,DB1の２
ワードのデータから１ワードのデータが生成される。な
お、１ワードは、データバスのデータ長に対応する。従
って、単純にデータDA1とデータDB1の論理和の演算が行
なわれるわけではなく、第３図に示されている例につい
て説明すればD11＋D12,D13＋D14の如くの演算が行なわ
れるのである。

他方、制御信号AEは、アドレスデータLBA0,LBA1の出力
毎に、「Ｈ」レベルとなる（第８図（Ｂ）参照）。この
ため、アドレスデータLBA0,LBA1は、その出力毎にラッ
チ回路208にラッチされ、表示バッファメモリ216に対し
て出力される。

次に、制御信号▲▼は、前述した制御信号LE1と180
゜の位相差をもって「Ｈ」から「Ｌ」レベルに反転する
（第８図（Ｄ）参照）。このため論理和回路212から前
述した隣接ビットの論理和の演算結果が出力されると、
このデータがラインバッファのアドレスLBA0に格納され
ることとなる。

以上の動作が、画像メモリ34に格納されている画像デー
タの一行分に対して順次行なわれると、画素密度が行方
向において1/2に変換された画像データが表示バッファ
メモリ216のラインバッファに格納されることとなる。

次に、画像データのうちの偶数行における書込みモード
の動作について説明する。

偶数行の画像データも、同様に１ワードずつ画像メモリ
34から読み出される。このデータは、第９図（Ａ）にお
いてDA2,DB2,DC2,DD2で表わされている。ディスプレイ
コントローラ204では、これらの画像データDA2,DB2,DC
2,DD2に対し、ラインバッファのアドレスデータLBA0,LB
A1及び表示バッファメモリ216の表示エリアのアドレス
データDIS0,DIS1が交互に付加されて出力される。第９
図（Ａ）の例においては、ラインバッファのアドレスLB
A0にデータDA2が格納され、表示エリアのアドレスDIS0
にデータDB2が格納されるように、アドレスデータと画
像データが配列されている。

他方、この場合の動作においては、制御信号RDは「Ｈ」
レベルであり（第９図（Ｇ）参照）。このため論理和回
路212が入力端A,B,Cの各々の入力に対し、隣接ビットの
論理和を行う状態にセットされている。また、制御信号
AEは、ディスプレイコントローラ204からアドレスデー
タが出力される毎に「Ｌ」から「Ｈ」に反転する（第９
図（Ｂ）参照）。従って、アドレスデータは、ラッチ回
路208にラッチされ、表示バッファメモリ216に対して出
力される。すなわち、表示バッファメモリ216は、制御
信号▲▼に応動して、アドレスデータによって指定
されるアドレスにデータを書き込み、又はデータを読み
出す状態にセットされている。

制御信号LE1,LE2は、ディスプレイコントローラ204の画
像データ出力の１ワードおきに、すなわち２ワードの出
力毎に「Ｌ」レベルから「Ｈ」レベルに反転する（第９
図（Ｃ），（Ｄ）参照）。従ってデータDA2が出力され
ると、制御信号LE1は、「Ｈ」レベルとなり、データDA2
がラッチ回路206にラッチされる。

他方、表示バッファメモリ216からは、アドレスデータL
BA0によって指定されるアドレスに格納されているデー
タが読み出されて出力され、更に、制御信号LE2が
「Ｈ」レベルとなった時点においてラッチ回路214にラ
ッチされる。（第９図（Ｅ）参照）。このアドレスに格
納されているデータは、奇数行のデータであって、か
つ、隣接するビットに対し論理和の演算が施されたデー
タである。すなわち、第８図（Ａ）に示されているデー
タDA1とDB1における隣接するビット間の論理和の演算が
行なわれたものである（以下、「（DA1）＋（DB1）」と
表記する）。

次に、アドレスデータDISOが出力された時点では、制御
信号▲▼が「Ｈ」レベルであるため、アドレスDIS0
に格納されているデータが表示バッファメモリ216から
出力されるが、制御信号LE2は「Ｌ」レベルであるの
で、ラッチ回路214にラッチされることはない。従っ
て、ラッチ回路214にラッチされているデータは、（DA
1）＋（DB1）のデータである。

次に、データDB2が出力されると、このデータは論理和
回路212の入力端Ｂに入力される。すなわち、論理和回
路212の入力端A,B,Cには、DA2,DB2,（DA1）＋（DB1）が
各々入力されていることとなる。従って、これらのデー
タに対する隣接ビット間の論理和の演算が行なわれる。
このため第（１）式又は第（２）式に示されている結果
が、１ワード分同時に表示バッファメモリ216に対して
入力されることとなる。

他方、制御信号▲▼は「Ｌ」レベルに反転している
ので（第９図（Ｆ）参照）、表示バッファメモリ216に
おけるアドレスDIS0に前述したデータすなわち（DA1）
＋（DB1）＋（DA2）＋（DB2）が格納されることとな
る。

以上の奇数行，偶数行に対する動作が一画面分の画像デ
ータに対して交互に繰り返し行なわれると、表示バッフ
ァメモリ216の表示エリア内には、画素密度変換が行な
われた一画面分の画像データが格納されることとなる。

この変換後の画像データは、ディスプレイコントローラ
204の指示に従って読み出され、CRTディスプレイ38に出
力されて所定の表示が行なわれる。

次に本発明にかかる画像処理装置の第三の実施例につい
て説明する。

第10図には、第三の実施例にかかる画像処理装置が示さ
れている。この図において、変換制御装置300には、そ
の入力段にバスインターフェイス302が設けられてお
り、このバスインターフェイス302がシステムバス30に
接続されている。バスインターフェイス302は、ディス
プレイコントローラ304に接続されており、更に、ディ
スプレイコントローラ304は、ラッチ回路306の入力端
Ｄ、表示バッファメモリ308の入力端DIN1,DIN2及びR/W
コントローラ310に各々接続されている。ディスプレイ
コントローラ304及びR/Wコントローラ310は、クロック
発生器312に接続されている。

表示バッファメモリ308は、奇数行の画像データが格納
される奇数エリア308Aと、偶数行の画像データが格納さ
れる偶数エリア308Bとを有しており、各々のエリアに、
入力端DIN1,DIN2、出力端DOU1,DOU2、制御端▲
▼，▲▼がそれぞれ設けられている。

各エリアに対するアドレスデータは、アドレスデータ端
ADRに入力され、これによって各エリアに共通するアド
レスが指定し得るように構成されている。例えば、奇数
エリア308AのアドレスADSB3と偶数エリア308Bのアドレ
スADSB2とは、アドレスADSBが指定されるによって双方
が同時に指定される。

表示バッファメモリ308のアドレスデータ端ADRには、ラ
ッチ回路306の出力端Ｑが接続されており、また出力端D
OU1,DOU2には、シフトレジスタ312,314が各々接続され
ている。これらのシフトレジスタ312,314の入力端は、D
0ないしD15で表わされ、出力端は、Q0ないしQ15で表わ
されている。そして出力端Q0,Q1には、各々ORゲート31
6,318が接続されており、更にORゲート316,318はORゲー
ト320に接続されている。

ORゲート320は、ラッチ回路322の入力端Ｄに接続されて
おり、ラッチ回路322の出力端Ｑは、CRTディスプレイ38
に接続されている。

他方、R/Wコントローラ310は、ラッチ回路306,322、表
示バッファメモリ308、シフトレジスタ312,314及びCRT
ディスプレイ38に各々接続されており、各部に制御信号
を送る。なお、第10図において、Ｓ（ ）の符号により
制御信号が表わされている。

次に、上述した各部の動作と、タイミングについて説明
する。

ラッチ回路306,322では、前述した実施例と同様に、制
御端LE,HCLKに入力される制御信号が「Ｈ」レベルとな
るときに入力端Ｄのデータがラッチされる。

表示バッファメモリ308は、制御端▲▼，▲
▼に入力される制御信号が「Ｌ」レベルのとき、各表
示エリア308A,308Bの該当するアドレスにデータの書込
みが行なわれる。

シフトレジスタ312,314は、双方が連動して動作するよ
うに、同一のタイミングの制御信号LOAD,SCLKが入力さ
れる。制御信号LOADが「Ｌ」から「Ｈ」のレベルとなる
と、表示バッファメモリ308から入力されたデータが出
力され、更に制御信号SCLKが入力されると、この信号の
タイミングで出力されているデータが順にシフトする。

なお、CRTディスプレイ38の同期信号は、R/Wコントロー
ラ310によって生成される。

以上説明した制御信号、同期信号は、クロック発生器31
2によって生成されるクロックパルスに基づいて生成さ
れる。

次に、上記実施例の全体的動作について、第11図ないし
第13図に示されているタイムチャートを参照しながら説
明する。

まず、画像データのうち、奇数行の画像データの書き込
みモードにおける動作について説明する。この動作にお
けるタイムチャートは、第11図に示されている。

奇数行の画像データは、１ワード例えば16ビットずつ画
像メモリ34から読み出される。このデータは、第11図
（Ａ）において、ODD1,ODD2,ODD3で表わされている。デ
ィスプレイコントローラ304では、これらの画像データO
DD1,ODD2,ODD3に対し、アドレスデータADSA1,ADSB3,ADS
C5が各々付加されて出力される（第11図（Ａ）参照）。
このアドレスデータは、出力される毎に、制御信号LE
（第11図（Ｂ）参照）が入力されるラッチ回路306にラ
ッチされ、表示バッファメモリ308に入力される。この
アドレスデータのみでは、入力時に最下位桁が無視され
るため、表示バッファメモリ308の奇数エリヤ308又は偶
数エリア308Bいずれに書き込まれるのかは、定められな
い。

他方、表示バッファメモリ308には、制御信号▲
▼，▲▼（第11図（Ｃ），（Ｄ）参照）が入力さ
れる。これらのうち制御信号▲▼は、動作中
「Ｈ」レベルが維持され、制御信号▲▼は、画像
データODD1,ODD2,ODD3の出力に対応して「Ｌ」レベルに
反転する。これらの制御信号▲▼，▲▼が
入力されることによって表示バッファメモリ308の奇数
エリア308Aが選択され、奇数行の画像データODD1,ODD2,
ODD3は、奇数エリア308AのアドレスADSA,ADSB,ADSCに各
々書き込まれることとなる。

なお、R/Wコントローラ310による制御信号▲▼，
▲▼の出力制御は、アドレスデータADSA1,ADSA3,
ADSA5の最下位ビットに基づいて行なわれる。すなわ
ち、アドレスデータの最下位ビットが「１」か「０」か
によって書き込むエリアが奇数又は偶数エリアのいずれ
であるかが判断される。別言すれば、表示バッファメモ
リ308における画像データの格納アドレスはラッチ回路3
06から入力されるアドレスデータの他に、制御信号▲
▼，▲▼によって指定される。

次に画像データのうち、偶数行の画像データの書き込み
モードにおける動作について説明する。この動作におけ
るタイムチャートは、第12図に示されている。

偶数行の画像データも、同様に１ワードずつ画像メモリ
34から読み出される。このデータは、第12図（Ａ）にお
いてEVD1,EVD2,EVD3で表わされている。ディスプレイコ
ントローラ304では、これらの画像データEVD1,EVD2,EVD
3に対し、アドレスデータADSA0,ADSB2,ADSC4が各々付加
されて出力される（第12図（Ａ）参照）。これらのアド
レスデータは、上述した場合と同様にラッチ回路306に
ラッチされ、表示バッファメモリ308に入力される。

他方、表示バッファメモリ308には、制御信号▲
▼，▲▼（第12図（Ｃ），（Ｄ）参照）が入力さ
れる。これらの制御信号は、第11図（Ｃ），（Ｄ）に示
されている波形と逆になっており、制御信号▲▼
は、動作中「Ｈ」レベルが継持され、制御信号▲
▼は、画像データEVD1,EVD2,EVD3の出力に対応して
「Ｌ」レベルに反転する。従って、表示バッファメモリ
308の偶数エリア308Bが選択され、偶数行の画像データE
VD1,EVD2,EVD3は、偶数エリア308BのアドレスADSA0,ADS
B2,ADSC4に各々書き込まれることとなる。

以上の動作が画像メモリ34に格納されている一画面分の
画像データに対して行なわれると、奇数行の画像データ
は表示バッファメモリ308の奇数エリア308Aに、偶数行
の画像データは偶数エリア308Bに各々格納されることと
なる。すなわち、本実施では、上述した他の実施例と異
なり、CRTディスプレイ38に表示する一画面分の画像デ
ータが表示バッファメモリ308に格納された段階では、
画素密度の変換は何ら行なわれず、画素密度の変換は、
後述する表示モードの動作において行なわれる。

次に、表示モードにおける動作について、第13図を参照
しながら説明する。

この場合には、データの書き込みは行なわれないので、
制御信号▲▼，▲▼はいずれも「Ｈ」レベ
ルである。このため、表示バッファメモリ308では、ア
ドレスが指定されると、該当するアドレスに格納されて
いる画像データが出力される状態にある。

他方、シフトレジスタ312,314には、制御信号であるシ
フトクロックSCLK（第13図（Ｂ）参照）が入力され、ラ
ッチ回路322には、制御信号である1/2シフトクロックHC
LK（第13図（Ａ）参照）が入力される。1/2シフトクロ
ックHCLKは、シフトクロックSCLKの1/2の周波数を有す
るクロックパルスである。更に、シフトレジスタ312,31
4には、シフトクロックSCLKの16パルスに１回の割合で
制御信号LOADが入力される（第13図（Ｃ）参照）。

次に、ディスプレイコントローラ304から、制御信号LOA
Dに同期してアドレスデータADSA,ADSB,ADSCが順に出力
され、ラッチ回路306にラッチされる（第13図（Ｄ）参
照）。

まず、アドレスデータADSAが、表示バッファメモリ308
に入力されると、アドレスADSAに格納されている画像デ
ータODD1,EVD1が各々エリア308A,308Bからシフトレジス
ト312,314に対して出力される（第13図（Ｅ）参照）。

次に、シフトレジスタ312,314では、制御信号LOADが
「Ｌ」レベルとなった時点から、シフトクロックSCLKの
タイミングでQ15からQ0の方向に出力がシフトされる。
まず、最初は、ORゲート316,318の入力は、Q1及びQ0で
あるから、その出力は、それぞれQ1＋Q0である。従っ
て、ORゲート320の出力は、画像データODD1の最初の２
ビットと画像データEVD1の最初の２ビットの論理和とな
る。画像データODD1は、奇数行の最初の１ワードであ
り、画像データEVD1は、偶数行の最初の１ワードである
から、ORゲート320の出力は、第（１）式に示されてい
る演算結果となる。この結果は、ラッチ回路322にラッ
チされ、CRTディスプレイ38に出力される。

次に、シフトクロックSCLKのタイミングでシフトレジス
タ312,314の出力が１段シフトした場合を考える。この
場合には、ORゲート316,318の入力は、Q1,Q2となる。従
って、ORゲート320の出力は、第３図において、D12＋D1
3＋D22＋D23に対応することになる。D12,D22は、シフト
レジスタ316,318の出力Q1に対応し、すでに処理が終了
したデータであるから、この場合の演算結果は、ラッチ
回路322にラッチされない。すなわち、ラッチ回路322の
ラッチ動作は、1/2シフトクロックHCLKのタイミングで
行なわれ、シフトレジスタ312,314の出力が２ビットシ
ストする毎に行なわれる。

以上の動作が繰り返されることによって、第（１）式又
は第（２）式に示されている画素密度変換が実行され、
変換後の画像データがCRTディスプレイ38に入力され、
所定の表示が行なわれる。

なお、上記実施例において、バスインターフェイスは必
要に応じて設けるようにすればよく、設計の内容によっ
ては省略することも可能である。

以上説明したように、上述した実施例によれば、次のよ
うな効果がある。

まず、CRTディスプレイ制御装置と画素密度変換装置を
一体化したことによりバスインターフェイス回路、クロ
ック発生器などの回路を共通とすることができ、これに
よって部分点数、例えばプリント基板の枚数等を削減す
ることができ、更には、消費電力も減少し、電源装置の
負担の軽減が可能となる。

また、従来の装置においては、まず画像メモリから密度
変換装置に対して画像データを転送し、そして更に密度
変換装置からCRTディスプレイ装置に対して変換後の画
像データを転送するという２段階のデータ転送が必要で
あったが、これを１段階のデータ転送で行うことができ
るので、データ転送時間を大幅に短縮することができ、
ひいては、システムバスの専有時間が減少することとな
って、他の処理のためにシステムバスを使用できる時間
が長くなり、結果として高速処理を行うことが可能とな
る。

更に、全体として装置の小型化、低コスト化を図ること
もできる。

なお、本発明は、何ら上記実施例に限定されるものでは
なく、例えば、画案密度変換を第（１）式又は第（２）
式以外の手法で行うようにしてもよく、その比率も、必
ずしも1/2である必要はない。例えば行方向又は列方向
のみに対して論理和の演算を行うようにしてもよい。そ
の他、画素の間引きを行うようにしてもよい。

また、上記実施例では、表示手段として、CRTディスプ
レイを使用する場合を示したが、その他、プラズマディ
スプレイ、液晶ディスプレイなどの表示手段に対しても
本発明は適用し得るものである。

効 果 以上説明したように、本発明の画像処理装置によればホ
スト機における画像の画素密度とは異なる画素密度で画
像表示が行なわれる装置の制御過程において画素密度変
換を行うこととしたのでホスト機における高い画素密度
におけるデータ処理を損うことなく高速で画素密度変換
を行うことができるというすぐれた効果を有する。

【図面の簡単な説明】

第１図は従来の画像処理装置の一構成例を示すブロック
図、 第２図は本発明にかかる画像処理装置の基本的な構成を
示すブロック図、 第３図は画素密度変換前の画像データの配列例を示す説
明図、 第４図は画素密度変換後の画像データの配列例を示す説
明図、 第５図は本発明にかかる画像処理装置の第一の実施例を
示すブロック図、 第６図は密度変換回路の詳細な構成例を示すブロック
図、 第７図は本発明にかかる画像処理装置の第二の実施例を
示すブロック図、 第８図（Ａ）ないし（Ｅ）は第７図に示されている装置
における奇数行の画像データ処理の場合の動作を示すタ
イムチャート、 第９図（Ａ）ないし（Ｇ）は第７図に示されている装置
における偶数行の画像データ処理の場合の動作を示すタ
イムチャート、 第10図は本発明にかかる画像処理装置の第三の実施例を
示すブロック図、 第11図（Ａ）ないし（Ｄ）は第10図に示されている装置
における奇数行の画像データ処理の場合の動作を示すタ
イムチャート、 第12図（Ａ）ないし（Ｄ）は第10図に示されている装置
における偶数行の画像データ処理の場合の動作を示すタ
イムチャート、 第13図（Ａ）ないし（Ｅ）は第10図に示されている装置
における表示モードの場合の動作を示すタイムチャート
である。 主要部分の符号の説明 30……システムバス、34……画像メモリ、36,100,200,3
00……変換制御装置、130……密度変換回路、134,132…
…論理回路、150,216,308……表示バッファメモリ、31
6,318,320……ORゲート。

Claims (3)

【特許請求の範囲】
1. 【請求項１】第一の画素密度の画像データが格納される
   第一のメモリと、画像を出力する画像出力装置と、第一
   の画素密度の画像データを第二の画像密度のデータに変
   換する画素密度変換機能と前記画像出力装置における画
   像出力を制御する画像出力制御機能との両方の機能を備
   えた変換制御装置とを有し、前記第一のメモリと前記変
   換制御装置と前記画像出力装置とのうち、前記第一のメ
   モリと前記変換制御装置とのみがシステムバスを介して
   相互に接続されている画像処理装置であって、 前記変換制御装置には、第二のメモリがさらに設けられ
   ており、前記変換制御装置は、第一のメモリから第一の
   画素密度の画像データがシステムバスを介して送られる
   と、システムバスを介して送られた第一の画素密度の画
   像データを第二の画素密度の画像データに変換して第二
   のメモリに記憶し、また、第二のメモリに記憶されてい
   る第二の画素密度の画像データを前記画像出力装置に転
   送し、画像出力装置において第二の画素密度で画像を出
   力させることを特徴とする画像処理装置。
2. 【請求項２】第一の画素密度の画像データが格納される
   第一のメモリと、画像を出力する画像出力装置と、第一
   の画素密度の画像データを第二の画素密度の画像データ
   に変換する画素密度変換機能と前記画像出力装置におけ
   る画像出力を制御する画像出力制御機能との両方の機能
   を備えた変換制御装置とを有し、前記第一のメモリと前
   記変換制御装置と前記画像出力装置とのうち、前記第一
   のメモリと前記変換制御装置とのみがシステムバスを介
   して相互に接続されている画像処理装置であって、 前記変換制御装置には、第二のメモリがさらに設けられ
   ており、前記変換制御装置は、第一のメモリから第一の
   画素密度の画像データがシステムバスを介して送られる
   と、システムバスを介して送られた第一の画素密度の画
   像データを第二のメモリに記憶し、第二のメモリに記憶
   された第一の画素密度の画像データに対して画素密度変
   換演算を行ない第二の画素密度の画像データを生成して
   前記画像出力装置に転送し、画像出力装置において第二
   の画素密度で画像を出力させることを特徴とする画像処
   理装置。
3. 【請求項３】特許請求の範囲第２項に記載の画像処理装
   置において、前記変換制御装置の第２のメモリは、奇数
   エリアと偶数エリアとを有し、前記変換制御装置は、シ
   ステムバスを介して送られた第一の画素密度の画像デー
   タを第二のメモリの奇数エリアと偶数エリアとに交互に
   記憶し、第二のメモリの奇数エリアに記憶されている第
   一の画素密度の画像データと第二のメモリの偶数エリア
   に記憶されている第一の画素密度の画像データとの間で
   画素密度変換演算を行ない第二の画素密度の画像データ
   を生成するようになっていることを特徴とする画像処理
   装置。