JPH0719238B2 - シリアルバス先行制御方式 - Google Patents
シリアルバス先行制御方式Info
- Publication number
- JPH0719238B2 JPH0719238B2 JP991487A JP991487A JPH0719238B2 JP H0719238 B2 JPH0719238 B2 JP H0719238B2 JP 991487 A JP991487 A JP 991487A JP 991487 A JP991487 A JP 991487A JP H0719238 B2 JPH0719238 B2 JP H0719238B2
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- JP
- Japan
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- memory
- data
- input
- serial
- output device
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Links
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- 238000006243 chemical reaction Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 5
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 2
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- 230000007423 decrease Effects 0.000 description 1
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- 238000012545 processing Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル転送を用いてダイレクト・メモリ・ア
クセスを行うシステムに係り、特にメモリの専有時間お
よびダイレクト・メモリ・アクセス全体の所要時間を最
小とするシリアルバス先行制御方式に関する。
クセスを行うシステムに係り、特にメモリの専有時間お
よびダイレクト・メモリ・アクセス全体の所要時間を最
小とするシリアルバス先行制御方式に関する。
主プロセッサおよびメモリ、そのメモリをダイレクト・
メモリ・アクセス（以下DMAと呼ぶ）する入出力装置を
接続する場合の従来例を第３図に示す。第３図におい
て、１は主プロセッサ、２はメモリ、31および32は入出
力装置、４はメモリバス、５は複数の入出力装置からの
データ転送要求を調停するアービタである。
メモリ・アクセス（以下DMAと呼ぶ）する入出力装置を
接続する場合の従来例を第３図に示す。第３図におい
て、１は主プロセッサ、２はメモリ、31および32は入出
力装置、４はメモリバス、５は複数の入出力装置からの
データ転送要求を調停するアービタである。
第３図における入出力装置31によるDMAシーケンスを第
４図に示す。第４図において、REQはデータ転送要求、M
REQはメモリ使用要求、MACKはメモリ使用許可、ACKはデ
ータ転送許可、ADRはDMAアドレス、DATAはDMAデータ、D
ACKはデータアクノリッジ（アクセス完了）信号であ
る。さらに“一”付きの信号は、その信号をオフする事
を意味する。
４図に示す。第４図において、REQはデータ転送要求、M
REQはメモリ使用要求、MACKはメモリ使用許可、ACKはデ
ータ転送許可、ADRはDMAアドレス、DATAはDMAデータ、D
ACKはデータアクノリッジ（アクセス完了）信号であ
る。さらに“一”付きの信号は、その信号をオフする事
を意味する。
ところで、入出力装置とメモリバスの間をケーブルで接
続する場合、メモリバス幅に比例して信号線本数および
バッファ素子数が増加する。これを防ぐために、入出力
装置とメモリバスの間をシリアル転送化する事が考えら
れる。たとえば、アドレス24ビット・データ32ビットの
メモリバスを、アドレス・データ共用の８ビットシリア
ルバスにすれば、信号線本数およびバッファ素子数は1/
7となる。第５図は、シリアルバスを使用したシステム
の従来構成図である。この従来例では、メモリバス４と
シリアルバス８との間にメモリ側データ変換装置６を設
け、入出力装置31、32とシリアルバス８との間に夫々入
出力装置側データ変換装置71,72を設けている。尚、1,
2,5は第３図と同様である。
続する場合、メモリバス幅に比例して信号線本数および
バッファ素子数が増加する。これを防ぐために、入出力
装置とメモリバスの間をシリアル転送化する事が考えら
れる。たとえば、アドレス24ビット・データ32ビットの
メモリバスを、アドレス・データ共用の８ビットシリア
ルバスにすれば、信号線本数およびバッファ素子数は1/
7となる。第５図は、シリアルバスを使用したシステム
の従来構成図である。この従来例では、メモリバス４と
シリアルバス８との間にメモリ側データ変換装置６を設
け、入出力装置31、32とシリアルバス８との間に夫々入
出力装置側データ変換装置71,72を設けている。尚、1,
2,5は第３図と同様である。
尚、第５図に示す従来技術に関連するものとして、例え
ば日立マイクロコンピュータデータブック/8ビット・16
ビットマルチチップP882、HMCS68000システムのデバイ
ス間結線例（1984年）がある。
ば日立マイクロコンピュータデータブック/8ビット・16
ビットマルチチップP882、HMCS68000システムのデバイ
ス間結線例（1984年）がある。
第５図に示す従来技術のDMAシーケンスは、第６図に示
すようになる。つまり、DMAアドレス（ADR）とDMAデー
タ（DATA）の転送時間が長くなり、DMAによるメモリ２
の専有時間が増加し、システムの処理能力が低下してし
まうという問題がある。
すようになる。つまり、DMAアドレス（ADR）とDMAデー
タ（DATA）の転送時間が長くなり、DMAによるメモリ２
の専有時間が増加し、システムの処理能力が低下してし
まうという問題がある。
ちなみに、シリアル転送周期を250nS、主プロセッサに
おけるメモリ使用要求から使用許可までを500nS、メモ
リアクセス時間を500nSとし、他の遅延を無視すると、D
MA所要時間（データ転送要求オンからデータ転送許可オ
フまで）およびメモリ専有時間（メモリ使用許可オン期
間）は、第５図の構成の場合、 所要時間:2750nS 専有時間:2250nS となる。
おけるメモリ使用要求から使用許可までを500nS、メモ
リアクセス時間を500nSとし、他の遅延を無視すると、D
MA所要時間（データ転送要求オンからデータ転送許可オ
フまで）およびメモリ専有時間（メモリ使用許可オン期
間）は、第５図の構成の場合、 所要時間:2750nS 専有時間:2250nS となる。
本発明の目的は、入出力装置のDMAにシリアル転送を用
いた場合、DMAによるメモリ専有時間を最小にし、さら
にDMA全体の所要時間も最小にするシリアルバス先行制
御方式を提供することにある。
いた場合、DMAによるメモリ専有時間を最小にし、さら
にDMA全体の所要時間も最小にするシリアルバス先行制
御方式を提供することにある。
上記目的は、メモリ側データ変換装置がシリアルデータ
を受信完了した時点でメモリ使用許可を受領できるタイ
ミングとなる様、データ受信完了前にメモリ使用要求を
出力し、さらに、入出力装置側データ変換装置は、入出
力装置からのデータ転送要求を受信すると同時にシリア
ル転送要求をメモリ側データ変換装置へ出力し、同装置
からのシリアル転送許可を受領することで、達成され
る。
を受信完了した時点でメモリ使用許可を受領できるタイ
ミングとなる様、データ受信完了前にメモリ使用要求を
出力し、さらに、入出力装置側データ変換装置は、入出
力装置からのデータ転送要求を受信すると同時にシリア
ル転送要求をメモリ側データ変換装置へ出力し、同装置
からのシリアル転送許可を受領することで、達成され
る。
メモリ側データ変換装置がメモリをアクセスするために
は、シリアル転送が完了し、かつメモリ使用許可を受領
する必要がある。前者が後者よりも早い場合はメモリ側
データ変換装置内にデータが保留される。逆に、後者が
前者よりも早い場合はシリアル転送完了まで余分にメモ
リを専有する事になり、DMAによるメモリ専有時間が増
加する。しかし、本発明では、データ受信完了前にメモ
リ使用要求を出力するので両者を同時とすることがで
き、同装置内のデータ保留時間およびメモリ専有時間の
最小化が実現される。
は、シリアル転送が完了し、かつメモリ使用許可を受領
する必要がある。前者が後者よりも早い場合はメモリ側
データ変換装置内にデータが保留される。逆に、後者が
前者よりも早い場合はシリアル転送完了まで余分にメモ
リを専有する事になり、DMAによるメモリ専有時間が増
加する。しかし、本発明では、データ受信完了前にメモ
リ使用要求を出力するので両者を同時とすることがで
き、同装置内のデータ保留時間およびメモリ専有時間の
最小化が実現される。
さらに、入出力装置側データ変換装置においては、同装
置のデータ転送要求受信と同時にシリアル転送要求を出
力するため、最も早くシリアル転送許可を得る事ができ
る。つまり、同装置内のデータ保留時間が最小となる。
置のデータ転送要求受信と同時にシリアル転送要求を出
力するため、最も早くシリアル転送許可を得る事ができ
る。つまり、同装置内のデータ保留時間が最小となる。
従って、DMAによるメモリ専有時間およびDMA全体の所有
時間が最小となる。
時間が最小となる。
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。
説明する。
第１図は本発明の一実施例に係るシリアルバス先行制御
方式を適用したシステム構成図である。第１図におい
て、主プロセッサ１とメモリ２とはメモリバス４にて接
続されている。このメモリバス４とシリアルバス８との
はメモリ側データ変換装置６で接続され、入出力装置3
1,32は、夫々入出力側データ変換装置71,72を介してシ
リアルバス８に接続されている。アービタ５は、メモリ
側データ変換装置６と入力装置側データ変換装置71、72
との間に制御信号送受を行なうようになっている。ま
た、主プロセッサ１とデータ変換装置６との間、入出力
装置31,32と夫々データ変換装置71,72との間も直接制御
信号を送受するようになっている。
方式を適用したシステム構成図である。第１図におい
て、主プロセッサ１とメモリ２とはメモリバス４にて接
続されている。このメモリバス４とシリアルバス８との
はメモリ側データ変換装置６で接続され、入出力装置3
1,32は、夫々入出力側データ変換装置71,72を介してシ
リアルバス８に接続されている。アービタ５は、メモリ
側データ変換装置６と入力装置側データ変換装置71、72
との間に制御信号送受を行なうようになっている。ま
た、主プロセッサ１とデータ変換装置６との間、入出力
装置31,32と夫々データ変換装置71,72との間も直接制御
信号を送受するようになっている。
斯かる構成のシステムにおいて、入出力装置（IO）31と
メモリ２との間で行なわれるDMAライト及びDMAリードの
シーケンスを第２図に基づいて説明する。
メモリ２との間で行なわれるDMAライト及びDMAリードの
シーケンスを第２図に基づいて説明する。
DMAライトを行なう場合、入出力装置（IO）31は、デー
タ変換装置（CONV）71にデータ転送要求REQを出力す
る。データ変換装置71は、この要求REQを受けると、入
出力装置31にデータ転送許可ACKを返送すると共に、同
時にアービタ５を介してシリアル転送要求SREQをデータ
変換装置（CONV）６に送出する。データ変換装置６がア
ービタ５を介してシリアル転送許可SACKをデータ変換装
置71が受信すると、データ変換装置71は、入出力装置31
から送られてきたDMAアドレス及びDMAデータADR＋DATA
をデータ変換装置６へシリアルバス８を介してシリアル
転送する。
タ変換装置（CONV）71にデータ転送要求REQを出力す
る。データ変換装置71は、この要求REQを受けると、入
出力装置31にデータ転送許可ACKを返送すると共に、同
時にアービタ５を介してシリアル転送要求SREQをデータ
変換装置（CONV）６に送出する。データ変換装置６がア
ービタ５を介してシリアル転送許可SACKをデータ変換装
置71が受信すると、データ変換装置71は、入出力装置31
から送られてきたDMAアドレス及びDMAデータADR＋DATA
をデータ変換装置６へシリアルバス８を介してシリアル
転送する。
一方、データ変換装置６は、シリアル転送許可SACKを出
力してからシリアル転送を受信完了するまでの時間を
ａ、メモリ使用要求MREQを出力してからメモリ使用許可
MACKを受領するまでの時間をｂとした時、シリアル転送
許可SACKを出力してからａ−ｂの時間後にメモリ使用要
求MREQを主プロセッサ１に出力する。ａ＜ｂの場合は、
ａ−ｂ＝０としてメモリ使用要求MREQを出力する。これ
により、シリアル転送完了とメモリ使用許可MACK受領が
同時となり、この条件下で、メモリ２へのライト動作を
行なう。
力してからシリアル転送を受信完了するまでの時間を
ａ、メモリ使用要求MREQを出力してからメモリ使用許可
MACKを受領するまでの時間をｂとした時、シリアル転送
許可SACKを出力してからａ−ｂの時間後にメモリ使用要
求MREQを主プロセッサ１に出力する。ａ＜ｂの場合は、
ａ−ｂ＝０としてメモリ使用要求MREQを出力する。これ
により、シリアル転送完了とメモリ使用許可MACK受領が
同時となり、この条件下で、メモリ２へのライト動作を
行なう。
メモリライトが終了すると、メモリ２からデータアクノ
リッジDACKがデータ変換装置６を介して入出力装置31に
出力される。これにより、上記各要求信号，許可信号が
オフされる。
リッジDACKがデータ変換装置６を介して入出力装置31に
出力される。これにより、上記各要求信号，許可信号が
オフされる。
DMAリードを行なう場合も、DMAリードアドレスADRを上
記DMAライトシーケンスと同じシーケンスでメモリ２へ
送り、リードデータDATAをメモリ２から入出力装置31に
読み出す。
記DMAライトシーケンスと同じシーケンスでメモリ２へ
送り、リードデータDATAをメモリ２から入出力装置31に
読み出す。
本実施例によれば、前述した第５図の従来例の条件下
で、 所要時間:2250nS 専有時間:500nS となり、所要時間は約82％、専有時間は約22％に短縮さ
れる。この値が最小である事は、転送データが各データ
変換装置内に保留されない事およびメモリにアクセスす
る期間のみメモリ使用許可を得る事から明らかである。
で、 所要時間:2250nS 専有時間:500nS となり、所要時間は約82％、専有時間は約22％に短縮さ
れる。この値が最小である事は、転送データが各データ
変換装置内に保留されない事およびメモリにアクセスす
る期間のみメモリ使用許可を得る事から明らかである。
なお、データ転送要求（REQ）およびシリアル転送要求
（SREQ）のオフタイミングは、第６図と同じである必要
はない。例えば、DMAライトシーケンスにおいて、SREQ
はシリアル転送終了時に、DACKを持たずにオフしても良
い。
（SREQ）のオフタイミングは、第６図と同じである必要
はない。例えば、DMAライトシーケンスにおいて、SREQ
はシリアル転送終了時に、DACKを持たずにオフしても良
い。
また、メモリ使用要求出力MREQからメモリ使用許可MACK
受領までの時間が変動する場合は、その最大値から最小
値までの内、システムのスループットが最大となる値を
上記ｂとすれば良い。
受領までの時間が変動する場合は、その最大値から最小
値までの内、システムのスループットが最大となる値を
上記ｂとすれば良い。
本発明によれば、入出力装置とメモリバス間のシリアル
転送を行なった場合でも、DMAによるメモリバスの専有
時間を最小とし、かつDMA全体の所要時間も最小とな
る。
転送を行なった場合でも、DMAによるメモリバスの専有
時間を最小とし、かつDMA全体の所要時間も最小とな
る。
第１図は本発明の一実施例に係るシリアルバス先行制御
方式を適用したシステム構成図、第２図は本発明の一実
施例に係るシリアルバス先行制御方式のシーケンス、第
３図は従来のシステム構成図、第４図は第３図のシステ
ムで行なわれるシーケンス、第５図は別の従来のシステ
ム構成図、第６図は第５図のシステムで行なわれるシー
ケンスである。 1:主プロセッサ、2:メモリ、31および32:入出力装置、
4:メモリバス、5:アービタ、6:メモリ側データ変換装
置、71および72:入出力装置側データ変換装置、8:シリ
アルバス、REQ:データ転送要求、ACK:データ転送許可、
SREQ:シリアル転送要求、SACK:シリアル転送許可、MRE
Q:メモリ使用要求、MACK:メモリ使用許可。
方式を適用したシステム構成図、第２図は本発明の一実
施例に係るシリアルバス先行制御方式のシーケンス、第
３図は従来のシステム構成図、第４図は第３図のシステ
ムで行なわれるシーケンス、第５図は別の従来のシステ
ム構成図、第６図は第５図のシステムで行なわれるシー
ケンスである。 1:主プロセッサ、2:メモリ、31および32:入出力装置、
4:メモリバス、5:アービタ、6:メモリ側データ変換装
置、71および72:入出力装置側データ変換装置、8:シリ
アルバス、REQ:データ転送要求、ACK:データ転送許可、
SREQ:シリアル転送要求、SACK:シリアル転送許可、MRE
Q:メモリ使用要求、MACK:メモリ使用許可。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢代 善一 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内 (72)発明者 礪波 修一 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内
Claims (1)
- 【請求項１】入出力装置と、該入出力装置がダイレクト
・メモリ・アクセスを行うメモリと、シリアルデータ転
送を行うシリアルバスと、該シリアルバスと前記入出力
装置間のデータ変換を行う入出力装置側データ変換装置
と、前記シリアルバスと前記メモリ間のデータ変換を行
うメモリ側データ変換装置と、前記メモリの使用要求に
対して使用許可を出力する主プロセッサから成るシステ
ムにおいて、前記入出力装置はダイレクト・メモリ・ア
クセスのためのデータ転送要求を前記入出力装置側デー
タ変換装置へ出力し、該入出力装置側データ変換装置は
前記入出力装置へデータ転送許可を出力すると同時に前
記メモリ側データ変換装置へシリアル転送要求を出力
し、該メモリ側データ変換装置は前記入出力装置側デー
タ変換装置へシリアル転送許可を出力すると共に、シリ
アルデータの受信完了と同時に前記主プロセッサからの
メモリ使用許可が得られる様、シリアルデータの受信完
了前に記主プロセッサへメモリ使用要求を出力する事を
特徴とするシリアルバス先行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP991487A JPH0719238B2 (ja) | 1987-01-21 | 1987-01-21 | シリアルバス先行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP991487A JPH0719238B2 (ja) | 1987-01-21 | 1987-01-21 | シリアルバス先行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63180161A JPS63180161A (ja) | 1988-07-25 |
| JPH0719238B2 true JPH0719238B2 (ja) | 1995-03-06 |
Family
ID=11733371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP991487A Expired - Lifetime JPH0719238B2 (ja) | 1987-01-21 | 1987-01-21 | シリアルバス先行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719238B2 (ja) |
-
1987
- 1987-01-21 JP JP991487A patent/JPH0719238B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63180161A (ja) | 1988-07-25 |
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