JPH07334453A - メモリアクセスシステム - Google Patents
メモリアクセスシステムInfo
- Publication number
- JPH07334453A JPH07334453A JP12338494A JP12338494A JPH07334453A JP H07334453 A JPH07334453 A JP H07334453A JP 12338494 A JP12338494 A JP 12338494A JP 12338494 A JP12338494 A JP 12338494A JP H07334453 A JPH07334453 A JP H07334453A
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Abstract
(57)【要約】
【目的】 メインメモリが接続された基本バス以外に、
ＩＯ制御装置の拡張のための拡張バスを有する情報処理
システムで、拡張バスの専有時間を少くする。 【構成】 ＩＯ制御装置５１〜５ｎからのＤＭＡリード
をライト動作として、拡張バス６へリードアドレスと自
装置ＢＭアドレスとを送出する。バスアダプタ４では、
リードアドレスをアクセスアドレスバッファ４１へ、Ｂ
Ｍアドレスをライトデータバッファ４２へ夫々格納して
拡張バス６を解放する。バスアダプタ４は基本バス３を
介してメモリへリードアドレスを用いてアクセスし、リ
ードデータをリードデータバッファ４３へ格納する。バ
スアダプタ４は拡張バス６に対してライト動作を実行す
べく、ライトデータバッファ４２のＢＭアドレスとリー
ドデータバッファ４３のリードデータとを送出する。こ
のＢＭアドレスに対応するＩＯ制御装置のバッファメモ
リ１０１にリードデータが書込まれる。
ＩＯ制御装置の拡張のための拡張バスを有する情報処理
システムで、拡張バスの専有時間を少くする。 【構成】 ＩＯ制御装置５１〜５ｎからのＤＭＡリード
をライト動作として、拡張バス６へリードアドレスと自
装置ＢＭアドレスとを送出する。バスアダプタ４では、
リードアドレスをアクセスアドレスバッファ４１へ、Ｂ
Ｍアドレスをライトデータバッファ４２へ夫々格納して
拡張バス６を解放する。バスアダプタ４は基本バス３を
介してメモリへリードアドレスを用いてアクセスし、リ
ードデータをリードデータバッファ４３へ格納する。バ
スアダプタ４は拡張バス６に対してライト動作を実行す
べく、ライトデータバッファ４２のＢＭアドレスとリー
ドデータバッファ４３のリードデータとを送出する。こ
のＢＭアドレスに対応するＩＯ制御装置のバッファメモ
リ１０１にリードデータが書込まれる。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセスシステム
に関し、特に入出力（ＩＯ）制御装置の拡張のためにシ
ステムの基本バス以外に拡張バスを設けて、この拡張バ
ス及び基本バスを介してＩＯ制御装置からメインメモリ
へのアクセスをなす様にしたメモリアクセスシステムに
関する。
に関し、特に入出力（ＩＯ）制御装置の拡張のためにシ
ステムの基本バス以外に拡張バスを設けて、この拡張バ
ス及び基本バスを介してＩＯ制御装置からメインメモリ
へのアクセスをなす様にしたメモリアクセスシステムに
関する。
【０００２】
【従来の技術】この種の従来のメモリアクセスシステム
の概略ブロックを図３に示す。図３において、ＣＰＵ１
とメインメモリ２とはシステムの基本バス３に夫々接続
されており、またＩＯ制御装置（ＰＣＵ）５１〜５ｎが
拡張バス６に夫々接続されており、情報処理システムに
おけるＩＯ制御装置の拡張が図られている。
の概略ブロックを図３に示す。図３において、ＣＰＵ１
とメインメモリ２とはシステムの基本バス３に夫々接続
されており、またＩＯ制御装置（ＰＣＵ）５１〜５ｎが
拡張バス６に夫々接続されており、情報処理システムに
おけるＩＯ制御装置の拡張が図られている。
【０００３】この拡張バス６と基本バス３との間にはバ
スアダプタ（ＢＡＤＰ）４が接続され、各ＩＯ制御装置
５１〜５ｎからのメインメモリ２に対するメモリアクセ
スは、拡張バス６を介してバスアダプタ４へ伝達され、
更にこのバスアダプタ４から基本バス３を介してメイン
メモリ２へ伝達される様になっている。
スアダプタ（ＢＡＤＰ）４が接続され、各ＩＯ制御装置
５１〜５ｎからのメインメモリ２に対するメモリアクセ
スは、拡張バス６を介してバスアダプタ４へ伝達され、
更にこのバスアダプタ４から基本バス３を介してメイン
メモリ２へ伝達される様になっている。
【０００４】図４は図３のメモリアクセスシステムの動
作例を示すタイミングチャートであり、上側チャートが
拡張バス６のタイムチャートを示し、下側チャートが基
本バス３のそれを示している。
作例を示すタイミングチャートであり、上側チャートが
拡張バス６のタイムチャートを示し、下側チャートが基
本バス３のそれを示している。
【０００５】図において、「ＡＤ／Ｄ」はアドレス／デ
ータを意味し、アドレスとデータとが時分割転送可能状
態となっている。また、「バス有効」はバス使用権を得
たユニット（ＢＡＤＰやＰＣＵ）がそのバスを使用中で
あることを示し、「バス応答」はバス転送に対する応答
ユニットが返却する応答信号を示している。更に、「バ
ス要求」はＢＡＤＰがメインメモリへアクセス要求をな
す信号、「バス許可」はＢＡＤＰからのメモリアクセス
を許可する信号を夫々示す。
ータを意味し、アドレスとデータとが時分割転送可能状
態となっている。また、「バス有効」はバス使用権を得
たユニット（ＢＡＤＰやＰＣＵ）がそのバスを使用中で
あることを示し、「バス応答」はバス転送に対する応答
ユニットが返却する応答信号を示している。更に、「バ
ス要求」はＢＡＤＰがメインメモリへアクセス要求をな
す信号、「バス許可」はＢＡＤＰからのメモリアクセス
を許可する信号を夫々示す。
【０００６】図４のタイムチャートでは、ある一つのＩ
Ｏ制御装置（ＰＣＵ）からメインメモリへのリードアク
セス（ＤＭＡリード：ダイレクトメモリアクセスリー
ド）を２回実行した場合を示しており、ＡＤ１が１回目
のリードアクセスアドレス、ＡＤ２が２回目のリードア
クセスアドレスを夫々示す。これ等各リードアクセスに
より夫々拡張バス６が専有され、バスアダプタ（ＢＡＤ
Ｐ）４がこれ等リードアクセスを受けてメインメモリ２
へリードアクセスを夫々行いリードデータＤ１，Ｄ２が
再び拡張バス６を介してＩＯ制御装置へ送出されてくる
までの間、拡張バス６の専有状態は維持されていること
になる。
Ｏ制御装置（ＰＣＵ）からメインメモリへのリードアク
セス（ＤＭＡリード：ダイレクトメモリアクセスリー
ド）を２回実行した場合を示しており、ＡＤ１が１回目
のリードアクセスアドレス、ＡＤ２が２回目のリードア
クセスアドレスを夫々示す。これ等各リードアクセスに
より夫々拡張バス６が専有され、バスアダプタ（ＢＡＤ
Ｐ）４がこれ等リードアクセスを受けてメインメモリ２
へリードアクセスを夫々行いリードデータＤ１，Ｄ２が
再び拡張バス６を介してＩＯ制御装置へ送出されてくる
までの間、拡張バス６の専有状態は維持されていること
になる。
【０００７】特開平２−２７２６６６号公報には、ＩＯ
制御装置からＤＭＡ転送要求があったときに、他のＩＯ
制御装置の待ち時間を減らして効率的なデータ転送を行
うことを目的として、ＦＩＦＯ（先入れ先出し）型のバ
ッファメモリを設け、このＦＩＦＯメモリを介してＤＭ
Ａ転送を行う技術が開示されている。
制御装置からＤＭＡ転送要求があったときに、他のＩＯ
制御装置の待ち時間を減らして効率的なデータ転送を行
うことを目的として、ＦＩＦＯ（先入れ先出し）型のバ
ッファメモリを設け、このＦＩＦＯメモリを介してＤＭ
Ａ転送を行う技術が開示されている。
【０００８】
【発明が解決しようとする課題】従来の図３に示したメ
モリアクセスシステムでは、ＩＯ制御装置からのメモリ
リードアクセスは拡張バス及び基本バスの全てを専有す
るインタロック方式であるために、ＩＯ制御装置の接続
台数の増大に伴ってシステム性能が大幅に低下する欠点
がある。
モリアクセスシステムでは、ＩＯ制御装置からのメモリ
リードアクセスは拡張バス及び基本バスの全てを専有す
るインタロック方式であるために、ＩＯ制御装置の接続
台数の増大に伴ってシステム性能が大幅に低下する欠点
がある。
【０００９】また、特開平２−２７２６６６号公報の技
術では、システムの基本バスの効率的使用は可能である
が、ＩＯ制御装置が接続された拡張バスの効率的使用は
不可能である。
術では、システムの基本バスの効率的使用は可能である
が、ＩＯ制御装置が接続された拡張バスの効率的使用は
不可能である。
【００１０】本発明の目的は、ＩＯ制御装置が接続され
た拡張バスの専有時間を短くして拡張バス使用効率を向
上可能としたメモリアクセスシステムを提供することで
ある
た拡張バスの専有時間を短くして拡張バス使用効率を向
上可能としたメモリアクセスシステムを提供することで
ある
【００１１】
【課題を解決するための手段】。 本発明によれば、メ
インメモリと、このメインメモリに対するアクセスアド
レス及びアクセスデータを伝送する基本バスと、拡張バ
スと、この拡張バスに接続された複数の入出力制御装置
とを含み、これ等入出力制御装置から前記メインメモリ
に対するリードアクセスを前記拡張バス及び基本バスを
介してなすようにしたメモリアクセスシステムであっ
て、前記入出力制御装置の各々に設けられ前記メインメ
モリに対するリードアクセス要求と同時に自装置を特定
する装置アドレスを生成して前記拡張バスへ送出する手
段と、前記リードアクセス要求時の要求アドレス及び前
記装置アドレスを一時記憶すると同時に前記拡張バスを
解放状態に制御する制御手段と、この記憶された要求ア
ドレスを前記基本バスへ送出して前記メインメモリへリ
ードアクセスをなすアクセス手段と、このリードアクセ
スによるリードデータを一時記憶するリードデータ記憶
手段と、この記憶されたリードデータと記憶されている
前記装置アドレスとを前記拡張バスを介して当該装置ア
ドレスに対応する入出力制御装置へ送出する送出手段と
を含むことを特徴とするメモリアクセスシステムが得ら
れる。
インメモリと、このメインメモリに対するアクセスアド
レス及びアクセスデータを伝送する基本バスと、拡張バ
スと、この拡張バスに接続された複数の入出力制御装置
とを含み、これ等入出力制御装置から前記メインメモリ
に対するリードアクセスを前記拡張バス及び基本バスを
介してなすようにしたメモリアクセスシステムであっ
て、前記入出力制御装置の各々に設けられ前記メインメ
モリに対するリードアクセス要求と同時に自装置を特定
する装置アドレスを生成して前記拡張バスへ送出する手
段と、前記リードアクセス要求時の要求アドレス及び前
記装置アドレスを一時記憶すると同時に前記拡張バスを
解放状態に制御する制御手段と、この記憶された要求ア
ドレスを前記基本バスへ送出して前記メインメモリへリ
ードアクセスをなすアクセス手段と、このリードアクセ
スによるリードデータを一時記憶するリードデータ記憶
手段と、この記憶されたリードデータと記憶されている
前記装置アドレスとを前記拡張バスを介して当該装置ア
ドレスに対応する入出力制御装置へ送出する送出手段と
を含むことを特徴とするメモリアクセスシステムが得ら
れる。
【００１２】
【作用】リードアクセスでは、リードアクセス要求が発
生されてからメインメモリからのリードデータが返送さ
れてくるまでの間拡張バスを専有する必要がある反面、
ライトアクセスでは、ライトアクセス要求が発生される
と直ちに拡張バスは開放可能であるという事実に着目し
たものである。
生されてからメインメモリからのリードデータが返送さ
れてくるまでの間拡張バスを専有する必要がある反面、
ライトアクセスでは、ライトアクセス要求が発生される
と直ちに拡張バスは開放可能であるという事実に着目し
たものである。
【００１３】すなわち、ＩＯ制御装置からリードアクセ
ス要求時にリードアドレスと装置アドレスとを生成して
拡張バスを介してバスアダプタへライト動作として送出
し、このバスアダプタではこのリードアクセスをライト
アクセスとみなしてリードアドレスを要求アドレスバッ
ファへ、装置アドレスをライトデータバッファへ夫々一
時格納すると共に拡張バスを直ちに解放状態とする。
ス要求時にリードアドレスと装置アドレスとを生成して
拡張バスを介してバスアダプタへライト動作として送出
し、このバスアダプタではこのリードアクセスをライト
アクセスとみなしてリードアドレスを要求アドレスバッ
ファへ、装置アドレスをライトデータバッファへ夫々一
時格納すると共に拡張バスを直ちに解放状態とする。
【００１４】しかる後に、バスアダプタはこのライトア
クセスとみなしたものを再びメインメモリへのリードア
クセスに変換して基本バスを介して要求アドレスバッフ
ァ内のリードアドレスのみをメインメモリへ送出しリー
ド動作をなし、このリードデータをリードデータバッフ
ァへ一時格納する。そして、再びバスアダプタは拡張バ
スをライトアクセス要求として専有して要求元のＩＯ制
御装置へライトアクセスし、ライトデータバッファ内の
装置アドレスとリードデータバッファ内のリードデータ
とを送出するのである。
クセスとみなしたものを再びメインメモリへのリードア
クセスに変換して基本バスを介して要求アドレスバッフ
ァ内のリードアドレスのみをメインメモリへ送出しリー
ド動作をなし、このリードデータをリードデータバッフ
ァへ一時格納する。そして、再びバスアダプタは拡張バ
スをライトアクセス要求として専有して要求元のＩＯ制
御装置へライトアクセスし、ライトデータバッファ内の
装置アドレスとリードデータバッファ内のリードデータ
とを送出するのである。
【００１５】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００１６】図１は本発明の実施例のシステムブロック
図であり、図３と同等部分は同一符号により示してい
る。図において、ＣＰＵ１とメインメモリ２とが接続さ
れた基本バス３には、更にバスアダプタ４が接続され、
このバスアダプタ４は更に複数のＩＯ制御装置（ＰＣ
Ｕ）５１〜５ｎが接続された拡張バス６に接続されてい
る。
図であり、図３と同等部分は同一符号により示してい
る。図において、ＣＰＵ１とメインメモリ２とが接続さ
れた基本バス３には、更にバスアダプタ４が接続され、
このバスアダプタ４は更に複数のＩＯ制御装置（ＰＣ
Ｕ）５１〜５ｎが接続された拡張バス６に接続されてい
る。
【００１７】拡張バス６と平行にＳＰ要求線７とＳＰ応
答線８とが付加されており、ＳＰ要求は各ＩＯ制御装置
５１〜５ｎからのＤＭＡ要求のうちリードアクセス要求
を示すもので、近時のＩＯバス技術であるＩＥＥＥ８９
６．２等に規定されたＳＰＬＩＴ方式（ＤＭＡアドレス
送出時に応答用ＩＤをもらってバスを解放し、その後応
答用ＩＤとリードデータとを送出する方式）を引用して
ＳＰ要求としている。尚、ＳＰ応答はこのＳＰ要求に対
する応答を示すものである。
答線８とが付加されており、ＳＰ要求は各ＩＯ制御装置
５１〜５ｎからのＤＭＡ要求のうちリードアクセス要求
を示すもので、近時のＩＯバス技術であるＩＥＥＥ８９
６．２等に規定されたＳＰＬＩＴ方式（ＤＭＡアドレス
送出時に応答用ＩＤをもらってバスを解放し、その後応
答用ＩＤとリードデータとを送出する方式）を引用して
ＳＰ要求としている。尚、ＳＰ応答はこのＳＰ要求に対
する応答を示すものである。
【００１８】各ＩＯ制御装置はその配下のＩＯデバイス
１０２と、プロセッサ（ＭＰＵ）１００と、バッファメ
モリ（ＢＭ）１０１とを有しており、バッファメモリ１
０１にはそのＩＯ制御装置独自の装置アドレス（以下Ｂ
Ｍアドレスと称す）が予め割当てられているものとす
る。
１０２と、プロセッサ（ＭＰＵ）１００と、バッファメ
モリ（ＢＭ）１０１とを有しており、バッファメモリ１
０１にはそのＩＯ制御装置独自の装置アドレス（以下Ｂ
Ｍアドレスと称す）が予め割当てられているものとす
る。
【００１９】バスアダプタ４は各ＩＯ制御装置５１〜５
ｎからのアクセスアドレスを一時格納するＦＩＦＯバッ
ファ４１と、ライトデータを一時格納するＦＩＦＯバッ
ファ４２と、リードデータを一時格納するＦＩＦＯバッ
ファ４３とを有し、更に後述する応答アドレスレジスタ
４４を有する。
ｎからのアクセスアドレスを一時格納するＦＩＦＯバッ
ファ４１と、ライトデータを一時格納するＦＩＦＯバッ
ファ４２と、リードデータを一時格納するＦＩＦＯバッ
ファ４３とを有し、更に後述する応答アドレスレジスタ
４４を有する。
【００２０】ＩＯ制御装置は、リードアクセス時には、
ＳＰ要求７を“１”として拡張バス６にＢＭアドレスと
リードアドレスとを送出する。バスアダプタ４はこのＳ
Ｐ要求７が“１”であるとライトアクセスとみなして、
ＢＭアドレスをライトデータバッファ４２へ、リードア
ドレスをアクセスアドレスバッファ４１へ夫々格納する
と同時に拡張バス６を解放とする。
ＳＰ要求７を“１”として拡張バス６にＢＭアドレスと
リードアドレスとを送出する。バスアダプタ４はこのＳ
Ｐ要求７が“１”であるとライトアクセスとみなして、
ＢＭアドレスをライトデータバッファ４２へ、リードア
ドレスをアクセスアドレスバッファ４１へ夫々格納する
と同時に拡張バス６を解放とする。
【００２１】次に、バスアダプタ４はメインメモリ２に
対してリードアクセスを行うべく、アクセスアドレスバ
ッファ４１からリードアドレスを取出して基本バス３へ
送出してメインメモリ２へこのリードアクセスを行うと
同時に、ライトデータバッファ４２に格納されているＢ
Ｍアドレスを応答レジスタ４４へ転送するのである。
対してリードアクセスを行うべく、アクセスアドレスバ
ッファ４１からリードアドレスを取出して基本バス３へ
送出してメインメモリ２へこのリードアクセスを行うと
同時に、ライトデータバッファ４２に格納されているＢ
Ｍアドレスを応答レジスタ４４へ転送するのである。
【００２２】このリードアクセスによるリードデータは
基本バス３を介してリードデータバッファ４３へ一時格
納される。しかる後に、バスアダプタ４は拡張バス６を
専有すべくＳＰ応答８を“１”として、ＩＯ制御装置５
１〜５ｎの各々に対して先のＳＰ要求に対する応答であ
る旨通知し、ＩＯ制御装置へライトアクセスを行う。こ
のライトアクセスでは、拡張バス６に対して、応答アド
レスレジスタ４４からＢＭアドレスが、リードデータバ
ッファ４３からリードデータが送出され、このＢＭアド
レスに対応するＩＯ制御装置内のバッファメモリ１０１
に対してライト動作が行われ、結果として要求元ＩＯ制
御装置にＤＭＡリードデータが送られるのである。
基本バス３を介してリードデータバッファ４３へ一時格
納される。しかる後に、バスアダプタ４は拡張バス６を
専有すべくＳＰ応答８を“１”として、ＩＯ制御装置５
１〜５ｎの各々に対して先のＳＰ要求に対する応答であ
る旨通知し、ＩＯ制御装置へライトアクセスを行う。こ
のライトアクセスでは、拡張バス６に対して、応答アド
レスレジスタ４４からＢＭアドレスが、リードデータバ
ッファ４３からリードデータが送出され、このＢＭアド
レスに対応するＩＯ制御装置内のバッファメモリ１０１
に対してライト動作が行われ、結果として要求元ＩＯ制
御装置にＤＭＡリードデータが送られるのである。
【００２３】図２は図１のシステムの動作を示すタイム
チャートであり、図４と同じく上側チャートが拡張バス
６のタイムチャートを示し、下側チャートが基本バス３
のそれを示す。尚、本例では、図４と同一時間内でＤＭ
Ａリードを３回実行し、更に拡張バスの空き時間を用い
てＤＭＡライトを２回実行した場合を示している。
チャートであり、図４と同じく上側チャートが拡張バス
６のタイムチャートを示し、下側チャートが基本バス３
のそれを示す。尚、本例では、図４と同一時間内でＤＭ
Ａリードを３回実行し、更に拡張バスの空き時間を用い
てＤＭＡライトを２回実行した場合を示している。
【００２４】ＩＯ制御装置（ＰＣＵ）のＭＰＵ１００が
メモリリード要求を発生する場合、ＳＰ要求７を“１”
とし、リードアドレス及び自装置のＢＭアドレスを生成
して、拡張バス６へ出力し、メモリライトを実行するこ
とになる。
メモリリード要求を発生する場合、ＳＰ要求７を“１”
とし、リードアドレス及び自装置のＢＭアドレスを生成
して、拡張バス６へ出力し、メモリライトを実行するこ
とになる。
【００２５】バスアダプタ４は拡張バス６のアドレスを
アクセスアドレスバッファ４１に、ＢＭアドレスをライ
トデータバッファ４２へ夫々格納し、ＳＰ要求７が
“１”であることを検出すると、拡張バス６を直ちに解
放する。そして、メインメモリ２へのリードアクセスを
開始する。
アクセスアドレスバッファ４１に、ＢＭアドレスをライ
トデータバッファ４２へ夫々格納し、ＳＰ要求７が
“１”であることを検出すると、拡張バス６を直ちに解
放する。そして、メインメモリ２へのリードアクセスを
開始する。
【００２６】このとき、アクセスアドレスバッファ４１
からリードアクセスをメインメモリ２へ基本バス３を介
して送出すると共に、ライトデータバッファ４２に格納
されているＢＭアドレスを応答アドレスレジスタ４４へ
転送する。この転送は図２のタイムチャートでは基本バ
ス３を介して行っているが、基本バス３を用いないで、
バスアダプタ内でバッファ４２からレジスタ４４へ直接
転送しても良い。
からリードアクセスをメインメモリ２へ基本バス３を介
して送出すると共に、ライトデータバッファ４２に格納
されているＢＭアドレスを応答アドレスレジスタ４４へ
転送する。この転送は図２のタイムチャートでは基本バ
ス３を介して行っているが、基本バス３を用いないで、
バスアダプタ内でバッファ４２からレジスタ４４へ直接
転送しても良い。
【００２７】メインメモリ２よりリードデータが返却さ
れてくると、バスアダプタ４はリードデータバッファ４
３へこのリードデータを一時格納し、次に拡張バス６へ
向けてＳＰ応答８を“１”として、応答アドレスレジス
タ４４のＢＭアドレスとリードデータバッファ４３のリ
ードデータとを用いて、ＩＯ制御装置に対してライト動
作を実行するのである。
れてくると、バスアダプタ４はリードデータバッファ４
３へこのリードデータを一時格納し、次に拡張バス６へ
向けてＳＰ応答８を“１”として、応答アドレスレジス
タ４４のＢＭアドレスとリードデータバッファ４３のリ
ードデータとを用いて、ＩＯ制御装置に対してライト動
作を実行するのである。
【００２８】ＳＰ応答８が“１”であることを検出した
ＩＯ制御装置では、ＢＭアドレスに対応するバッファメ
モリ１０１にリードデータが格納（ライト）され、結果
的に自装置が発生したＤＭＡリード要求の終了を知るこ
とができる。
ＩＯ制御装置では、ＢＭアドレスに対応するバッファメ
モリ１０１にリードデータが格納（ライト）され、結果
的に自装置が発生したＤＭＡリード要求の終了を知るこ
とができる。
【００２９】尚、上記実施例では、バスアダプタ４を用
いた例を示しているが、メインメモリ２もバスアダプタ
の一種と考えることができ、よってこの場合には、この
メインメモリ内に図１に示したバスアダプタ４の機能が
全て組込まれたものとみることができる。
いた例を示しているが、メインメモリ２もバスアダプタ
の一種と考えることができ、よってこの場合には、この
メインメモリ内に図１に示したバスアダプタ４の機能が
全て組込まれたものとみることができる。
【００３０】
【発明の効果】以上述べた様に、本発明によれば、バス
専有時間の長いリード動作を、ＩＯ制御装置とバスアダ
プタとの間の拡張バス使用時に限り、ライト動作に変換
して処理するようにしたので、ハードウェアの増大なく
拡張バスの専有時間が短くなり、図２に示した如く、拡
張バスの有効利用が図れるという効果がある。
専有時間の長いリード動作を、ＩＯ制御装置とバスアダ
プタとの間の拡張バス使用時に限り、ライト動作に変換
して処理するようにしたので、ハードウェアの増大なく
拡張バスの専有時間が短くなり、図２に示した如く、拡
張バスの有効利用が図れるという効果がある。
【図１】本発明の実施例のシステムブロック図である。
【図２】図１のブロックの動作例を示すタイムチャート
である。
である。
【図３】従来のメモリアクセスシステムのブロック図で
ある。
ある。
【図４】図３のブロックの動作例を示すタイムチートで
ある。
ある。
１ ＣＰＵ ２ メインメモリ ３ 基本バス ４ バスアダプタ ６ 拡張バス ７ ＳＰ要求 ８ ＳＰ応答 ４１ アクセスアドレスＦＩＦＯバッファ ４２ ライトデータＦＩＦＯバッファ ４３ リードデータＦＩＦＯバッファ ４４ 応答アドレスレジスタ
Claims (3)
- 【請求項１】 メインメモリと、このメインメモリに対
するアクセスアドレス及びアクセスデータを伝送する基
本バスと、拡張バスと、この拡張バスに接続された複数
の入出力制御装置とを含み、これ等入出力制御装置から
前記メインメモリに対するリードアクセスを前記拡張バ
ス及び基本バスを介してなすようにしたメモリアクセス
システムであって、 前記入出力制御装置の各々に設けられ前記メインメモリ
に対するリードアクセス要求と同時に自装置を特定する
装置アドレスを生成して前記拡張バスへ送出する手段
と、 前記リードアクセス要求時の要求アドレス及び前記装置
アドレスを一時記憶すると同時に前記拡張バスを解放状
態に制御する制御手段と、 この記憶された要求アドレスを前記基本バスへ送出して
前記メインメモリへリードアクセスをなすアクセス手段
と、 このリードアクセスによるリードデータを一時記憶する
リードデータ記憶手段と、 この記憶されたリードデータと記憶されている前記装置
アドレスとを前記拡張バスを介して当該装置アドレスに
対応する入出力制御装置へ送出する送出手段と、 を含むことを特徴とするメモリアクセスシステム。 - 【請求項２】 前記制御手段、前記アクセス手段、前記
リードデータ記憶手段及び前記送出手段は、前記基本バ
スと拡張バスとの間に接続されたバスアダプタ装置であ
ることを特徴とする請求項１記載のメモリアクセスシス
テム。 - 【請求項３】 前記制御手段は、前記リードアドレスを
一時記憶する要求アドレス記憶手段と、ライトデータを
一時記憶するライトデータ記憶手段とを有し、前記装置
アドレスを前記ライトデータ記憶手段へ一時記憶せしめ
るよう構成されていることを特徴とする請求項１または
２記載のメモリアクセスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12338494A JPH07334453A (ja) | 1994-06-06 | 1994-06-06 | メモリアクセスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12338494A JPH07334453A (ja) | 1994-06-06 | 1994-06-06 | メモリアクセスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07334453A true JPH07334453A (ja) | 1995-12-22 |
Family
ID=14859251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12338494A Pending JPH07334453A (ja) | 1994-06-06 | 1994-06-06 | メモリアクセスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07334453A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6782439B2 (en) | 2000-07-21 | 2004-08-24 | Samsung Electronics Co., Ltd. | Bus system and execution scheduling method for access commands thereof |
| JP2013073425A (ja) * | 2011-09-28 | 2013-04-22 | Kyocera Document Solutions Inc | 情報処理装置及び情報処理方法 |
-
1994
- 1994-06-06 JP JP12338494A patent/JPH07334453A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6782439B2 (en) | 2000-07-21 | 2004-08-24 | Samsung Electronics Co., Ltd. | Bus system and execution scheduling method for access commands thereof |
| JP2013073425A (ja) * | 2011-09-28 | 2013-04-22 | Kyocera Document Solutions Inc | 情報処理装置及び情報処理方法 |
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