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JPH07183426A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JPH07183426A
JPH07183426A JP6285124A JP28512494A JPH07183426A JP H07183426 A JPH07183426 A JP H07183426A JP 6285124 A JP6285124 A JP 6285124A JP 28512494 A JP28512494 A JP 28512494A JP H07183426 A JPH07183426 A JP H07183426A
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JP
Japan
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semiconductor device
hole
main substrate
semiconductor chip
printed circuit
Prior art date
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Application number
JP6285124A
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English (en)
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Inventor
Young Shin Kwon
寧 信 權
Sung-Ho An
昇 晧 安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH07183426A publication Critical patent/JPH07183426A/ja
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Abstract

(57)【要約】 【目的】 現在利用できる主基板上の実装工程と完全な
互換性を維持できるとともに信頼性の向上を図ることが
でき、また、実装効率を向上させることができる半導体
装置及びを提供すること。 【構成】 主基板３１の下部表面と上部表面の両先端の
中心部に貫通孔４８を形成する工程と、貫通孔を中心に
銅４２、ニッケル４３及び金４４を順次に鍍金して鍍金
層３５を形成する鍍金工程と、前記主基板３１の下部及
び上部表面に形成された鍍金層の主面にランドパターン
４７、電極接続端子３３及びボールグリッドアレイ３５
を一定のパターン形状で準備するパターニング工程と、
前記主基板の中央に接着剤を媒介として半導体チップ３
２を実装し、前記電極接続端子３３とワイヤボンディン
グした後、パッケージボディを形成する工程と、前記ボ
ールグリッドアレイ３５に一定な形態のろうボール３６
を実装する工程とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＢＧＡパッケージ
（ボールグリッドアレイパッケージ、Ball Grid Array
Package ）に関し、さらに詳しくは半導体基板の上部に
貫通孔を形成し、半導体基板の下部にろうボールを形成
して高密度実装が可能なメモリモジュール用の半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】近年、電子機器は、小型化及びスリム化
により高性能化または多機能化が求められており、制限
された内部空間に高容量のメモリ装置を効率的に実装す
ることができる多様な半導体装置の実装方法が要求され
ている趨勢にある。
【０００３】このような問題を解決するための一つの方
法でASIC & EDA PP.9 〜15, March.1993に開示されてい
るMOTOROLA社の“OMPAC (OVER MOLDED PAD ARRAY CARRI
ER）”パッケージをその例にとることができる。
【０００４】図８は、従来の半導体装置の一実施例を示
す縦断面図である。図８を参照すれば、前記半導体装置
は一定の間隔に貫通孔１５が形成されているサブ基板１
１と、このサブ基板１１上の所定の領域に形成されてい
る伝導性接触パッド１３と、前記サブ基板１１上に絶縁
性接着剤により実装されている半導体チップ１２と、こ
の半導体チップ１２のボンディングパッドと前記伝導性
接触パッド１３とを電気的に接続するワイヤ１４と、こ
のワイヤ１４及び半導体チップ１２をＥＭＣでモールデ
ィングして成されるパッケージボディ１０と、前記サブ
基板１１の貫通孔１５の下部に準備されたろうバンプ電
極（ろうボール）１６と、このろうバンプ電極１６と対
応されて実装されるように主基板１７上に形成されてい
る多数個の電極パッド１８とから構成されている。
【０００５】上記のように半導体チップ１２をサブ基板
１１上に実装し、金線などのワイヤ１４で電気的接続を
完了した後、封止樹脂ＥＭＣでトランスファーモールデ
ィングを施し、貫通孔１５を形成しているサブ基板１１
の下部に前記貫通孔１５と対応されるようにろうボール
１６を実装した後、リフローはんだ付けによりろうバン
プ電極を形成した構造からなる半導体装置をボールグリ
ッドアレイパッケージ（以下、ＢＧＡパッケージとい
う）と名付けている。
【０００６】このように形成されたＢＧＡパッケージを
主基板１７上に実装し、ろうボール１６で形成されたろ
うバンプの電極端子と主基板１７の上部表面に形成され
た電極パッド１８をリフローはんだ付けにより電気的に
接続させて半導体装置の組み立てを完了する。
【０００７】このようなＢＧＡパッケージは、同一なピ
ンの数を有するＱＦＰ（クワッドフラットパッケージ）
に比べて主基板上の実装面積を約３０％程度節減できる
が、現在まで発表されたＢＧＡパッケージは２次元的平
面実装（主基板とパッケージ間の接続端子がすべて同一
平面上に位置する）の範疇を逃れることができない。
【０００８】また、前記ＢＧＡパッケージは、パッケー
ジボディ１０とサブ基板１１との間の界面で半導体チッ
プ１２を外部の環境から保護している樹脂封止部が一方
にのみ形成されており、サブ基板１１の下部に形成され
ているろうバンプ１６は相対的に構造が脆弱な主基板１
７の電極パッド１８とリフローはんだ付けられて外部環
境に露出されているため、パッケージの外部及び内部環
境の特性が既存の一般的なパッケージボディより脆弱で
その性能が低下されるという問題点がある。
【０００９】
【発明が解決しようとする課題】従って、この発明の目
的は、現在利用されている主基板上の実装工程と完全な
互換性を維持できると共に信頼性の向上を図ることがで
きる半導体装置及びその製造方法を提供することにあ
る。
【００１０】また、この発明の他の目的は、実装効率を
向上させることができる半導体装置及びその製造方法を
提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置の製造方法は、主基板の
下部表面及び上部表面の両先端の中心部に貫通孔を形成
する工程と、前記貫通孔を中心に銅Ｃｕ、ニッケルＮｉ
及び金Ａｕを順次に鍍金して鍍金層を形成する鍍金工程
と、前記主基板の下部及び上部表面に形成された鍍金層
の主面にランドパターン、電極接続端子及びボールグリ
ッドアレイを一定のパターン形状で準備するパターニン
グ工程と、前記主基板の中央に接着剤を媒介として半導
体チップを実装し、前記電極接続端子とワイヤボンディ
ングした後、パッケージボディを形成する工程と、前記
ボールグリッドアレイに一定の形態のろうボールを実装
する工程とを備えることを特徴とする。
【００１２】また、この発明に係る半導体装置は、主基
板の下部表面の両先端に形成されている貫通孔及び電極
接続端子を含む複数個のランドパターンと、前記主基板
の上部表面の両先端に形成されている複数個のボールグ
リッドアレイと、前記主基板のボールグリッドアレイに
実装されている複数個のろうボールと、前記主基板の下
部表面の中心部に接着剤を媒介として半導体チップが実
装され、電極接続端子とワイヤボンディングされ、ＥＭ
Ｃでモールディングされているパッケージボディとを備
えることを特徴とする。
【００１３】また、この発明に係る３次元構造の半導体
装置においては、印刷回路基板の下面に少なくとも一つ
の半導体チップが搭載されており、前記半導体チップの
電極端子と印刷回路基板の端子間がワイヤでボンディン
グされており、半導体チップ及びワイヤの接続部が封止
樹脂で封止されている半導体装置において、前記印刷回
路基板は逆に実装され、この基板の端子は貫通孔により
外部端子と接続され、前記印刷回路基板の上面に少なく
とも一つの前記半導体装置が積層されており、前記各半
導体装置はろうボールを媒介として層間を接続して外部
端子であるリードによりその他の印刷回路基板上に実装
されることを特徴とする。
【００１４】また、この発明に係る別の３次元構造の半
導体装置においては、貫通孔、電極接続端子及びランド
パターンを含む主基板下部表面の中心部に接着剤を媒介
として半導体チップが実装され、電極接続端子とワイヤ
ボンディングされた後、ＥＭＣでモールディングされて
いる主パッケージボディが逆方向に実装されており、前
記ランドパターン上に第１貫通孔、第１電極接続端子及
び第１ランドパターンを含む第１基板下部表面の中心部
に接着剤を媒介として第１半導体チップが実装され、第
１電極接続端子とワイヤボンディングされた後、ＥＭＣ
でモールディングされている第１パッケージボディが第
１ろうボールを媒介として逆方向に実装されており、前
記第１ランドパターン上に外部リード、第２貫通孔、第
２電極接続端子及び第２ランドパターンを含む第２基板
下部表面の中心部に接着剤を媒介として第２半導体チッ
プが実装され、第２電極接続端子とワイヤボンディング
された後、ＥＭＣでモールディングされている第２パッ
ケージボディが第２ろうボールを媒介として逆方向に実
装されており、前記第２ランドパターン上に第３貫通
孔、第３電極接続端子及び第３ランドパターンを含む第
３基板下部表面の中心部に接着剤を媒介として第３半導
体チップが実装され、第３電極接続端子とワイヤボンデ
ィングされた後、ＥＭＣでモールディングされている第
３パッケージボディが第３ろうボールを媒介として逆方
向に実装されていることを特徴とする。
【００１５】
【実施例】以下、添付した図面を参照してこの発明によ
る半導体装置及びその製造方法の実施例を詳細に説明す
る。
【００１６】図１は、この発明による半導体装置の一実
施例を示す縦断面図である。この図１に示すように、主
基板２１の下部表面の両先端に、貫通孔（図２）及び電
極接続端子２３を含む多数個のランドパターンが形成さ
れている。また、主基板２１の上部表面の両側近傍先端
には、多数個のボールグリッドアレイ２５に多数個のろ
うボール２６が付着されている。
【００１７】また、前記主基板２１の下部表面の中心部
には接着剤２９を媒介として半導体チップ２２が実装さ
れており、この半導体チップ２２のボンディングパッド
（図示せず）と前記電極接続端子２３とがワイヤ２４で
ボンディングされ、ＥＭＣでモールディングされてパッ
ケージボディ２０が形成されている。
【００１８】上記構成は、図１の部分平面図である図２
を参照すれば、さらに明確に理解できよう。図２に示す
ように、主基板２１上にその長さ方向に沿ってランドパ
ターン２７及び貫通孔２８が形成されている。これらラ
ンドパターン２７及び貫通孔２８は電極接続端子２３に
より互いに電極的に接続されており、電極接続端子２３
の端部には、その長さ方向に沿ってパッケージボディ２
０が設けられている。
【００１９】図３は、この発明による半導体装置の上記
と別の実施例の半導体装置を示す縦断面図である。この
図３に示すように、この半導体装置においては、印刷回
路基板を適用できる主基板３１の下面に少なくとも一つ
の半導体チップ３２が搭載されている。この半導体チッ
プ３２のボンディングパッド（図示せず）と主基板３１
の電極接続端子３３との間はワイヤ３４でボンディング
され、これら半導体チップ３２とワイヤ３４との接続部
は封止樹脂で封止されてパッケージボディ３０が形成さ
れている。
【００２０】このような構成は、図３の部分平面図であ
る図４を参照すればさらに明確に理解できよう。この図
４に示すように、主基板３１上にその長さ方向に沿って
ランドパターン４７及び貫通孔４８が形成されている。
これらランドパターン４７及び貫通孔４８は電極接続端
子３３により互いに電気的に接続されており、貫通孔４
８に外部端子となるリード３８が各々接続されている。
前記電極接続端子３３の先端には、前記長さ方向に沿っ
てパッケージボディ３０が設けられている。このとき、
前記主基板３１の外部端子となるリード３８は、銅また
は合金で鍍金されている。
【００２１】ここで、主基板３１上の半導体チップ３２
のダイパッド部と、パッケージの端子に半導体チップ３
２を接続するためのワイヤボンディングパッドと、ろう
ボール３６よりなるろうパンプパッド部とは、銅ホイル
をベースとして、ニッケル及び金が各々５μｍ及び０．
５μｍの厚さで鍍金されており、ワイヤボンディングの
際の信頼性の向上を図っている。
【００２２】特に、ろうボール３６が付着されるボール
グリッドアレイ３５は、図３のＡ部分の拡大断面図であ
る図５に示すように、主基板３１上に銅４２、ニッケル
４３及び金４４が順次に鍍金された鍍金層となってお
り、この鍍金層の上部に円板形状のろうボール付設部３
７が設けられている。
【００２３】ここで、前記主基板３１は、ＢＴ（Bismal
eimidetriazine）樹脂、耐熱エポキシなどの耐熱性基板
を用いることができる。
【００２４】このように構成される半導体装置は、最終
工程において以下のようにして３次元構造を形成するこ
とができる。すなわち、主基板３１を図３に示す方向と
上下逆方向にしてその端子を貫通孔４８により外部端子
と接続し、この主基板３１の上（面）に少なくとも一つ
の同様な半導体装置を積層し、各々の半導体装置をろう
ボール３６を媒介に互いに接続し、外部端子であるリー
ド３８により印刷回路基板上に実装する。
【００２５】図６（ａ），（ｂ）は、前記主基板３１の
ランドパターンが形成される以前の上部及び下部平面図
を各々示している。この図６（ａ）に示すように、主基
板（印刷回路基板）３１の上面には、ろうボール３６を
媒介体としてその他の主基板（印刷回路基板）が実装で
きるように端子部５５が円板形状に設けられている。ま
た、図６（ｂ）に示すように、主基板３１の下面には、
前記円板形状の端子部５５と一対一で対応するようにリ
ング形状の貫通孔４８が設けられている。図６（ｂ）に
おいて主基板３１の中央部に破線で示した領域５３は、
モールディング領域を示している。
【００２６】また、この構成において、主基板３１の上
下面が貫通孔４８により導通され、主基板３１下面の層
間接続端子（図示せず）は貫通孔４８と接続されてい
る。ろうボール３６で接続される部分以外の伝導部及び
貫通孔の部分は、次の工程で各々ろうレジストが塗布さ
れる。
【００２７】ＳＯＪ（Small Out-Line J-Lead ）パッケ
ージは、以下のようにして一連の工程により製造されう
る。その製造工程を図３乃至図６を参照しながら説明す
る。
【００２８】先ず、図６（ａ），（ｂ）に示すように、
主基板３１の下部表面と上部表面の両先端の中心部に貫
通孔４８を形成した後、外部接続端子となるリード３８
が接続できるように下部表面の貫通孔４８を中心部の導
体を除去したリング状に形成し、これらの貫通孔４８と
接続される上部表面は円板形状に形成する。このように
下部表面の貫通孔４８をリング状に形成するのは、前記
貫通孔４８を含むランド部が、ＢＧＡパッケージを積層
形態に実装する際に整合が容易となるようにするためで
ある。また、貫通孔４８と接続される上部表面のランド
部を円板形状に形成するのは、ろうボール３６をマウン
トした後のリフローはんだ付けの際、熔融ろうが反対側
へ流れないようにするためである。
【００２９】次に、図５に示すように、鍍金工程により
前記貫通孔４８を中心に銅Ｃｕ、ニッケルＮｉ及び金Ａ
ｕを順次に鍍金して鍍金層を形成する。
【００３０】次に、パターニング工程により、主基板３
１の下部及び上部表面に形成された鍍金層の周囲に、ラ
ンドパターン４７、電極接続端子３３及びボールグリッ
ドアレイ３５を一定のパターン形状に形成し、ろうレジ
スタを塗布する。
【００３１】次に、前記主基板３１の中心部、すなわち
半導体チップ３２の接着のためのダイパッド部に、導電
性の接着剤３９を媒介として半導体チップ３２を設置
し、１５０℃程度の温度で硬化させる。この後、半導体
チップ３２のボンディングパッドと主基板３１の電極接
続端子３３とを、金Ａｕからなる金属細線を用いたワイ
ヤ３４でボンディングし、すなわち、半導体チップ３２
とリード３８とを接続する。この接続時の加熱板の温度
は１７０℃程度とする。その後、ＥＭＣでモールディン
グを施し、パッケージボディ３０を形成する。
【００３２】次に、貫通孔４８が形成されているボール
グリッドアレイ３５に一定の形態のろうボール３６を付
設し、ＢＧＡパッケージの製造を完了する。なお、ろう
ボール３６を介した層間接続はランドパターン４７を介
して行われる。
【００３３】図７は、この発明による半導体装置の別の
実施例を示す縦断面図である。この図面においては、図
１及び図３に示すようなＢＧＡパッケージが３次元の構
造で実装されたＳＯＪパッケージの一例を示している。
【００３４】ここで、上述したように主基板の上下面の
ランドパターンの形状が異なるため、図４に示すように
貫通孔で基板両面の端子間を接続している。また、モー
ルド後、主基板を下面を上方に向くようにしてプラクス
をランド部の上部に塗布し、ろうボールをランド部上に
マウントした後、リフローはんだ付けを行ってバンプを
形成し、各々のパッケージを単品に切断したものを使
う。
【００３５】図７を参照すれば、前記半導体装置は、先
ず貫通孔、電極接続端子及びランドパターンを含む主基
板６１の下部表面の中心部に接着剤を媒介として半導体
チップが実装され、電極接続端子とワイヤボンディング
された後、ＥＭＣでモールディングされている主パッケ
ージボディ６０が逆方向に実装される。
【００３６】次に、前記ランドパターン上に第１貫通
孔、第１電極接続端子及び第１ランドパターンを含む第
１基板７１の下部表面の中心部に接着剤を媒介として第
１半導体チップが実装され、第１電極接続端子とワイヤ
ボンディングされた後、ＥＭＣでモールディングされて
いる第１パッケージボディ７０が第１ろうボール７６を
媒介として逆方向に実装される。
【００３７】次に、前記第１ランドパターン上にリード
８８、第２貫通孔、第２電極接続端子及び第２ランドパ
ターンを含む第２基板８１下部表面の中心部に接着剤を
媒介として第２半導体チップが実装され、第２電極接続
端子とワイヤボンディングされた後、ＥＭＣでモールデ
ィングされている第２パッケージボディ８０が第２ろう
ボール８６を媒介として逆方向に実装される。
【００３８】次に、前記第２ランドパターン上に第３貫
通孔、第３電極接続端子及び第３ランドパターンを含む
第３基板９１下部表面の中心部に接着剤を媒介として第
３半導体チップが実装され、第３電極接続端子とワイヤ
ボンディングされた後、ＥＭＣでモールディングされて
いる第３パッケージボディ９０が第３ろうボール９６を
媒介として逆方向に実装されて３次元構造の半導体装置
で形成される。
【００３９】従って、上記のような３次元構造の半導体
装置は外部端子となるリード８８が表面実装のためにＪ
形（またはカモメ翼形）を呈するように曲がって主基板
（図示せず）上に実装される。
【００４０】前記した３次元構造の高密度実装パッケー
ジの外形は、ＳＯＪパッケージとなり、その内部はＢＧ
Ａパッケージを積層して層間接続を行うことにより製造
される。
【００４１】すなわち、リード８８のある第２基板８１
とリードのない主基板６１及び第１，第３基板７１，９
１を別途に組み立てた後、上面（モールドされた側）を
上にし、ろうボール（バンプ）７６，８６，９６で接続
するランド部にプラクスを塗布し、リード８８がある第
２基板８１を中心に積層した後、リフローはんだ付けで
層間を接続する。
【００４２】このとき、メモリ装置に適用すれば、共通
端子は共通に接続させ、別途に構成される端子は別途の
信号端子で接続されるように信号線を設計すればよい。
【００４３】リフローはんだ付けの後、リード８８のあ
る第２基板８１を中心に半導体封止用樹脂でモールド
し、１７５℃前後で５時間程度硬化させ、実装に必要な
適宜なリード形状を持つように切断及び折曲加工をすれ
ば、すべての工程が完了される。
【００４４】
【発明の効果】前記したごとく、この発明による半導体
装置及びその製造方法によれば、半導体装置の全体的な
外形をＳＯＪ（Small Out-Line J-Lead ）パッケージの
規格に合わせることにより、従来のＢＧＡパッケージの
２次元的平面実装の範囲を逃れて３次元的表面実装が可
能なＳＯＪパッケージに有用に適用される利点があり、
現在適用されている主基板上への実装工程と完全な互換
性を維持できるとともに、半導体装置の信頼性向上を図
ることができる。
【００４５】また、この発明による半導体装置及びその
製造方法によれば、ＳＯＪパッケージの内部に積層が可
能なＢＧＡパッケージを用いて層間接続を行う３次元的
実装構造を採用することにより、実装効率を向上させる
ことができ、低価格で大量生産が可能な半導体装置が製
造できる効果がある。
【図面の簡単な説明】
【図１】この発明による半導体装置の一実施例を示す縦
断面図である。
【図２】主基板上に形成されたランドパターン、貫通ホ
ール及び電極接続端子を示す図１の部分平面図である。
【図３】この発明による半導体装置の別の実施例を示す
縦断面図である。
【図４】主基板上に形成されたランドパターン、貫通ホ
ール及び電極接続端子を示す図３の部分平面図である。
【図５】図３に示したＡ部分の拡大断面図である。
【図６】（ａ）及び（ｂ）は各々、この発明による半導
体装置に適用される半導体基板の上部平面図及び下部平
面図である。
【図７】この発明による半導体装置の図３に示したもの
と別の実施例を示す縦断面図である。
【図８】従来の２半導体装置の一例を示す縦断面図であ
る。
【符号の説明】
２０，３０ パッケージボディ ２１，３１，６１ 主基板 ２２，３２ 半導体チップ ２３，３３ 電極接続端子 ２４，３４ ワイヤ ２５，３５ ボールグリッドアレイ ２６，３６，７６，８６，９６ ろうボール ２７，４７ ランドパターン ２８，４８ 貫通孔 ２９，３９ 接着剤 ３７ ろうボール付設部 ３８，８８ リード ４２ 銅 ４３ ニッケル ４４ 金 ６０ 主パッケージボディ ７０ 第１パッケージボディ ７１ 第１基板 ８０ 第２パッケージボディ ８１ 第２基板 ９０ 第３パッケージボディ ９１ 第３基板

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 主基板の下部表面及び上部表面の両先端
    の中心部に貫通孔を形成する工程と、 前記貫通孔を中心に銅Ｃｕ、ニッケルＮｉ及び金Ａｕを
    順次に鍍金して鍍金層を形成する鍍金工程と、 前記主基板の下部及び上部表面に形成された鍍金層の主
    面にランドパターン、電極接続端子及びボールグリッド
    アレイを一定のパターン形状で準備するパターニング工
    程と、 前記主基板の中央に接着剤を媒介として半導体チップを
    実装し、前記電極接続端子とワイヤボンディングした
    後、パッケージボディを形成する工程と、 前記ボールグリッドアレイに一定の形態のろうボールを
    実装する工程とを備えることを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】 主基板の下部表面の両先端に形成されて
    いる貫通孔及び電極接続端子を含む複数個のランドパタ
    ーンと、 前記主基板の上部表面の両先端に形成されている複数個
    のボールグリッドアレイと、 前記主基板のボールグリッドアレイに実装されている複
    数個のろうボールと、 前記主基板の下部表面の中心部に接着剤を媒介として半
    導体チップが実装され、電極接続端子とワイヤボンディ
    ングされ、ＥＭＣでモールディングされているパッケー
    ジボディとを備えることを特徴とする半導体装置。
  3. 【請求項３】 印刷回路基板の下面に少なくとも一つの
    半導体チップが搭載されており、前記半導体チップの電
    極端子と印刷回路基板の端子間がワイヤでボンディング
    されており、半導体チップ及びワイヤの接続部が封止樹
    脂で封止されている半導体装置において、 前記印刷回路基板は逆に実装され、この基板の端子は貫
    通孔により外部端子と接続され、前記印刷回路基板の上
    面に少なくとも一つの前記半導体装置が積層されてお
    り、 前記各半導体装置はろうボールを媒介として層間を接続
    して外部端子であるリードによりその他の印刷回路基板
    上に実装されることを特徴とする３次元構造の半導体装
    置。
  4. 【請求項４】 印刷回路基板は、ＢＴ（Bismaleimidetr
    iazine）樹脂、耐熱エポキシなどの耐熱性基板であり、
    表面には０．５μm 程度の金Ａｕが鍍金されていること
    を特徴とする請求項３記載の３次元構造の半導体装置。
  5. 【請求項５】 前記ろうボールを媒介体で接続されてい
    る印刷回路基板の端子部がリング形または円形であるこ
    とを特徴とする請求項３記載の３次元構造の半導体装
    置。
  6. 【請求項６】 前記ろうボールを媒介として層間に接続
    される印刷回路基板の上下面が貫通孔により導通される
    ようにすることを特徴とする請求項３記載の３次元構造
    の半導体装置。
  7. 【請求項７】 前記印刷回路基板下面の層間接続端子は
    貫通孔と接続されており、ろうボールで接続される部分
    以外の伝導部及び貫通孔部分は各々ろうレジストで塗布
    されていることを特徴とする請求項３記載の３次元構造
    の半導体装置。
  8. 【請求項８】 前記印刷回路基板の外部端子であるリー
    ドは、銅Ｃｕまたは合金で鍍金されていることを特徴と
    する請求項３記載の３次元構造の半導体装置。
  9. 【請求項９】 貫通孔、電極接続端子及びランドパター
    ンを含む主基板下部表面の中心部に接着剤を媒介として
    半導体チップが実装され、電極接続端子とワイヤボンデ
    ィングされた後、ＥＭＣでモールディングされている主
    パッケージボディが逆方向に実装されており、 前記ランドパターン上に第１貫通孔、第１電極接続端子
    及び第１ランドパターンを含む第１基板下部表面の中心
    部に接着剤を媒介として第１半導体チップが実装され、
    第１電極接続端子とワイヤボンディングされた後、ＥＭ
    Ｃでモールディングされている第１パッケージボディが
    第１ろうボールを媒介として逆方向に実装されており、 前記第１ランドパターン上に外部リード、第２貫通孔、
    第２電極接続端子及び第２ランドパターンを含む第２基
    板下部表面の中心部に接着剤を媒介として第２半導体チ
    ップが実装され、第２電極接続端子とワイヤボンディン
    グされた後、ＥＭＣでモールディングされている第２パ
    ッケージボディが第２ろうボールを媒介として逆方向に
    実装されており、 前記第２ランドパターン上に第３貫通孔、第３電極接続
    端子及び第３ランドパターンを含む第３基板下部表面の
    中心部に接着剤を媒介として第３半導体チップが実装さ
    れ、第３電極接続端子とワイヤボンディングされた後、
    ＥＭＣでモールディングされている第３パッケージボデ
    ィが第３ろうボールを媒介として逆方向に実装されてい
    ることを特徴とする３次元構造の半導体装置。
  10. 【請求項１０】 前記外部端子であるリードが表面実装
    のために、Ｊ形またはカモメ翼などの形状を持つように
    曲がっていることを特徴とする請求項９記載の３次元構
    造の半導体装置。
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