JPH07113730B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH07113730B2 JPH07113730B2 JP23444489A JP23444489A JPH07113730B2 JP H07113730 B2 JPH07113730 B2 JP H07113730B2 JP 23444489 A JP23444489 A JP 23444489A JP 23444489 A JP23444489 A JP 23444489A JP H07113730 B2 JPH07113730 B2 JP H07113730B2
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はTFTアレイ基板を用いた液晶表示装置に関
し、特に高品質化のためにTFTアレイ基板に設けられる
電荷保持容量の短絡を低減できる電荷保持容量構成を備
えた液晶表示装置に関するものである。
し、特に高品質化のためにTFTアレイ基板に設けられる
電荷保持容量の短絡を低減できる電荷保持容量構成を備
えた液晶表示装置に関するものである。
液晶表示装置は、通常２枚の対向する基板の間に液晶等
の表示材料が挟持され、この表示材料に電圧を印加する
方法で構成される。この際、少なくとも一方の基板にマ
トリクス状に配列した画素電極を設け、これらの画素を
選択的に動作するために各画素ごとに電界効果トランジ
スタ（FET）等の非線性特性を有する能動素子を設けて
いる。さらに画質を向上するために各画素ごとに電荷保
持容量を設けている。
の表示材料が挟持され、この表示材料に電圧を印加する
方法で構成される。この際、少なくとも一方の基板にマ
トリクス状に配列した画素電極を設け、これらの画素を
選択的に動作するために各画素ごとに電界効果トランジ
スタ（FET）等の非線性特性を有する能動素子を設けて
いる。さらに画質を向上するために各画素ごとに電荷保
持容量を設けている。
第12図は、例えば、特開昭64-26822号公報に示された従
来の液晶表示装置に用いられるTFTアレイ基板の一画素
分を示す平面構成図、第13図は第12図のＡ−Ａ′断面
図、第14図は第12図の等価回路図である。図において、
１はソース電極線、２はゲート電極線、３は次段のゲー
ト電極線、４はゲート絶縁膜、５は水素化アモルファス
シリコンｉ層、７は水素化アモルファスシリコンn+層、
８はドレイン電極、９は画素電極、10は保護膜、14は透
明絶縁基板、18は電荷保持容量、19はA1のゲート配線パ
ターン、35は液晶、38は対向電極である。
来の液晶表示装置に用いられるTFTアレイ基板の一画素
分を示す平面構成図、第13図は第12図のＡ−Ａ′断面
図、第14図は第12図の等価回路図である。図において、
１はソース電極線、２はゲート電極線、３は次段のゲー
ト電極線、４はゲート絶縁膜、５は水素化アモルファス
シリコンｉ層、７は水素化アモルファスシリコンn+層、
８はドレイン電極、９は画素電極、10は保護膜、14は透
明絶縁基板、18は電荷保持容量、19はA1のゲート配線パ
ターン、35は液晶、38は対向電極である。
第12図，第13図の構成は、まず透明絶縁基板14上にCrで
ゲート電極線2,ゲート電極線３を形成する。さらにA1の
ゲート配線パターン19を形成する。その後、ゲート絶縁
膜4,半導体膜5,ソース電極線1,及びドレイン電極８によ
りTFTを構成し、このTFTと画素電極９によりTFTアレイ
を構成する。次段のゲート電極線３は、走査された時以
外は一定電位となるので、これを利用して、次段のゲー
ト電極線３と画素電極９とをゲート絶縁膜４を挟持する
ようにオーバーラップさせることにより、電荷保持容量
18を形成する。このようにして構成されるTFTアレイ基
板に、カラーフィルタや透明導電膜を有する対向電極基
板をその間に液晶等を挟持して対向させ液晶表示装置を
構成する。
ゲート電極線2,ゲート電極線３を形成する。さらにA1の
ゲート配線パターン19を形成する。その後、ゲート絶縁
膜4,半導体膜5,ソース電極線1,及びドレイン電極８によ
りTFTを構成し、このTFTと画素電極９によりTFTアレイ
を構成する。次段のゲート電極線３は、走査された時以
外は一定電位となるので、これを利用して、次段のゲー
ト電極線３と画素電極９とをゲート絶縁膜４を挟持する
ようにオーバーラップさせることにより、電荷保持容量
18を形成する。このようにして構成されるTFTアレイ基
板に、カラーフィルタや透明導電膜を有する対向電極基
板をその間に液晶等を挟持して対向させ液晶表示装置を
構成する。
従来の液晶表示装置は以上のように構成されており、次
段のゲート電極線を電荷保持容量電極としているので、
電荷保持容量が破壊し、ゲート電極線とドレイン電極と
が短絡することにより歩留まりが低下するという問題点
があった。
段のゲート電極線を電荷保持容量電極としているので、
電荷保持容量が破壊し、ゲート電極線とドレイン電極と
が短絡することにより歩留まりが低下するという問題点
があった。
この発明は、上記のような従来の問題点を解消するため
になされたもので、短絡の発生による歩留まり低下を少
なくできる液晶表示装置を得ることを目的とする。
になされたもので、短絡の発生による歩留まり低下を少
なくできる液晶表示装置を得ることを目的とする。
この発明に係る液晶表示装置は、ゲート電極線とドレイ
ン電極に接続された画素電極とが直接オーバーラップす
ることなく、これらがこれらゲート電極線と画素電極に
わたって形成された浮遊電極を介して容量性結合され、
該浮遊電極と上記ゲート電極線及び画素電極の間に形成
される複数の容量が直列結合された電荷保持容量を備え
たものである。
ン電極に接続された画素電極とが直接オーバーラップす
ることなく、これらがこれらゲート電極線と画素電極に
わたって形成された浮遊電極を介して容量性結合され、
該浮遊電極と上記ゲート電極線及び画素電極の間に形成
される複数の容量が直列結合された電荷保持容量を備え
たものである。
この発明においては、電荷保持容量が少なくとも直列の
２つの容量に分割されており、しかも画素電極とゲート
電極線とは直接オーバーラップしていないので、ゲート
電極線と画素電極とが直接短絡することはなく、ゲート
電極線と画素電極との短絡発生を低減できる。
２つの容量に分割されており、しかも画素電極とゲート
電極線とは直接オーバーラップしていないので、ゲート
電極線と画素電極とが直接短絡することはなく、ゲート
電極線と画素電極との短絡発生を低減できる。
〔実施例〕 以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による液晶表示装置のTFT
アレイ基板の１画素分を示す平面構成図、第２図は第１
図のＡ−Ａ′断面図、第３図は第１図の回路図である。
図において、１はソース電極線、２はゲート電極線、３
は次段（あるいは前段）のゲート電極線、４はゲート絶
縁膜、５は半導体ｉ層、６は上部絶縁膜、７は半導体n+
層、８はドレイン電極、９は画素電極、10は保護膜、12
は浮遊電極、13は誘電体膜、14は透明絶縁基板、15はTF
T、16はゲート・ドレイン間寄生容量、17は遮光膜、21
は電荷保持容量（１）、22は電荷保持容量（２）であ
る。
アレイ基板の１画素分を示す平面構成図、第２図は第１
図のＡ−Ａ′断面図、第３図は第１図の回路図である。
図において、１はソース電極線、２はゲート電極線、３
は次段（あるいは前段）のゲート電極線、４はゲート絶
縁膜、５は半導体ｉ層、６は上部絶縁膜、７は半導体n+
層、８はドレイン電極、９は画素電極、10は保護膜、12
は浮遊電極、13は誘電体膜、14は透明絶縁基板、15はTF
T、16はゲート・ドレイン間寄生容量、17は遮光膜、21
は電荷保持容量（１）、22は電荷保持容量（２）であ
る。
次に、本実施例の作製方法について述べる。
まず、ガラス等の透明絶縁基板14上にITO等の透明導電
膜をEB蒸着法で堆積する。この後、ホトエッチング等の
方法で、上記透明導電膜の不要部分を除去しアイランド
状に浮遊電極12を形成する。次に、プラズマCVD法やス
パッタ法等で窒化シリコン，酸化シリコン，あるい酸化
タンタル、あるいは、それらのいずれか２層以上からな
る誘電体膜13を形成する。
膜をEB蒸着法で堆積する。この後、ホトエッチング等の
方法で、上記透明導電膜の不要部分を除去しアイランド
状に浮遊電極12を形成する。次に、プラズマCVD法やス
パッタ法等で窒化シリコン，酸化シリコン，あるい酸化
タンタル、あるいは、それらのいずれか２層以上からな
る誘電体膜13を形成する。
この後、スパッタ法等により、ITO等の透明導電薄膜を
形成する。その後、ホトエッチング等で、画素電極９を
形成する。このとき、浮遊電極12と画素電極９とを誘電
体膜13を挟持しながらオーバーラップさせて、電荷保持
容量（１）21を形成する。
形成する。その後、ホトエッチング等で、画素電極９を
形成する。このとき、浮遊電極12と画素電極９とを誘電
体膜13を挟持しながらオーバーラップさせて、電荷保持
容量（１）21を形成する。
次に、スパッタ法等で、Crあるいは、Mo等の金属を堆積
する。この後、ホトエッチング等でゲート電極線2,3を
形成する。このとき、浮遊電極12とゲート電極線３とを
誘電体膜13を挟持しながらオーバーラップさせること
で、電荷保持容量（２）22を形成する。
する。この後、ホトエッチング等でゲート電極線2,3を
形成する。このとき、浮遊電極12とゲート電極線３とを
誘電体膜13を挟持しながらオーバーラップさせること
で、電荷保持容量（２）22を形成する。
次に、窒化シリコン等のゲート絶縁膜４および水素化ア
モルファスシリコンｉ層等の半導体ｉ層５および上部絶
縁膜６を連続してプラズマCVD法等により堆積する。そ
の後、上部絶縁膜６をパターン加工する。次に、水素化
アモルファスシリコンn+層等の半導体n+層７をプラズマ
CVD法等で形成した後、パターン加工により、画素電極
９とドレイン電極10とのコンタクトホールを形成する。
そして、A1,Mo等の導電性薄膜をスパッタ法等で堆積
し、ソース電極線１とドレイン電極８にパターン加工す
る。さらに、不要な半導体n+層７および、半導体ｉ層５
をドライエッチング層でエッチオフし、最後に窒化シリ
コン膜あるいは、酸化シリコン膜等をプラズマCVD法等
で堆積し、パターン加工して保護膜10とする。
モルファスシリコンｉ層等の半導体ｉ層５および上部絶
縁膜６を連続してプラズマCVD法等により堆積する。そ
の後、上部絶縁膜６をパターン加工する。次に、水素化
アモルファスシリコンn+層等の半導体n+層７をプラズマ
CVD法等で形成した後、パターン加工により、画素電極
９とドレイン電極10とのコンタクトホールを形成する。
そして、A1,Mo等の導電性薄膜をスパッタ法等で堆積
し、ソース電極線１とドレイン電極８にパターン加工す
る。さらに、不要な半導体n+層７および、半導体ｉ層５
をドライエッチング層でエッチオフし、最後に窒化シリ
コン膜あるいは、酸化シリコン膜等をプラズマCVD法等
で堆積し、パターン加工して保護膜10とする。
上述のように形成されたTFTアレイ基板と、透明電極お
よびカラーフィルタ等を有する対向電極基板との間に液
晶等の表示材料が挟持され液晶表示装置が製造される。
よびカラーフィルタ等を有する対向電極基板との間に液
晶等の表示材料が挟持され液晶表示装置が製造される。
このように本実施例では、画素電極を前段あるいは次段
のゲート電極とオーバーラップしないように配置すると
ともに，該画素電極とゲート電極とにわたる浮遊電極を
設け、この浮遊電極と上記画素電極，及びこの浮遊電極
とゲート電極との間に形成される容量の直列結合により
画素電極とゲート電極とを容量結合する構成としたか
ら、浮遊電極と上記画素電極，あるいは浮遊電極とゲー
ト電極との間のいずれかで短絡が生じてもゲート，ドレ
イン間の短絡は生じない。従って、画素電極とゲート電
極線との短絡による歩留り低下を低減できる。
のゲート電極とオーバーラップしないように配置すると
ともに，該画素電極とゲート電極とにわたる浮遊電極を
設け、この浮遊電極と上記画素電極，及びこの浮遊電極
とゲート電極との間に形成される容量の直列結合により
画素電極とゲート電極とを容量結合する構成としたか
ら、浮遊電極と上記画素電極，あるいは浮遊電極とゲー
ト電極との間のいずれかで短絡が生じてもゲート，ドレ
イン間の短絡は生じない。従って、画素電極とゲート電
極線との短絡による歩留り低下を低減できる。
なお上記実施例では、TFT構成に上部絶縁膜６を用いた
場合について示したが、第４図，第５図に示したTFT構
成に上部絶縁膜を用いないTFT構造であってもよい。
場合について示したが、第４図，第５図に示したTFT構
成に上部絶縁膜を用いないTFT構造であってもよい。
また、上記実施例では、最初に浮遊電極12を形成し、誘
電体膜13を用いた例を示したが、第６図，第７図あるい
は第８図，第９図に示したように、浮遊電極12をソース
・ドレイン電極材料を用いて形成し、浮遊電極12とゲー
ト電極線３と画素電極９とゲート絶縁膜４によって電荷
保持容量（１）21,電荷保持容量（２）22を形成するこ
ともできる。さらに上記の両方を備えることも可能であ
る。
電体膜13を用いた例を示したが、第６図，第７図あるい
は第８図，第９図に示したように、浮遊電極12をソース
・ドレイン電極材料を用いて形成し、浮遊電極12とゲー
ト電極線３と画素電極９とゲート絶縁膜４によって電荷
保持容量（１）21,電荷保持容量（２）22を形成するこ
ともできる。さらに上記の両方を備えることも可能であ
る。
また、上記実施例では、すべて浮遊電極12を１個とした
場合について示したが、第10図に示すように複数個有し
てもよい。例えば第１図において浮遊電極12を４個とし
た場合、第11図に示すような構成となる。
場合について示したが、第10図に示すように複数個有し
てもよい。例えば第１図において浮遊電極12を４個とし
た場合、第11図に示すような構成となる。
以上のように、この発明によれば、ゲート電極線と画素
電極との間に形成する電荷保持容量をゲート電極線と画
素電極とのオーバーラップなしに構成したのでゲート電
極線と画素電極との短絡発生を低減する効果がある。ま
た、電荷保持容量を直列の複数のキャパシタで形成して
いるので、そのうちひとつが短絡しても電荷保持容量と
して成立するという冗長性をもたせることができる効果
がある。
電極との間に形成する電荷保持容量をゲート電極線と画
素電極とのオーバーラップなしに構成したのでゲート電
極線と画素電極との短絡発生を低減する効果がある。ま
た、電荷保持容量を直列の複数のキャパシタで形成して
いるので、そのうちひとつが短絡しても電荷保持容量と
して成立するという冗長性をもたせることができる効果
がある。
第１図は本発明の実施例の液晶表示装置のTFTアレイ基
板の１画素分を示す平面構成図、第２図は第１図のＡ−
Ａ′断面図、第３図は第１図の回路図、第４図，第６
図，第８図は本発明の他の実施例による液晶表示装置の
TFTアレイ基板の１画素分を示す平面構成図、第５図，
第７図，第９図は各々第４図，第６図，第８図のＡ−
Ａ′断面図、第10図は本発明の他の実施例において浮遊
電極を複数個有する場合の回路図、第11図は第10図の場
合について浮遊電極を４個備えた場合の平面構成図、第
12図は従来の液晶表示装置のTFTアレイ基板の１画素分
を示す平面構成図、第13図は第12図のＡ−Ａ′断面図、
第14図は第12図の等価回路図である。 １……ソース電極線、２……ゲート電極線、３……次段
（あるいは前段）のゲート電極線、４……ゲート絶縁
膜、８……ドレイン電極、９……画素電極、12……浮遊
電極、13……誘電体膜、14……透明絶縁基板、15……TF
T、23……電荷保持容量１、22……電荷保持容量２、35
……液晶。 なお図中同一符号は同一又は相当部分を示す。
板の１画素分を示す平面構成図、第２図は第１図のＡ−
Ａ′断面図、第３図は第１図の回路図、第４図，第６
図，第８図は本発明の他の実施例による液晶表示装置の
TFTアレイ基板の１画素分を示す平面構成図、第５図，
第７図，第９図は各々第４図，第６図，第８図のＡ−
Ａ′断面図、第10図は本発明の他の実施例において浮遊
電極を複数個有する場合の回路図、第11図は第10図の場
合について浮遊電極を４個備えた場合の平面構成図、第
12図は従来の液晶表示装置のTFTアレイ基板の１画素分
を示す平面構成図、第13図は第12図のＡ−Ａ′断面図、
第14図は第12図の等価回路図である。 １……ソース電極線、２……ゲート電極線、３……次段
（あるいは前段）のゲート電極線、４……ゲート絶縁
膜、８……ドレイン電極、９……画素電極、12……浮遊
電極、13……誘電体膜、14……透明絶縁基板、15……TF
T、23……電荷保持容量１、22……電荷保持容量２、35
……液晶。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (72)発明者 沼野 良典 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社材料研究所内 (72)発明者 羽山 昌宏 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社材料研究所内 (56)参考文献 特開 昭57−32484（ＪＰ，Ａ)
Claims (1)
- 【請求項１】透明絶縁性基板上に並設された複数のゲー
ト電極線，該ゲート電極線に交差する複数のソース電極
線，上記電極線の交差部に設けられた薄膜トランジスタ
（以下TFTと略す），及び該TFTのドレインに接続された
画素電極を具備するTFTアレイ基板と、該TFTアレイ基板
に対向し設けられた対向電極基板と、該対向電極基板と
上記TFTアレイ基板の間に狭持される液晶表示材料とを
有する液晶表示装置において、 上記画素電極は、該画素電極が設けられたTFTの次段あ
るいは前段のゲート電極線と、直接オーバーラップする
ことなく配置されており、 上記次段あるいは前段のゲート電極線，及び上記画素電
極と、部分的にオーバーラップし、これら次段あるいは
前段のゲート電極線，及び上記画素電極との間でそれぞ
れキャパシタを形成するように、かつ、上記TFT及び上
記ソース電極線とオーバーラップしないように配置され
た浮遊電極を備えたことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23444489A JPH07113730B2 (ja) | 1989-09-08 | 1989-09-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23444489A JPH07113730B2 (ja) | 1989-09-08 | 1989-09-08 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396923A JPH0396923A (ja) | 1991-04-22 |
| JPH07113730B2 true JPH07113730B2 (ja) | 1995-12-06 |
Family
ID=16971107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23444489A Expired - Lifetime JPH07113730B2 (ja) | 1989-09-08 | 1989-09-08 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113730B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2907629B2 (ja) * | 1992-04-10 | 1999-06-21 | 松下電器産業株式会社 | 液晶表示パネル |
| JP2796247B2 (ja) * | 1994-06-27 | 1998-09-10 | 株式会社フロンテック | 電気光学素子 |
| WO1997012277A1 (fr) * | 1995-09-27 | 1997-04-03 | Seiko Epson Corporation | Dispositif d'affichage, appareil electronique et procede de fabrication de ce dispositif d'affichage |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732484A (en) * | 1980-08-06 | 1982-02-22 | Canon Kk | Display unit |
-
1989
- 1989-09-08 JP JP23444489A patent/JPH07113730B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0396923A (ja) | 1991-04-22 |
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