JP2845487B2 - アクティブマトリックス型液晶表示素子 - Google Patents
アクティブマトリックス型液晶表示素子Info
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- JP2845487B2 JP2845487B2 JP9880589A JP9880589A JP2845487B2 JP 2845487 B2 JP2845487 B2 JP 2845487B2 JP 9880589 A JP9880589 A JP 9880589A JP 9880589 A JP9880589 A JP 9880589A JP 2845487 B2 JP2845487 B2 JP 2845487B2
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- electrode
- liquid crystal
- crystal display
- active matrix
- capacitance
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば薄膜トランジスタ（TFT）をアク
ティブ素子として用いたアクティブマトリックス型液晶
表示素子に関する。
ティブ素子として用いたアクティブマトリックス型液晶
表示素子に関する。
（従来の技術） 液晶を用いた表示装置は、テレビ表示やグラフィック
ディスクプレイ等を指向した大容量、高密度のアクティ
ブマトリックス型液晶表示素子の開発及び実用化が盛ん
である。このような表示装置では、クロストークのない
高コントラスト表示が行えるように、各画素の駆動と制
御を行う手段として半導体スイッチが用いられる。その
半導体スイッチとしては、透過型表示が可能であり大面
積化も容易である等の理由から、透明絶縁基板上に形成
されたTFTが通常用いられている。
ディスクプレイ等を指向した大容量、高密度のアクティ
ブマトリックス型液晶表示素子の開発及び実用化が盛ん
である。このような表示装置では、クロストークのない
高コントラスト表示が行えるように、各画素の駆動と制
御を行う手段として半導体スイッチが用いられる。その
半導体スイッチとしては、透過型表示が可能であり大面
積化も容易である等の理由から、透明絶縁基板上に形成
されたTFTが通常用いられている。
この種の液晶表示素子の駆動方法は次の通りである。
即ち、TFTのゲートに走査線選択電圧（Vg,on）が印加さ
れている期間（スイッチング期間）に、表示画素電極の
電位が映像信号電位と同電位に設定され、TFTのゲート
に走査線非選択電圧（Vg,off）が印加されている期間
は、表示画素電極がこの電位を保持する。この結果、表
示画素電極と、所定の電位に設定されている対向電極と
の間に挟持されている液晶層に、映像信号電圧に応じた
電位差がかかる。そして、この電位差に応じて液晶層の
配列状態が変化することにより、この部分の光透過率も
変化し、画像表示が行なわれる。また、液晶層は直流駆
動すると、液晶分子の電気分解により劣化し寿命が短く
なるため、交流駆動を行う。一般的には、対向電極の電
位を直流電位に設定し、この対向電去の電位に対して映
像信号電圧を偶奇フレームで正負対称に設定することに
よって、交流駆動が行われる。即ち、映像信号電圧はあ
る直流電圧（Vsc）と、映像信号に対応した正負対称な
交流電圧（Vsa）とが加算されたものである。
即ち、TFTのゲートに走査線選択電圧（Vg,on）が印加さ
れている期間（スイッチング期間）に、表示画素電極の
電位が映像信号電位と同電位に設定され、TFTのゲート
に走査線非選択電圧（Vg,off）が印加されている期間
は、表示画素電極がこの電位を保持する。この結果、表
示画素電極と、所定の電位に設定されている対向電極と
の間に挟持されている液晶層に、映像信号電圧に応じた
電位差がかかる。そして、この電位差に応じて液晶層の
配列状態が変化することにより、この部分の光透過率も
変化し、画像表示が行なわれる。また、液晶層は直流駆
動すると、液晶分子の電気分解により劣化し寿命が短く
なるため、交流駆動を行う。一般的には、対向電極の電
位を直流電位に設定し、この対向電去の電位に対して映
像信号電圧を偶奇フレームで正負対称に設定することに
よって、交流駆動が行われる。即ち、映像信号電圧はあ
る直流電圧（Vsc）と、映像信号に対応した正負対称な
交流電圧（Vsa）とが加算されたものである。
ここで一般に、TFTのゲート・ソース間には寄生容量
（Cgs）が存在する。このCgsのため、走査信号電圧がV
g,onからVg,offに切り替わる際に、容量分割により表示
画素電極の△Vpだけ負側にシフトする。このシフト量
は、△Vp〜△Vg＊Cgs/（Cgs＋C1c）という関係にある。
ここで、△Vg＝Vg,on−Vg,offであり、C1cは液晶層の容
量を表している。そこで、この△Vp分だけ対向電極の電
域を負側にシフトさせることにより、液晶層に印加され
る電圧が偶奇フレームで等しくなるようにする。
（Cgs）が存在する。このCgsのため、走査信号電圧がV
g,onからVg,offに切り替わる際に、容量分割により表示
画素電極の△Vpだけ負側にシフトする。このシフト量
は、△Vp〜△Vg＊Cgs/（Cgs＋C1c）という関係にある。
ここで、△Vg＝Vg,on−Vg,offであり、C1cは液晶層の容
量を表している。そこで、この△Vp分だけ対向電極の電
域を負側にシフトさせることにより、液晶層に印加され
る電圧が偶奇フレームで等しくなるようにする。
しかしながら、C1cは印加される電圧に対して容量変
化を示すため、映像信号ごとに△Vpの値が異なる。即
ち、映像信号ごとに最適な対向電極電位が異ある。一般
に、対向電極電位は全画素に対して同時に同電位に設定
されるため、種々の映像信号電圧が与えられる表示画面
内では、全画素に対して同時に最適な対向電極電位に設
定することができない。この結果、表示画面のちらつき
であるフリッカーが生じる。
化を示すため、映像信号ごとに△Vpの値が異なる。即
ち、映像信号ごとに最適な対向電極電位が異ある。一般
に、対向電極電位は全画素に対して同時に同電位に設定
されるため、種々の映像信号電圧が与えられる表示画面
内では、全画素に対して同時に最適な対向電極電位に設
定することができない。この結果、表示画面のちらつき
であるフリッカーが生じる。
そこで、この種の液晶表示素子では、例えば特開昭56
−162793号公報に記載されているように、各画素ごとに
印加電圧に対する容量変化のない蓄積容量（Cs）をClc
と並列に新たに挿入することにより、△Vpの映像信号電
圧依存性を低減させようとすることがある。
−162793号公報に記載されているように、各画素ごとに
印加電圧に対する容量変化のない蓄積容量（Cs）をClc
と並列に新たに挿入することにより、△Vpの映像信号電
圧依存性を低減させようとすることがある。
第４図（ａ），（ｂ）はそれぞれ従来のTFTアレイ基
板における一画素の断面図及び平面図で、同図（ａ）は
同図（ｂ）のＣ−Ｃ′面を矢印方向からみたときの断面
に対応している。同図に示すように、TFT1はガラス基板
２上に形成され、走査線３と一体のゲート電極４、ゲー
ト絶縁膜５、信号線６と一体のドレイン電極７、表示画
素電極８に接続されたソース電極９、及び半導体膜10か
ら構成されている。また、走査線３と概略平行な方向に
は、補助容量形成用配線11が表示画素電極８と部分的に
ゲート絶縁膜５を介して対向するように形成されてお
り、表示画素電極８と補助容量形成用配線11の重なり部
分で不可的な蓄積容量（Cs）が得られる。
板における一画素の断面図及び平面図で、同図（ａ）は
同図（ｂ）のＣ−Ｃ′面を矢印方向からみたときの断面
に対応している。同図に示すように、TFT1はガラス基板
２上に形成され、走査線３と一体のゲート電極４、ゲー
ト絶縁膜５、信号線６と一体のドレイン電極７、表示画
素電極８に接続されたソース電極９、及び半導体膜10か
ら構成されている。また、走査線３と概略平行な方向に
は、補助容量形成用配線11が表示画素電極８と部分的に
ゲート絶縁膜５を介して対向するように形成されてお
り、表示画素電極８と補助容量形成用配線11の重なり部
分で不可的な蓄積容量（Cs）が得られる。
（発明が解決しようとする課題） しかしながら、第４図に示すように、表示画素電極８
と補助容量形成用配線11の間でCSを形成する場合、製造
工程中でのごみ等により、表示画素電極８と補助容量形
成用配線11の間でショートし、画像における点欠陥が多
く発生していた。
と補助容量形成用配線11の間でCSを形成する場合、製造
工程中でのごみ等により、表示画素電極８と補助容量形
成用配線11の間でショートし、画像における点欠陥が多
く発生していた。
そこで、この発明は、このような事情に鑑みてなされ
たもので、画素電極と容量形成用配線間でのショートに
よる点欠点が低減されるアクティブマトリックス型液晶
表示素子を提供することを目的としている。
たもので、画素電極と容量形成用配線間でのショートに
よる点欠点が低減されるアクティブマトリックス型液晶
表示素子を提供することを目的としている。
［発明の構成］ （課題を解決するための手段） この発明は、第１絶縁基板上でゲート電極、ゲート絶
縁膜、半導体膜、ソース電極及びドレイン電極から構成
される薄膜トランジスタを、ゲート電極と一体の行選択
線及びドレイン電極と一体の列選択線の交点付与に配置
してマトリックス状にし、且つ薄膜トランジスタのソー
ス電極に画素電極を接続してなるアレイ基板と、第２絶
縁基板上に共通電極を形成してなる対向基板との間に液
晶を挟持してなるアクティブマトリクス型液晶表示素子
であって、アレイ基板上には画素電極の外周部に沿う形
状で且つ画素電極とゲート絶縁膜及び半導体膜を介して
対向する容量形成用電極が設けられている。
縁膜、半導体膜、ソース電極及びドレイン電極から構成
される薄膜トランジスタを、ゲート電極と一体の行選択
線及びドレイン電極と一体の列選択線の交点付与に配置
してマトリックス状にし、且つ薄膜トランジスタのソー
ス電極に画素電極を接続してなるアレイ基板と、第２絶
縁基板上に共通電極を形成してなる対向基板との間に液
晶を挟持してなるアクティブマトリクス型液晶表示素子
であって、アレイ基板上には画素電極の外周部に沿う形
状で且つ画素電極とゲート絶縁膜及び半導体膜を介して
対向する容量形成用電極が設けられている。
（作 用） この発明では、容量形成用電極と画素電極の間に、ゲ
ート絶縁膜に加え半導体膜を介在させているため、ゲー
ト絶縁膜のみが存在している場合に比べ、容量形成用電
極と画素電極の間のショートが減少する。また、半導体
膜或いはソース電極の形状を工夫することにより、開口
率を著しく損なうことなく、画素電極における容量形成
用電極との間でCsを形成する部分と形成しない部分での
段切れによる非導通を防止することができる。
ート絶縁膜に加え半導体膜を介在させているため、ゲー
ト絶縁膜のみが存在している場合に比べ、容量形成用電
極と画素電極の間のショートが減少する。また、半導体
膜或いはソース電極の形状を工夫することにより、開口
率を著しく損なうことなく、画素電極における容量形成
用電極との間でCsを形成する部分と形成しない部分での
段切れによる非導通を防止することができる。
（実施例） 以下、図面を参照してこの発明を詳細に説明する。
第１図は、この発明の一実施例における一画素の断面
図である。同図において、例えばガラスからなる絶縁基
板20の一主面上には、例えば遮光性材料であるCr（クロ
ム）膜をスパッタ法で被膜した後、所定の形状にフォト
エッチングすることによりゲート電極21と容量形成用電
極22が同時に形成され、更に、これを覆うように例えば
酸化シリコン（SiOx）からなるゲート絶縁膜23がプラズ
マCVD法により形成されている。そして、ゲート絶縁膜2
3の上のゲート電極21に対向する部分には、例えばｉ型
の水素化アモルファスシリコン（ａ−Si:H）膜をプラズ
マCVD法で被膜した後、所定の形状にフォトエッチング
することにより半導体膜24が設けられている。そして、
半導体膜24のソース領域側に隣接するゲート絶縁膜23上
には、例えばITO（インジウム・チン・オキサイド）膜
をスパッタ法で被膜した後、所定の形状にフォトエッチ
ングすることにより画素電極25が設けられている。ま
た、ソース領域には奏す電極26の一端が接続され、ソー
ス電遅26の他端の画素電極25上に延在して接続されてい
る。更に、ドレイン領域にはドレイン電極27の一端が接
続されている。ここで、ドレイン電極27とソース電極26
とは、例えばMo（モリブデン）膜とAl（アルミニウム）
膜とをスパッタ法で順次被膜した後、所定の形状にフォ
トエッチングするという同じ工程で形成している。こう
して、ゲート電極21、ゲート絶縁膜23、半導体膜24、ソ
ース電極26及びドレイン電極27から構成されるTFT28を
有する書房のアレイン基板29が得られる。一方、例えば
ガラスからなる絶縁基板30の一主面上には、例えばITO
からなる共通電極31を形成することにより、対向基板32
が構成されている。そして、アレイ基板29の一主面上に
は、更に全面に例えば低温キュア型のポリイミド（PI）
からなる配向膜33が形成されており、また、対向基板32
の一主面上にも全面に同じく、例えば低温キュア型のポ
リイミドからなる配向膜34が形成されている。そして、
アレイ基板29と対向基板32の一主面上に、各々の配向膜
33,34を所定の方向に布等でこすることにより、ラビン
グする配向処理がそれぞれ施されるようになる。更に、
アレイ基板29と対向基板32とは互いの一主面側が対向し
且つ互いの配向軸が概略90゜をなすように組み合わせら
れ、これにより得られる間隙には液晶35が挟持されてい
る。
図である。同図において、例えばガラスからなる絶縁基
板20の一主面上には、例えば遮光性材料であるCr（クロ
ム）膜をスパッタ法で被膜した後、所定の形状にフォト
エッチングすることによりゲート電極21と容量形成用電
極22が同時に形成され、更に、これを覆うように例えば
酸化シリコン（SiOx）からなるゲート絶縁膜23がプラズ
マCVD法により形成されている。そして、ゲート絶縁膜2
3の上のゲート電極21に対向する部分には、例えばｉ型
の水素化アモルファスシリコン（ａ−Si:H）膜をプラズ
マCVD法で被膜した後、所定の形状にフォトエッチング
することにより半導体膜24が設けられている。そして、
半導体膜24のソース領域側に隣接するゲート絶縁膜23上
には、例えばITO（インジウム・チン・オキサイド）膜
をスパッタ法で被膜した後、所定の形状にフォトエッチ
ングすることにより画素電極25が設けられている。ま
た、ソース領域には奏す電極26の一端が接続され、ソー
ス電遅26の他端の画素電極25上に延在して接続されてい
る。更に、ドレイン領域にはドレイン電極27の一端が接
続されている。ここで、ドレイン電極27とソース電極26
とは、例えばMo（モリブデン）膜とAl（アルミニウム）
膜とをスパッタ法で順次被膜した後、所定の形状にフォ
トエッチングするという同じ工程で形成している。こう
して、ゲート電極21、ゲート絶縁膜23、半導体膜24、ソ
ース電極26及びドレイン電極27から構成されるTFT28を
有する書房のアレイン基板29が得られる。一方、例えば
ガラスからなる絶縁基板30の一主面上には、例えばITO
からなる共通電極31を形成することにより、対向基板32
が構成されている。そして、アレイ基板29の一主面上に
は、更に全面に例えば低温キュア型のポリイミド（PI）
からなる配向膜33が形成されており、また、対向基板32
の一主面上にも全面に同じく、例えば低温キュア型のポ
リイミドからなる配向膜34が形成されている。そして、
アレイ基板29と対向基板32の一主面上に、各々の配向膜
33,34を所定の方向に布等でこすることにより、ラビン
グする配向処理がそれぞれ施されるようになる。更に、
アレイ基板29と対向基板32とは互いの一主面側が対向し
且つ互いの配向軸が概略90゜をなすように組み合わせら
れ、これにより得られる間隙には液晶35が挟持されてい
る。
第２図はこの実施例のアレイ基板29における一画素を
示す概略平面図であり、第１図は第２図のＡ−Ａ′部分
を矢印方向からみたときの断面図に対応している。同図
において、ゲート電極21と一体の行選択線40及びドレイ
ン電極27と一体の列選択線41は概略直交しており、この
交点付近にはTFT28が配置されている。また、容量形成
用電極22は画素電極25の外周部に沿う形状を有してお
り、更に、ソース電極26と画素電極25の接続部に対向す
る部分では半導体膜24が一部切断されている。
示す概略平面図であり、第１図は第２図のＡ−Ａ′部分
を矢印方向からみたときの断面図に対応している。同図
において、ゲート電極21と一体の行選択線40及びドレイ
ン電極27と一体の列選択線41は概略直交しており、この
交点付近にはTFT28が配置されている。また、容量形成
用電極22は画素電極25の外周部に沿う形状を有してお
り、更に、ソース電極26と画素電極25の接続部に対向す
る部分では半導体膜24が一部切断されている。
この実施例では、容量形成用電極22と画素電極25の間
（Cs部）にゲート絶縁膜23と半導体膜24が存在するた
め、ゲート絶縁膜23のみの場合に比べ、容量形成用電極
22と画素電極25のショートの確率が約1/6に減少した。
また、Cs部に半導体膜24を残したことにより画素電極25
の段切れが発生し、画素電極25の中央部と外周部で非導
通になることがあるが、ソース電極26が上述した半導体
膜24の切断部と対向する画素電極25上及びその近辺に形
成されているため、ソース電極26の働きで画素電極25の
中央部と外周部の電気的接続が得られる。実際に、半導
体膜24の切断部が存在する場合には、これが存在しない
場合に比べ、表示画像における点欠陥数が約1/6に減少
した。
（Cs部）にゲート絶縁膜23と半導体膜24が存在するた
め、ゲート絶縁膜23のみの場合に比べ、容量形成用電極
22と画素電極25のショートの確率が約1/6に減少した。
また、Cs部に半導体膜24を残したことにより画素電極25
の段切れが発生し、画素電極25の中央部と外周部で非導
通になることがあるが、ソース電極26が上述した半導体
膜24の切断部と対向する画素電極25上及びその近辺に形
成されているため、ソース電極26の働きで画素電極25の
中央部と外周部の電気的接続が得られる。実際に、半導
体膜24の切断部が存在する場合には、これが存在しない
場合に比べ、表示画像における点欠陥数が約1/6に減少
した。
第３図（ａ），（ｂ）は、それぞれ本発明の他の実施
例における一画素の断面図及び平面図で、同図（ａ）は
同図（ｂ）のＢ−Ｂ′面を矢印方向からみたときの断面
に対応している。この実施例は第１図及び第２図に示し
た実施例に比べ、容量形成用電極22とソース電極26の形
状が異なっている。即ち、容量形成用電極22は完全に画
素電極25の外周部に沿う形状を有していて、第２図に示
したような切断部は存在しない。また、ソース電極26は
前の場合より拡張され、容量形成用電極22で囲まれた領
域内と対向する画素電極25にまで延在されている。
例における一画素の断面図及び平面図で、同図（ａ）は
同図（ｂ）のＢ−Ｂ′面を矢印方向からみたときの断面
に対応している。この実施例は第１図及び第２図に示し
た実施例に比べ、容量形成用電極22とソース電極26の形
状が異なっている。即ち、容量形成用電極22は完全に画
素電極25の外周部に沿う形状を有していて、第２図に示
したような切断部は存在しない。また、ソース電極26は
前の場合より拡張され、容量形成用電極22で囲まれた領
域内と対向する画素電極25にまで延在されている。
この実施例は、第１図及び第２図に示した実施例と同
様の効果を有している。即ち、Cs部にゲート絶縁膜23と
半導体膜24が存在するため、ゲート絶縁膜23のみの場合
に比べ、容量形成用電極22と画素電極25のショートが減
少する。また、画素電極25に上述した段切れが生じて
も、容量形成用電極22で囲まれた領域内と対向する画素
電極25にまで延在されたソース電極26は、画素電極25の
中央部と外周部を電気的に接続することができる。
様の効果を有している。即ち、Cs部にゲート絶縁膜23と
半導体膜24が存在するため、ゲート絶縁膜23のみの場合
に比べ、容量形成用電極22と画素電極25のショートが減
少する。また、画素電極25に上述した段切れが生じて
も、容量形成用電極22で囲まれた領域内と対向する画素
電極25にまで延在されたソース電極26は、画素電極25の
中央部と外周部を電気的に接続することができる。
［発明の効果］ この発明は、TFTと画素電極の接続部や半導体膜の形
状の工夫等により、TFTアレイ基板における点欠陥を従
来に比べ減少させることができ、製造時の製品歩留りが
大幅に向上する。
状の工夫等により、TFTアレイ基板における点欠陥を従
来に比べ減少させることができ、製造時の製品歩留りが
大幅に向上する。
第１図は請求項１記載の発明の一実施例を示す断面図、
第２図は本発明の一実施例を示す平面図、第３図は本発
明の他の実施例の断面図及び平面図、第４図は従来のア
クティブマトリックス型液晶表示素子を示す概略図であ
る。 20,30……絶縁基板,21……ゲート電極 22……容量形成用電極,23……ゲート絶縁膜 24……半導体膜,25……画素電極 26……ソース電極,27……ドレイン電極 28……薄膜トランジスタ,29……アレイ基板 31……共通電極,32……対向基板 35……液晶,40……行選択線 44……列選択線
第２図は本発明の一実施例を示す平面図、第３図は本発
明の他の実施例の断面図及び平面図、第４図は従来のア
クティブマトリックス型液晶表示素子を示す概略図であ
る。 20,30……絶縁基板,21……ゲート電極 22……容量形成用電極,23……ゲート絶縁膜 24……半導体膜,25……画素電極 26……ソース電極,27……ドレイン電極 28……薄膜トランジスタ,29……アレイ基板 31……共通電極,32……対向基板 35……液晶,40……行選択線 44……列選択線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 G02F 1/1343 G09F 9/30 H01L 29/78
Claims (4)
- 【請求項１】第１絶縁基板上でゲート電極、ゲート絶縁
膜、半導体膜、ソース電極及びドレイン電極から構成さ
れる薄膜トランジスタを、前記ゲート電極と一体の行選
択線及びドレイン電極と一体の列選択線の交点付近に配
置してマトリックス状に、且つ前記薄膜トランジスタの
前記ソース電極に画素電極を接続してなるアレイ基板
と、第２絶縁基板上に共通電極を形成してなる対向基板
との間に液晶を挟持してなるアクティブマトリックス型
液晶表示素子において、 前記アレイ基板上には前記画素電極に対して前記ゲート
絶縁膜及び前記半導体膜を介して対向し前記行選択線に
沿った第１容量形成用電極部を含む容量形成用電極が配
置され、前記半導体膜は前記容量形成形電極に沿って配
置されることを特徴とするアクティブマトリックス型液
晶表示素子。 - 【請求項２】前記容量形成用電極は、前記第１容量形成
用電極部と略平行し、前記ソース電極に対して前記第１
容量形成用電極部よりも離間した第２容量形成用電極部
に含む前記画素電極の外周部に沿ったリング状であるこ
とを特徴とする請求項１記載のアクティブマトリックス
型液晶表示素子。 - 【請求項３】前記第１容量形成用電極部に沿った前記半
導体膜の一部は切断されていることを特徴とする請求項
２記載のアクティブマトリックス型液晶表示素子。 - 【請求項４】前記ソース電極は前記第１容量形成用電極
部を越えて延在されると共に、前記容量形成用電極で囲
まれる領域内で前記画素電極と電気的に接続されること
を特徴とする請求項２記載のアクティブマトリックス型
液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9880589A JP2845487B2 (ja) | 1989-04-20 | 1989-04-20 | アクティブマトリックス型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9880589A JP2845487B2 (ja) | 1989-04-20 | 1989-04-20 | アクティブマトリックス型液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278231A JPH02278231A (ja) | 1990-11-14 |
| JP2845487B2 true JP2845487B2 (ja) | 1999-01-13 |
Family
ID=14229557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9880589A Expired - Lifetime JP2845487B2 (ja) | 1989-04-20 | 1989-04-20 | アクティブマトリックス型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845487B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940004322B1 (ko) * | 1991-09-05 | 1994-05-19 | 삼성전자 주식회사 | 액정표시장치 및 그 제조방법 |
| NL194848C (nl) * | 1992-06-01 | 2003-04-03 | Samsung Electronics Co Ltd | Vloeibaar-kristalindicatorinrichting. |
| JP3529153B2 (ja) * | 1993-03-04 | 2004-05-24 | 三星電子株式会社 | 液晶表示装置及びその製造方法 |
-
1989
- 1989-04-20 JP JP9880589A patent/JP2845487B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02278231A (ja) | 1990-11-14 |
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