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JPH0677407A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0677407A
JPH0677407A JP4083509A JP8350992A JPH0677407A JP H0677407 A JPH0677407 A JP H0677407A JP 4083509 A JP4083509 A JP 4083509A JP 8350992 A JP8350992 A JP 8350992A JP H0677407 A JPH0677407 A JP H0677407A
Authority
JP
Japan
Prior art keywords
inductor
layer
region
wiring layer
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4083509A
Other languages
English (en)
Inventor
Kaoru Kanehachi
薫 兼八
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Precision Circuits Inc
Original Assignee
Nippon Precision Circuits Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Precision Circuits Inc filed Critical Nippon Precision Circuits Inc
Priority to JP4083509A priority Critical patent/JPH0677407A/ja
Publication of JPH0677407A publication Critical patent/JPH0677407A/ja
Priority to US08/241,946 priority patent/US5384274A/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 インダクタを形成可能な半導体装置を得るこ
とである。 【構成】 １１はシリコン基板である。除去領域１２
は、シリコン基板１１の一部を空洞状に除去したもので
あり、空洞でもよいし空洞部に酸化シリコン等の複素誘
電率が低い絶縁材料を埋込んだものでもよい。絶縁層１
３は、除去領域１２およびその周囲に形成されている。
配線層１４は、インダクタの一方の引出し線となるもの
であり、金属やド―プトポリシリコン等の導電材料を用
いて形成される。層間絶縁層１５には、コンタクトホ―
ル１５ａが形成されている。配線層１６は、インダクタ
およびインダクタの他方の引出し線となるものであり、
金属等の導電材料を用いて形成される。１７は保護絶縁
層ある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特にインダ
クタを有する半導体装置に関する。
【０００２】
【従来の技術】シリコン集積回路等の半導体装置では、
半導体基板上にインダクタを形成した場合、半導体基板
の複素誘電率が無視できないため、供給されたエネルギ
―が誘電損や渦電流損等として消費されてしまう。
【０００３】
【発明が解決しようとする課題】したがって、従来のシ
リコン集積回路等の半導体装置では、インダクタを形成
することが困難あった。
【０００４】本発明の目的は、インダクタを形成可能な
半導体装置を得ることである。
【０００５】
【課題を解決するための手段】本発明における半導体装
置は、半導体基板と、上記半導体基板の一部を空洞状に
除去した第１領域と、上記半導体基板の主面側に形成さ
れた絶縁膜と、上記絶縁膜を介して上記第１領域と反対
側に導電材料を用いて形成され、インダクタとして機能
する配線層とを有する。
【０００６】上記第１領域は空洞または空洞に絶縁材料
を埋込んだものが好ましい。上記配線層は渦状に形成さ
れていることが好ましい。上記半導体基板の主面側には
さらにトランジスタ等の能動素子が形成されていてもよ
い。
【０００７】
【実施例】図１は、本発明の第１実施例を示したもので
あり、図１（Ａ）はその平面形状を模式的に示した図で
あり、図１（Ｂ）はその断面形状を図１（Ａ）のIB−IB
に沿って模式的に示した図である。
【０００８】シリコン基板１１には、通常のシリコン集
積回路用のものが用いられる。除去領域１２（第１領
域）は、シリコン基板１１の一部を空洞状に除去したも
のであり、その大きさ（１辺の長さ）は通常１０μｍ〜
１ｍｍ程度である。この除去領域１２は、空洞でもよい
し空洞部に酸化シリコン等の複素誘電率が低い絶縁材料
を埋込んだものでもよい。絶縁層１３（層厚は数１０ｎ
ｍ〜数１００ｎｍ程度）は、除去領域１２およびその周
囲に形成されており、窒化シリコン等の絶縁材料を用い
て形成されている。配線層１４（層厚は数１００ｎｍ程
度）は、インダクタの一方の引出し線となるものであ
り、モリブデンやアルミニウム等の金属やド―プトポリ
シリコン等の導電材料を用いて形成される。層間絶縁層
１５（層厚は数１００ｎｍ程度）は、酸化シリコン等の
絶縁材料を用いて形成されており、その一部には配線層
１４と配線層１６とを接続するためのコンタクトホ―ル
１５ａが形成されている。配線層１６（層厚は１μｍ程
度、線幅は１μｍ〜数１０μｍ程度）は、インダクタお
よびインダクタの他方の引出し線となるものであり、金
属（例えばアルミニウム）等の導電材料を用いて形成さ
れる。インダクタとなる部分は図１に示すように渦状に
形成されている。保護絶縁層１７は、通常のシリコン集
積回路におけるパシベ―ション層と同様のものである。
【０００９】つぎに、図１に示した第１実施例の製造方
法の一例について説明する。まず、シリコン基板１１上
に所定の絶縁性薄膜を形成し、これを所定の形状にパタ
―ニングして絶縁層１３を形成する。つぎに、所定の導
電性薄膜を形成し、これを所定の形状にパタ―ニングし
て配線層１４を形成する。つぎに、層間絶縁層１５を形
成し、これを所定の形状にパタ―ニングしてコンタクト
ホ―ル１５ａを形成する。つぎに、所定の導電性薄膜を
形成し、これを所定の形状にパタ―ニングして配線層１
６を形成する。つぎに、保護絶縁層１７を形成する。最
後に、所定のマスクパタ―ンを用いてシリコン基板１１
を裏面側からエッチングし、除去領域１２を形成する。
エッチングには水酸化カリウム水溶液、抱水ヒドラジン
等を用いる。なお、除去領域１２に絶縁材料を埋込む場
合には、ＣＶＤ法等を用いて酸化シリコン等の絶縁材料
を空洞部に埋込む。
【００１０】図２は、本発明の第２実施例を示したもの
であり、図２（Ａ）はその平面形状を模式的に示した図
であり、図２（Ｂ）はその断面形状を図２（Ａ）のIIB
−IIB に沿って模式的に示した図である。本実施例は、
シリコンＣＭＯＳ集積回路にインダクタを形成したもの
である。すなわち、図２（Ａ）および図２（Ｂ）の左半
分がＣＭＯＳトランジスタ形成領域に相当し、右半分が
インダクタ形成領域に相当する。
【００１１】シリコン基板２１には、通常のシリコン集
積回路用のものが用いられ、その一部にはウエル２１ａ
が形成されている。除去領域２２（第１領域）について
は、図１に示した上記第１実施例と同様である。すなわ
ち、除去領域２２は空洞でもよいし空洞部に絶縁材料を
埋込んだものでもよい。絶縁層２３についても、図１に
示した上記第１実施例と同様であり、説明を省略する。
ゲ―ト絶縁層２４およびＬＯＣＯＳ構造のフィ―ルド絶
縁層２５は、通常のシリコンＣＭＯＳ集積回路用のもの
と同様である。
【００１２】配線層２６は、インダクタ形成領域におい
ては渦状のインダクタおよびその引出し線となるもので
あり、ＣＭＯＳトランジスタ形成領域においてはゲ―ト
電極およびゲ―ト配線となるものである。配線層２６
は、モリブデンやアルミニウム等の金属やド―プトポリ
シリコン等の導電材料を用いて形成される。層間絶縁層
２７は、酸化シリコン等の絶縁材料を用いて形成されて
おり、インダクタ形成領域においては配線層２６と配線
層２８とを接続するためのコンタクトホ―ル２７ａが形
成され、ＣＭＯＳトランジスタ形成領域においてはソ―
ス／ドレイン用のコンタクトホ―ル２７ｂが形成され
る。
【００１３】配線層２８は、金属（例えばアルミニウ
ム）等の導電材料を用いて形成されており、インダクタ
形成領域においてはインダクタの共通タップおよびその
引出し線となるものであり、ＣＭＯＳトランジスタ形成
領域においてはソ―ス／ドレイン用電極および素子間配
線となるものである。層間絶縁層２９は、酸化シリコン
等の絶縁材料を用いて形成されており、配線層２８と配
線層３０とを接続するためのコンタクトホ―ル２９ａが
形成されている。
【００１４】配線層３０は、金属（例えばアルミニウ
ム）等の導電材料を用いて形成されており、インダクタ
形成領域においては渦状のインダクタおよびその引出し
線となるものであり、ＣＭＯＳトランジスタ形成領域に
おいては素子間配線（図示せず）となるものである。保
護絶縁層３１は、通常のシリコン集積回路におけるパシ
ベ―ション層と同様のものである。
【００１５】本第２実施例では、配線層２６および配線
層３０をそれぞれ渦状に形成するとともに配線層２８を
共通タップとして用いることにより、トランスが形成さ
れることになる。なお、配線層２６または配線層３０の
いずれか一方のみを用い、平面形状が図２（Ａ）のよう
な二つの渦状パタ―ンを形成し、配線層２８を共通タッ
プとして用いても、トランスを形成することは可能であ
る。
【００１６】なお、本第２実施例の製造方法について
は、上記第１実施例の製造方法と通常のシリコンＣＭＯ
Ｓ集積回路の製造方法とを組合せればよい。すなわち、
除去領域２２の形成工程および絶縁層２３の形成工程以
外は、通常のシリコンＣＭＯＳ集積回路の製造工程とほ
ぼ同様である。なお、いうまでもないが、インダクタ形
成領域における各配線層等とＣＭＯＳトランジスタ形成
領域における各配線層等とは同一の工程で形成可能であ
る。
【００１７】以上の実施例では、インダクタを渦状に形
成した場合を説明したが、必ずしも渦状である必要はな
く、各種線路（マイクロストリップ線路、コプレナ―線
路、スロット線路等）として用いることも可能である。
【００１８】
【発明の効果】本発明では、半導体基板の一部を空洞状
に除去した第１領域に対応してインダクタを形成したの
で、誘電損や渦電流損等を大幅に低減できる。したがっ
て、良好なインダクタを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例を模式的に示した図であ
る。
【図２】本発明の第２実施例を模式的に示した図であ
る。
【符号の説明】
１１、２１……半導体基板 １２、２２……除去領域（第１領域） １３、２３……絶縁層 １６、２６、３０……配線層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 上記半導体基板の一部を空洞状に除去した第１領域と、 上記半導体基板の主面側に形成された絶縁膜と、 上記絶縁膜を介して上記第１領域と反対側に導電材料を
    用いて形成され、インダクタとして機能する配線層とを
    有する半導体装置。
  2. 【請求項２】上記第１領域は空洞である請求項１に記載
    の半導体装置。
  3. 【請求項３】上記第１領域は空洞に絶縁材料を埋込んだ
    ものである請求項１に記載の半導体装置。
  4. 【請求項４】上記配線層は渦状に形成されている請求項
    １に記載の半導体装置。
  5. 【請求項５】上記半導体基板の主面側にはさらにトラン
    ジスタ等の能動素子が形成されている請求項１に記載の
    半導体装置。
JP4083509A 1992-04-06 1992-04-06 半導体装置 Pending JPH0677407A (ja)

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US08/241,946 US5384274A (en) 1992-04-06 1994-05-12 Method of making a combined semiconductor device and inductor

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