JPH08107111A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【構成】 本発明の半導体装置の製造方法は半導体基板
上に、第１シリコン酸化膜、シリコン窒化膜、第２シリ
コン酸化膜を順次形成し、第２酸化シリコン膜をパター
ニングした後に、これをマスクにシリコン窒化膜を等方
性エッチングし、第２シリコン酸化膜の下部にシリコン
窒化膜を残存形成する。この時、窒化シリコンを柱とす
る第２シリコン酸化膜の屋根ができ、この第２シリコン
酸化膜の下部に電気的に独立した２つの導電膜を形成す
る。 【効果】本発明を用いれば、導電膜のパターニングにお
いて、レジストの最小加工寸法に影響されず、しかも１
つのフォトレジストに対して結果的に２つ配線を形成す
ることのできる半導体装置の製造方法を提供することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関わるものであり、特に微細配線を形成する場合に重要
である。

【０００２】

【従来の技術】多層配線構造を有する半導体装置を製造
するにあたり、素子領域が形成されたシリコン基板上に
導電膜であるタングステン（以後Ｗで示す）膜やアルミ
ニウム（以後Ａｌで示す）膜を絶縁膜である酸化シリコ
ン等と交互に組み合わせて積層する技術がある。これは
多層配線技術と称されており、半導体装置の中でもＭＯ
Ｓトランジスタはこの技術を駆使して製造されている。
ＭＯＳトランジスタを用いた半導体メモリにはＲＡＭや
ＲＯＭ等があるが、近年、これらの半導体メモリの集積
度および記憶容量は増加傾向の一途をたどっており、そ
れに伴い素子領域間および導電材料間の間隔も非常に狭
くなってきている。

【０００３】以下に従来の導電材料の形成方法について
詳述する。図１５は半導体基板上に導電材料であるＷ膜
をパターニングする工程を示している。表面に絶縁膜２
を有する半導体基板１上にＷ膜３を形成する。

【０００４】図１６はレジストを形成する工程を示して
いる。Ｗ膜３上の所定箇所にレジスト４を写真蝕刻法に
より形成する。図１７はＷ膜をパターニングする工程を
示している。前工程で形成した図示せぬレジストを用い
てＷ膜３の異方性エッチングを行い、絶縁膜２上にＷ膜
３を残存形成する。その後、図示せぬレジストを除去す
る。次に、ＣＶＤ法により、このＷ膜３を覆うように絶
縁膜２上に第２のシリコン酸化膜６を堆積する。

【０００５】ところで、半導体メモリの集積度を向上さ
る場合、Ｗ膜は基板表面に形成された素子領域に対応し
て残存形成させるが、素子領域は半導体基板表面に密集
して存在するため、Ｗ膜と素子領域を電気的に接続させ
るためには、Ｗ膜に関しても密集して残存形成させなけ
ればならない。図１５〜図１７に示したような従来の導
電膜の形成方法では、レジスト４を用いてＷ膜３を残存
形成させる方法が取られている。つまり図１６に示すよ
うに先ずレジスト４を形成し、これをマスクとして異方
性エッチングによりＷ膜を残存形成している。この時レ
ジスト膜４の幅を最小加工寸法と定義し、図１６中にお
いてｌ1 で示すとともに、パターニングされたＷ膜３の
幅を配線寸法と定義し、図１７中においてｌ2 で示す
と、レジスト膜４をマスクとして異方性エッチングを施
した場合、Ｗ膜３の配線寸法ｌ2 はレジスト膜４の最小
加工寸法ｌ1 と同寸法でしかも１つの配線しか残存形成
することができない。Ｗ膜３の配線寸法ｌ2 を小さくし
微細配線形成を実現するためには、レジスト膜４の最小
加工寸法ｌ1 を小さくする必要がある。ところが最小加
工寸法ｌ1 をこれ以上小さくするのは非常に困難であ
る。さらに、従来方法だと、Ｗ膜の下地は平坦でなけれ
ばならず、そのために平坦化工程を必要としており工程
数の増加及び歩留まりの低下を生ずる原因となる。

【０００６】

【発明が解決しようとする課題】上記したように従来の
半導体装置の製造方法では、Ｗ膜をパターニングする際
に配線数は１つのレジスト膜に対して１つしか残存形成
することができなかった。 本発明は上記欠点を除去
し、Ｗ膜のパターニングにおいて、レジスト膜の最小加
工寸法に影響されず、しかも１つのレジスト膜に対して
２つ配線を形成することができる半導体装置の製造方法
を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、半導体基板上に、第１シリコン酸化膜、シリコン窒
化膜、第２シリコン酸化膜を順次形成する工程と、前記
第２シリコン酸化膜上にレジストを形成し、これをパタ
ーニングする工程と、前記レジストをマスクに、前記第
２シリコン酸化膜の所定箇所をエッチングし、前記シリ
コン窒化膜の一部を露出させる工程と、前記第２シリコ
ン酸化膜をマスクに、前記第１シリコン酸化膜の所定表
面が露出するよう、前記第２シリコン酸化膜の端部下の
前記シリコン窒化膜をエッチングする工程と、前記第１
シリコン酸化膜と前記第２シリコン酸化膜上に導電膜を
形成する工程と、前記第２シリコン酸化膜をマスクに前
記導電膜をエッチングし、前記第２シリコン酸化膜の端
部下に電気的に独立した２つの導電膜を残存形成させる
工程を具備することを特徴とする半導体装置の製造方法
を提供する。

【０００８】

【作用】本発明の半導体装置の製造方法は、導電膜を形
成するために、シリコン窒化膜をエッチングする場合
に、第２シリコン酸化膜をマスクに等方性エッチングに
より第２シリコン酸化膜下にシリコン窒化膜により分離
される２箇所の独立した領域を形成するというものであ
る。この時マスクとなっている第２シリコン酸化膜は、
残存させたシリコン窒化膜を柱とする屋根の形状を成し
ており、この柱の両側に導電膜が形成される。このよう
な屋根の形状を形成する方法としては等方性エッチング
が最も簡単であり、本発明の様にシリコン窒化膜を第１
シリコン酸化膜と第２シリコン酸化膜の間に形成するこ
とで、エッチングレートの大きいシリコン窒化膜が選択
的にエッチングされる。ところで、屋根である第２シリ
コン酸化膜はレジストをマスクにパターニングされたも
のであり、そのため第２シリコン酸化膜とレジストの半
導体基板方向の幅は等しくなる。この幅は最小加工寸法
と称され、レジストはこれ以上小さく形成させることが
できない。従って第２シリコン酸化膜の幅も限界とな
る。しかしながら本発明においては、このような最小加
工寸法を有する第２シリコン酸化膜であっても、それ以
下の寸法を有する電気的に独立した２つの導電膜を形成
することができる。

【０００９】

【実施例】本発明の第１の実施例を図１〜図６を用いて
説明する。図１は半導体基板上に絶縁膜を積層する工程
を示している。表面に絶縁膜２を有する半導体基板１上
に、第１シリコン酸化膜５と、この第１シリコン酸化膜
５とエッチング特性の異なるシリコン窒化膜７と、この
シリコン窒化膜７とエッチング特性の異なる第２シリコ
ン酸化膜６を順次形成する。さらに、この第２シリコン
酸化膜６上に写真蝕刻法によりレジスト４を最小加工寸
法ｌ1'でパターニングする。

【００１０】図２は第１シリコン酸化膜の所定領域を露
出させる工程を示している。前工程で形成したレジスト
４をマスクとし、さらにシリコン窒化膜７をエッチング
ストップ層として第２シリコン酸化膜６を異方性エッチ
ングによりパターニングし、シリコン窒化膜７の一部を
露出させる。次に第２シリコン酸化膜６をマスクとし、
さらに第１シリコン酸化膜５をエッチングストップ層と
してシリコン窒化膜７をエッチングし、第１シリコン酸
化膜５の一部を露出させる。この時、第２シリコン酸化
膜６の幅はレジスト４のｌ1'と同じとなる。またレジス
ト４をマスクにシリコン窒化膜７と第２シリコン酸化膜
６を連続してエッチングする方法も有効である。

【００１１】図３はシリコン窒化膜の所定領域を除去す
る工程を示している。第２シリコン酸化膜６をマスクと
して、等方性エッチングにより第２シリコン酸化膜６の
下部にシリコン窒化膜４を残存形成させる。従って、シ
リコン窒化膜７の基板方向の幅は、第２シリコン酸化膜
６の幅よりも小さくなる。

【００１２】図４はタングステン（Ｗ）膜を形成する工
程を示している。第１シリコン酸化膜５および第２シリ
コン酸化膜６上に、前工程でシリコン窒化膜７を除去し
た領域を埋めるようにＷ膜３を形成する。

【００１３】図５はＷ膜をパターニングする工程を示し
ている。第２シリコン酸化膜６をマスクとし、さらに第
１シリコン酸化膜５をエッチングストップ層としてＷ膜
３を異方性エッチングによりパターニングし、第２シリ
コン酸化膜６の下部にＷ膜３を残存形成させる。このＷ
膜３の幅を配線寸法としてｌ2'で示す。また、ｌ2'は図
１に示すレジスト４の最小加工寸法ｌ1'よりも小さくな
る。

【００１４】図６は第３シリコン酸化膜を形成する工程
を示している。第１シリコン酸化膜６および第２シリコ
ン酸化膜６上に、前工程においてＷ膜を除去した領域が
埋まるように第３シリコン酸化膜９を形成する。

【００１５】本発明におけるＷ膜３は第２シリコン酸化
膜６をマスクとしてパターニングされている。さらに、
第２シリコン酸化膜６はレジスト４をマスクとしてパタ
ーニングされている。従って図５に示すＷ膜３は図１に
示すレジスト膜４の最小加工寸法ｌ1 ´ の幅を利用
し、その間に２箇所の独立したＷ膜３を形成させている
ことになる。またその配線寸法は従来方法よりも小さ
い。第２の実施例として多層配線する場合の上層配線と
下層配線とのコンタクトに関して述べる。尚、ここで言
う下層配線と上層配線は、それぞれ請求項における第１
導電性膜、第２導電性膜のことである。

【００１６】図７は半導体基板上に下層配線と絶縁膜を
積層する工程を示している。先ず、表面に絶縁膜２を有
する半導体基板１上の所定箇所に下層配線であるＷ膜３
を形成する。次に、このＷ膜３膜を完全に覆うよう第１
シリコン酸化膜５を形成する。続いてＷ膜３上に後に形
成される上層配線であるＷ膜と電気的なコンタクトを取
るための開口部８を形成し、その後、この開口部８中と
第１シリコン酸化膜５上にシリコン窒化膜７を形成し、
さらに、このシリコン窒化膜７上に第２シリコン酸化膜
６を形成する。

【００１７】図８は第２シリコン酸化膜をパターニング
する工程を示している。第２シリコン酸化膜６上に最小
加工寸法がｌ1'であるレジスト４を写真蝕刻法によりパ
ターニングした後、このレジスト４をマスクにして第２
シリコン酸化膜６を異方性エッチングによりパターニン
グし、シリコン窒化膜７の所定領域を露出させる。

【００１８】図９は上層配線領域を形成する工程を示し
ている。第１シリコン酸化膜５と第２シリコン酸化膜６
をマスクとして、等方性エッチングによりＷ膜３の表面
が露出するまでシリコン窒化膜７を除去し、上層配線
（Ｗ膜）を形成するための領域を設ける。この領域は第
２シリコン酸化膜６とＷ膜３の露出面および第１シリコ
ン酸化膜５で囲まれる部分を指し、以後、上層配線領域
とする。

【００１９】図１０はＷ膜を形成する工程を示してい
る。前工程において形成された上層配線領域にＷ膜３を
堆積させる。さらに、次工程でこのＷ膜３をエッチング
するためのレジスト４をＷ膜３上に写真蝕刻法によりパ
ターニングする。

【００２０】図１１はＷ膜をパターニングする工程を示
している。前工程で形成された図示せぬレジストをマス
クとして、異方性エッチングによりＷ膜３の所定箇所を
除去し、開口部８中と第２シリコン酸化膜６の下部にＷ
膜３を残存形成させる。

【００２１】図１２は第３シリコン酸化膜を形成する工
程を示している。第１シリコン酸化膜３および第２シリ
コン酸化膜６上に、前工程においてＷ膜を除去した領域
が埋まるように第３シリコン酸化膜９を形成する。

【００２２】以上、下層配線と上層配線のコンタクト
は、パターニングされた第２シリコン酸化膜６の下部に
独立した２つのＷ膜３を形成する工程において、開口部
８を形成し、この開口部８にＷ膜３を埋め込むことによ
りコンタクトが可能となる。

【００２３】第３の実施例として多層配線を行う場合に
おいて、下地としての第１シリコン酸化膜に大きな段差
がある場合の多層配線について述べる。本実施例は、第
２の実施例に示した工程とほぼ同じ工程をたどるため簡
潔に述べる。

【００２４】図１３は第２シリコン酸化膜をパターニン
グする工程を示している。１は半導体基板、２は半導体
基板１表面に形成された絶縁膜、３はパターニングされ
たＷ膜（下層配線）、５は第１シリコン酸化膜、７はシ
リコン窒化膜、６は第２シリコン酸化膜である。第１シ
リコン酸化膜４は、比較的薄く形成されているために、
その表面形状はＷ膜４の形状を投影しており段差が生じ
ている。シリコン窒化膜７の所定領域が露出するよう、
第２シリコン酸化膜６上に形成された図示せぬレジスト
をマスクとして、第２シリコン酸化膜６をパターニング
する。

【００２５】図１４は第３シリコン酸化膜を形成する工
程を示している。シリコン窒化膜７を等方性エッチング
し、第２シリコン酸化膜６下に上層配線領域を形成した
後、本領域にＷ膜３を残存形成させる。最後に、第１シ
リコン酸化膜５および第２シリコン酸化膜６上に、前工
程においてＷ膜３を除去した領域が埋まるように第３シ
リコン酸化膜９を形成する。

【００２６】以上の工程から判るように、段差を有する
第１シリコン酸化膜５を下地とした場合においても多層
配線を容易に形成することができる。尚、第２シリコン
酸化膜６の形状は湾曲しているが、半導体装置の動作に
何等影響を及ぼすものではない。また本発明に用いる導
電性膜は、Ｗの他にＡｌ、Ａｕ、Ｃｕであっても良い。

【００２７】

【発明の効果】以上説明したように、本発明を用いれ
ば、導電膜を形成する場合において、レジストの最小加
工寸法に影響されず、しかも１つのレジストに対して結
果的に２つ配線を形成することのできる半導体装置の製
造方法を提供することができる。

【図面の簡単な説明】

【図１】第１の実施例による半導体基板上に膜を積層す
る工程を示した図。

【図２】第１の実施例による第１シリコン酸化膜の所定
領域を露出させる工程を示した図。

【図３】本第１の実施例によるシリコン窒化膜の所定領
域を除去する工程を示した図。

【図４】第１の実施例によるＷ膜を形成する工程を示し
た図。

【図５】第１の実施例によるＷ膜をパターニングする工
程を示した図。

【図６】第１の実施例による第３シリコン酸化膜を形成
する工程を示した図。

【図７】第２の実施例による半導体基板上に下層配線と
膜を積層する工程を示す図。

【図８】第２の実施例による第２シリコン酸化膜をパタ
ーニングする工程を示す図。

【図９】第２の実施例による上層配線領域を形成する工
程を示している。

【図１０】第２の実施例によるＷ膜を形成する工程を示
している。

【図１１】第２の実施例によるＷ膜をパターニングする
工程を示している。

【図１２】第２の実施例による第３シリコン酸化膜を形
成する工程を示している。

【図１３】第３の実施例による第２シリコン酸化膜をパ
ターニングする工程を示している。

【図１４】第３の実施例による第３シリコン酸化膜を形
成する工程を示している。

【図１５】従来例による半導体基板上にＷ膜をパターニ
ングする工程を示している。

【図１６】従来例によるレジストを形成する工程を示し
ている。

【図１７】従来例による第２シリコン酸化膜を形成する
工程を示している。

【符号の説明】

１ 半導体基板 ２ 絶縁膜 ３ Ｗ膜 ４ レジスト ５ 第１シリコン酸化膜 ６ 第２シリコン酸化膜 ７ シリコン窒化膜 ８ 開口部 ９ 第３シリコン酸化膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、第１シリコン酸化膜、
   シリコン窒化膜、第２シリコン酸化膜を順次形成する工
   程と、 前記第２シリコン酸化膜上にレジストを形成し、これを
   パターニングする工程と、 前記レジストをマスクに、前記第２シリコン酸化膜の所
   定箇所をエッチングし、前記シリコン窒化膜の一部を露
   出させる工程と、 前記第２シリコン酸化膜をマスクに、前記第１シリコン
   酸化膜の所定表面が露出するよう、前記第２シリコン酸
   化膜の端部下の前記シリコン窒化膜をエッチングする工
   程と、 前記第１シリコン酸化膜と前記第２シリコン酸化膜上に
   導電性膜を形成する工程と、 前記第２シリコン酸化膜をマスクに前記導電膜をエッチ
   ングし、前記第２シリコン酸化膜の端部下に電気的に独
   立した２つの導電膜を残存形成させる工程を具備するこ
   とを特徴とする半導体装置の製造方法。
2. 【請求項２】 半導体基板上の所定箇所に第１導電膜を
   形成する工程と、 前記第１導電性膜を覆うように、前記半導体基板上に第
   １シリコン酸化膜を形成する工程と、 前記第１導電性膜の一部が露出するよう前記第１導電性
   膜上の前記第１シリコン酸化膜を除去する工程と、 前記第１導電性膜と前記第１シリコン酸化膜上にシリコ
   ン窒化膜と第２シリコン酸化膜を順次形成する工程と、 前記第２シリコン酸化膜上にレジストを形成し、さらに
   パターニングすることによって前記第１導電性膜上方に
   前記レジストを残存形成する工程と、 前記レジストをマスクに、前記第２シリコン酸化膜の所
   定箇所をエッチングし、前記シリコン窒化膜の一部を露
   出させる工程と、 前記第２シリコン酸化膜をマスクに、前記第１シリコン
   酸化膜の所定表面と前記第１導電膜の一部が露出するよ
   う、前記第２シリコン酸化膜の端部下の前記シリコン窒
   化膜をエッチングする工程と、 前記第１導電膜と前記第１シリコン酸化膜と前記第２シ
   リコン酸化膜上に第２導電膜を形成する工程と、 前記第２シリコン酸化膜をマスクに前記第２導電膜をエ
   ッチングし、前記第２シリコン酸化膜の下部および前記
   １導電膜上に電気的に独立した２つの導電膜を残存形成
   させる工程を具備することを特徴とする半導体装置の製
   造方法。
3. 【請求項３】 前記シリコン窒化膜のエッチングが等方
   性エッチングであることを特徴とする請求項１および請
   求項２記載の半導体装置の製造方法。
4. 【請求項４】 前記レジストをマスクに、前記第２シリ
   コン酸化膜および前記シリコン窒化膜のエッチングを連
   続で行うことを特徴とする請求項１および請求項２記載
   の半導体装置の製造方法。