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JPH06310607A - 接触孔の製造方法 - Google Patents

接触孔の製造方法

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Publication number
JPH06310607A
JPH06310607A JP6070188A JP7018894A JPH06310607A JP H06310607 A JPH06310607 A JP H06310607A JP 6070188 A JP6070188 A JP 6070188A JP 7018894 A JP7018894 A JP 7018894A JP H06310607 A JPH06310607 A JP H06310607A
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JP
Japan
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conductive layer
layer
contact hole
insulating layer
spacer
Prior art date
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Withdrawn
Application number
JP6070188A
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English (en)
Inventor
Hanno Melzner
メルツナー ハンノ
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Siemens Corp
Original Assignee
Siemens Corp
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Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
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Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 （修正有） 【目的】 特にＤＲＡＭ記憶セルのビット線がコンデン
サ上に配設されているビット線の接触孔の形成に適して
いる接触孔の製造方法を提供する。 【構成】 第２絶縁層５で覆われた第２導電層４に対し
て分離されている第１導電層２を露出しておりまた第２
導電層４に対して自己整合されている接触孔の形成に際
して、第２絶縁層５をエッチングした後第２導電層４を
等方性にエッチングし、その結果スリットが第２絶縁層
５の下に生じる。このスリットは接触孔の側壁に絶縁ス
ペーサ９を形成することによりスペーサ材で満たされ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、第１導電層、その上に
配設されている第１絶縁層、その上に配設されている第
２導電層及びその上に配設されている第２絶縁層を有す
る半導体構造物中に、第２導電層に対して分離されてい
る第１導電層を露出する接触孔を形成する方法に関す
る。
【０００２】
【従来の技術】集積回路を形成する際、半導体基板上に
は例えば配線に際して絶縁層により互いに分離されてい
る多数の導電層を施す。上方の導電層を形成する前に絶
縁層中に接触孔をエッチングすることによって、それぞ
れ２つの連続する（即ち当該絶縁層のみによって分離さ
れている）導電層を絶縁層中の接触孔によって接続する
ことは一般的である。
【０００３】しかし下方の（第１の）導電層と後にそれ
に続く（即ちその上に連続する第２層ではなく、例えば
第３の）導電層との間に電気的接続が必要となる場合が
あり、その際その間にある第２導電層は完成装置内で接
触化されてはならない。このような場合は通常第２導電
層をその形成後にこの層が後に接触孔となる箇所で除去
し、第２絶縁層の形成後に接触孔を２つの互いに重なり
合う絶縁層を介してエッチングすることにより構造化す
る。その際第２導電層（即ちその縁）と接触孔の側壁と
の間に必要な絶縁間隔ｉminがこの間隔を決定する２つ
のフォトレジストマスクに最大限の不整合が存在する場
合にも確保されなければならない。そのためこのような
接続部の所要面積は当然著しく高められることになる。
【０００４】この種の電気的接続の例にはＤＲＡＭセル
の設計におけるビット線接触がある。その場合コンデン
サは積層キャパシタンスとしてビット線の下に配設され
ている。更に（第３の導電層としての）ビット線の接触
は選択トランジスタのＳ／Ｄ領域（第１導電層）に対す
るコンデンサ面（第２導電層）を介して形成されなけれ
ばならず、またコンデンサに対して分離して行われなけ
ればならない。
【０００５】この種のビット線の接触には、コンデンサ
に対する接触孔の自己整合された形成を可能にする方法
が公知である。その際セルプレート（第２導電層）をそ
れに続く第２絶縁層の析出以前に構造化せず、その代わ
りイトー（Ｉｔｏｈ）その他の論文「ＶＬＳＩ Ｓｙｍ
ｐｏｓｉｕｍ」１９９１年、第９頁に記載されているよ
うに接触孔の側壁にスペーサを形成する。しかしその結
果実質接触面は、スペーサが少なくとも絶縁間隔ｉmin
の厚さを有していなければならないことから、著しく縮
小化される。更にゲート及び／又はフィールド酸化物は
自己整合性を備えていない。
【０００６】キュスターズ（Ｋｕｅｓｔｅｒｓ）その他
の文献「Ｊｏｕｒｎａｌ ｄｅ Ｐｈｙｓｉｑｕｅ」Ｃ
４、Ｔｏｍｅ ４９、１９８８年９月、第Ｃ４−５０３
頁にはスペーサを形成する代わりに露出するセルプレー
トの縁を熱的に酸化し、それにより比較的大きな接触面
を使用できることが記載されている。しかしトランジス
タの完成後に熱負荷はできるだけ少なくなければならな
いため酸化による熱負荷は一つの欠点となる。
【０００７】
【発明が解決しようとする課題】本発明は、第２絶縁層
で覆われた第２導電層に対して分離されている第１導電
層を露出しており、また第２導電層に対して自己整合さ
れている接触孔の製造方法を提供することを課題とす
る。これは特にＤＲＡＭ記憶セルのビット線がコンデン
サの上方に配設されているビット線の接触孔の形成に適
している。
【０００８】
【課題を解決するための手段】この課題は本発明の請求
項１の特徴部分に記載の製造方法により解決される。
【０００９】本発明方法の場合、公知方法に比べて著し
く薄いスペーサがより大きな接触面を得るために必要と
なる。第２導電層に必要な絶縁間隔は、接触孔を（少な
くとも部分的に）エッチングした後第２導電層を接触孔
の側壁で等方性エッチングにより除去し、その結果水平
なスリットが調整可能の水平な延び幅で生じることによ
り確保される。引続きスペーサ材を析出する際にこのス
リットは満たされ、絶縁間隔は合わせてｘ＋ｄsp（ｄsp
＝スペーサの厚さ）となる。即ちスペーサの厚さを公知
方法に比べてｘだけ少なくすることができる。しかしこ
のスペーサの厚さはスリットを満たすために少なくとも
第２導電層の層厚ｙの半分の厚さでなければならない。
接触面を全般的にｄsp＝ｙ／２だけ減らすか、又はリソ
グラフィーにより開けられた接触孔を全般的に実質上必
要な接触面よりもｙ／２だけ大きくしなければならな
い。
【００１０】ビット線の接触孔の形成にこの方法を使用
した場合自己整合性はフィールド酸化物及びゲートに対
しても実現することができる。このような装置では最大
接触面は２つのゲート（又はその側方の絶縁物）間に予
め設定された間隔によって規定されており、この面はｉ
minよりも著しく狭くてもよい細いスペーサによって減
らされるに過ぎない。
【００１１】
【実施例】本発明の実施例を図面に基づき以下に詳述す
る。
【００１２】図１の本発明方法の第１の実施例に基づく
半導体基板１上又は１内には、既に構造化されていても
又はドープ領域の形で存在していてもよい導電層２があ
る。その上に例えば酸化ケイ素からなる第１絶縁層３が
施され、場合によっては構造化されている。しかしこの
絶縁層３は形成されるべき接触孔の位置には残留してい
る。第２導電層４を施し、場合によっては構造化する
が、しかしこの層も後に接触孔となる箇所では除去され
ていない。更に例えば酸化ケイ素からなる第２絶縁層５
を施す。これらの導電層はポリシリコンであってもよ
い。次にリソグラフィーにより接触孔を又はリソグラフ
ィーにより接触面８を画定するためフォトレジストマス
ク６を形成する。このマスクによりまず第２絶縁層５を
異方性に、有利には第２導電層に対して選択的にエッチ
ングする。引続き第２導電層４をその下にある第１絶縁
層３に対して主に等方性に選択してエッチングし、その
結果水平なスリット７が第２絶縁層５の下に生じる。そ
の水平方向の延び幅ｘはエッチングの時間によって調整
可能であり、その垂直方向への延び丈ｙは第２導電層の
層厚により決定される。引続き第１絶縁層３を第１導電
層２が露出する（これはリソグラフィーにより画定され
た接触面８の部分である）まで異方性にエッチングす
る。ここでフォトレジストマスク６を除去する。しかし
このマスクは、それぞれ絶縁層の材料及び厚さによって
も、また使用されるエッチング処理の選択によっても第
１絶縁層３の異方性エッチングの前又は既に第２導電層
４をエッチングする前に除去してもよい。
【００１３】図２では第１導電層２の露出後に接触孔の
側壁に絶縁スペーサ９を公知方法により形成する。その
際スペーサ９の厚さは一方では水平方向のスリット７を
完全に満たし、即ち少なくとも層厚ｙを有する第２導電
層４の厚さの半分を満たし、また一方では水平方向のア
ンダーエッチング部ｘとスペーサ９の厚さの合計が少な
くとも必要な絶縁間隔ｉminとなるように設定しなけれ
ばならない。できるだけ大きな実質接触面８を得るため
に、スペーサ９の厚さｄspを有利にはほぼｙ／２に等し
くし、アンダーエッチング部ｘを必要に応じて適合さ
せ、ｘ＋ｙ／２≧ｉminとする。
【００１４】第１絶縁層３は特にその層厚が僅かである
場合はスペーサ９のエッチング中でも除去可能である。
更にスペーサ９の形成を第２導電層４の等方性エッチン
グに引続いて行う。
【００１５】層厚ｙが設けられたアンダーエッチング部
の延び幅ｘよりも必ずしも明瞭に少なくない場合には、
第２導電層４のエッチングの際にほぼ垂直な縁４ａを得
るために異方性エッチングと等方性エッチングを組み合
わせて使用する。
【００１６】図３では、本発明方法を特に上記の形式の
ＤＲＡＭ記憶セルのビット線をそれに属する選択トラン
ジスタのＳ／Ｄ領域と接続する接触孔を形成するのに有
利に使用することができる。この接触孔をトランジスタ
のゲートに自己整合して形成すべき場合、最大限の接触
面は絶縁カプセルを有する２つの隣接するゲートの間隔
並びにフィールド酸化物の領域により予め設定される。
【００１７】図３にはフィールド酸化物の領域１１及び
第１導電層２としてＳ／Ｄ領域を有する基板１並びに半
導体基板上に配設されたゲートカプセル１２’を有する
ゲート１２、下方コンデンサプレート１３、第１絶縁層
３としてのコンデンサ誘電体及び第２導電層４としての
セルプレート及び第２絶縁層５としての平坦化された誘
電体が示されている。上述したように平坦化された誘電
体５を異方性に、有利にはセルプレート４に対して選択
的にエッチングし、次にセルプレート４を主として等方
性に、有利にはその下にあるコンデンサ誘電体３に対し
て選択的にエッチングするためにレジストマスク（図示
せず）でまずリソグラフィーにより画定された接触孔を
少なくとも部分的に形成する。水平方向の延び幅ｘを有
する水平なスリット７が生じる。
【００１８】図４では、有利には等方性エッチング後直
ちに側壁にスペーサ９を形成するが、その厚さｄspは第
２導電層４の層厚のほぼ半分に等しい。何れにせよ水平
なスリット７は満たされなければならない。スペーサ９
をエッチングする際同時に接触孔の底部の薄いコンデン
サ誘電体３を除去し、接触面８’を露出するが、これは
全般的に元のリソグラフィーにより画定された接触面又
はゲート及びフィールド酸化物により画定された最大限
の大きさを有する接触面よりもｄsp＝ｙ／２だけ小さ
い。
【００１９】既に記載したように公知方法の場合よりも
著しく薄いスペーサで済むため接触面の削減は遥かに少
なく、また所定の必要とされる接触面の場合ゲートの間
隔を狭めることができる。
【００２０】図５では図４の拡大された部分断面にエッ
チングされたスリット７が隣接する下方コンデンサプレ
ート１３に達するまで水平方向に延びている。このもう
１つの等方性エッチングではスリットは上へ折れ曲が
り、絶縁間隔はそれ以上広がっていない。従って接触孔
のリソグラフィーにより画定された縁は少なくとも ａmin＝ｉmin−ｄsp＋ｙ ＝ｉmin＋ｙ／２ 下方コンデンサプレート１３から隔たっていなければな
らない。即ちセルプレート４は１つにはａminを削減す
るためにまた１つには接触面の削減をスペーサにより僅
かにするためになるべく薄い方がよい。それというのも
間隔ａminはリソグラフィーにより画定された接触孔が
不整合状態であってもコンデンサに対して保たれねばな
らないため、考慮しなければならない間隔は ａmin＋Δ＝ｉmin＋ｙ／２＋Δ （Δは縁層の欠陥を表す）となる。従来のビット線接触
部の形成と比べて（即ち後に接触孔となる箇所で第２導
電層を第２絶縁層を析出する前に除去するのに比べて）
コンデンサとビット線接触部との間隔はΔ＋ｙ／２だけ
減少される。
【図面の簡単な説明】
【図１】本発明方法の第１実施例に基づく半導体基板、
その上に交互に施された複数層の導電層、絶縁層及び接
触孔を画定するフォトレジストマスクの断面図。
【図２】図１の接触孔側壁に絶縁スペーサを形成した断
面図。
【図３】ビット線接触孔の実施例の製造過程の断面図。
【図４】図３の接触孔側壁にスペーサを形成した断面
図。
【図５】図４の部分拡大断面図。
【符号の説明】
１ 半導体基板 ２ 第１導電層 ３ 第１絶縁層 ４ 第２導電層 ５ 第２絶縁層 ６ フォトレジストマスク ７ スリット ８ 接触面 ９ 絶縁スペーサ １１ フィールド酸化物範囲 １２ ゲート １３ コンデンサプレート

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１導電層（２）、その上に配設されて
    いる第１絶縁層（３）、その上に配設されている第２導
    電層（４）及びその上に配設されている第２絶縁層
    （５）を有している半導体構造物中に、第２導電層
    （４）に対して分離されている第１導電層（２）を露出
    する接触孔を以下の諸工程、即ち第２絶縁層（５）をリ
    ソグラフィーにより接触孔を画定するフォトレジストマ
    スク（６）の使用下に異方性エッチングし、第２導電層
    （４）を第２絶縁層（５）の下に水平なスリット（７）
    が生じるように専ら等方性エッチングし、接触孔の側壁
    に絶縁スペーサ（９）を形成し、第１絶縁層（３）をス
    ペーサの形成前、形成中又は形成後にエッチングする各
    工程で製造することを特徴とする接触孔の製造方法。
  2. 【請求項２】 第２絶縁層（５）及び／又は第２導電層
    （４）のエッチングにそれぞれその下にある層に対して
    高度の選択性を有するエッチング工程を使用することを
    特徴とする請求項１記載の方法。
  3. 【請求項３】 第１導電層（２）として半導体基板
    （１）内にドープされた領域を使用し及び／又は第１絶
    縁層（３）としてＯＮＯ三重層を使用し及び／又は第２
    導電層（４）としてポリシリコン層を使用し及び／又は
    第２絶縁層（５）としてプレーナ化された酸化ケイ素層
    を使用することを特徴とする請求項１又は２記載の製造
    方法。
  4. 【請求項４】 スペーサ（９）を第２導電層のほぼ半分
    の層厚に相当する厚さに形成することを特徴とする請求
    項１ないし３の１つに記載の製造方法。
  5. 【請求項５】 第２導電層と接触孔との間に予め選択さ
    れている絶縁間隔ｉminをスリット（７）の水平方向の
    延び幅ｘとスペーサの厚さｄspがｘ＋ｄsp≧ｉminとな
    るように選択することを特徴とする請求項１ないし４の
    １つに記載の方法。
  6. 【請求項６】 第１導電層（２）、その上に配設されて
    いる第１絶縁層（３）、更にその上に配設されている第
    ２導電層（４）及びその上に配設されている第２絶縁層
    （５）を有する半導体構造物の第２導電層に対して分離
    されている第１導電層（２）を露出する接触孔におい
    て、接触孔が第２導電層（４）の縁（４ａ）に対して自
    己整合されて配設されており、接触孔の側壁が絶縁スペ
    ーサ（９）で覆われており、その水平方向の延び幅が第
    ２絶縁層（４）の縁（４ａ）で少なくとも予め選択され
    た絶縁間隔ｉminに相当しており、側壁の残りの範囲で
    はそれより僅かであることを特徴とする接触孔が第２導
    電層に対して分離されている第１導電層を露出している
    接触孔。
  7. 【請求項７】 スペーサ（９）の水平方向の延び幅が側
    壁（スペーサの厚さ）のその他の範囲で第２導電層
    （４）のほぼ半分の層厚に相当していることを特徴とす
    る請求項６記載の接触孔。
  8. 【請求項８】 ビット線用接触孔として使用する際に記
    憶コンデンサを主としてトランジスタの上部及びビット
    線の下部に配設することを特徴とする請求項６又は７記
    載の接触孔。
JP6070188A 1993-03-24 1994-03-16 接触孔の製造方法 Withdrawn JPH06310607A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4309611A DE4309611A1 (de) 1993-03-24 1993-03-24 Herstellverfahren für ein Kontaktloch
DE4309611.5 1993-03-24

Publications (1)

Publication Number Publication Date
JPH06310607A true JPH06310607A (ja) 1994-11-04

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ID=6483760

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Application Number Title Priority Date Filing Date
JP6070188A Withdrawn JPH06310607A (ja) 1993-03-24 1994-03-16 接触孔の製造方法

Country Status (5)

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EP (1) EP0617463A1 (ja)
JP (1) JPH06310607A (ja)
KR (1) KR940022712A (ja)
DE (1) DE4309611A1 (ja)
TW (1) TW249862B (ja)

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