JPH0662262A

JPH0662262A - デジタル画像ｃｏｄｅｃ（圧縮及び伸長）プロセッサ用ブロック制御方法及び装置

Info

Publication number: JPH0662262A
Application number: JP5084742A
Authority: JP
Inventors: Thomas A Horvath; トーマス・アコス・ホーバス; Norman H Kreitzer; ノーマン・ヘンリー・クライツァー; Andy G-C Lean; アンディ・ゲン−チュン・リーン; Thomas Mccarthy; トーマス・マッカーシー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-06-04
Filing date: 1993-04-12
Publication date: 1994-03-04
Also published as: US5450599A

Abstract

(57)【要約】【目的】画像の処理中、処理制御パラメータを動的な
方法で修正することができ、さらにブロック単位での自
動的かつ柔軟なパイプライン制御方法及び装置を提供す
ること。【構成】画像データ入力バッファ２８は、各画像デー
タブロックについて、関連する画像データブロックの処
理の制御のための制御情報を記憶する。アドレスバッフ
ァ３４はアドレスを記憶するが、その各アドレスは画像
メモリ２２内でのアドレスブロックの最初のアドレスを
示す。ローカルコントローラ１８は、アドレスバッファ
へ書き込まれるアドレスに反応して、処理対象ブロック
の制御情報を読み出し、その読み出した情報に従いＣＯ
ＤＥＣ２４の動作を開始して離散的コサイン変換プロセ
ス及び離散的コサイン変換量子化プロセスを実行させ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にシリアルパイプラ
インデータ処理システム及び方法に関し、特にシリアル
でブロック指向データストリームを採用する処理システ
ムに関するものである。

【０００２】

【従来の技術】シリアルなブロック指向データ処理技術
を用いる時に生じる問題の一つは、シリアルデータスト
リームの翻訳に関するものである。この翻訳を用いて、
ブロック単位のシリアルデータストリームの処理に必要
とされる制御信号を決定する。

【０００３】

【発明が解決しようとする課題】例えば、画像処理アル
ゴリズムは、一般に、画像の離散的な各部分に対して働
く。離散的な各部分は、画像データのブロックと呼ばれ
る。しかし、処理パイプライン中に複数のブロックが同
時に存在しているために、パイプライン制御の監理は、
ホストのデータ処理システムやコプロセッサにとって、
コストの高いオーバーヘッド要因となっている。Ｊｏｉ
ｎｔＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔｓＧ
ｒｏｕｐ（ＪＰＥＧ）やＭｏｔｉｏｎＰｉｃｔｕｒｅ
ＥｘｐｅｒｔｓＧｒｏｕｐ（ＭＰＥＧ）と呼ばれる
技術のような、画像圧縮及び伸長（ＣＯＤＥＣ）技術
は、離散的コサイン変換（ＤＣＴ）関数を使用してい
る。これらの技術では、画像をブロックと呼ばれる多数
の小さい領域へ分割する。次いで、これらのブロック
は、順次、ＤＣＴ関連の機能を実現する高速ハードウェ
アを含んだ処理パイプラインへ入って処理される。

【０００４】このような画像の処理中、処理制御パラメ
ータを動的な方法で修正することがしばしば望ましくな
る。

【０００５】故に、本発明の目的は、ブロックの制御パ
ラメータを動的な方法で修正するための技術を提供する
ことである。

【０００６】本発明のさらなる目的は、パイプラインデ
ータバッファを用い、その内容を変換することで、ブロ
ック単位での自動的かつ柔軟なパイプライン制御を提供
することである。

【０００７】

【課題を解決するための手段】直列に接続された多数の
計算ルーチンもしくは関数を持つプロセスパイプライン
アーキテクチャを用いて構築された画像処理システムに
よって、前述及びその他の問題を解決し、本発明の目的
を実現することができる。ＦｉｒｓｔＩｎ−Ｆｉｒｓ
ｔＯｕｔバッファ（ＦＩＦＯ）のようなバッファ及び
ローカルステートマシン（ＬＳＭ）が、隣接して直列に
接続されているルーチンもしくは関数の間に差し挟まれ
ている。

【０００８】本発明の好ましい実施例では、データブロ
ックは画像データからなり、処理ステージの一つは係数
を生成する離散的コサイン変換プロセスを実行し、処理
ステージの別の一つは離散的コサイン変換量子化プロセ
スを実行し、処理ステージの別の一つは量子化された離
散的コサイン変換係数のエントロピーを減少させるプロ
セスを実行する。数々の処理ステージは、他の処理ステ
ージと一致して働き、画像の圧縮（エンコーディング）
及び伸長（デコーディング）を行う。

【０００９】本発明の好ましい実施例では、第１番目の
処理ステージは、第２番目のものへ、画像データ入力バ
ッファ、画像データ出力バッファ、アドレスバッファを
含む複数のバッファを介して接続されている。アドレス
バッファは、アドレスを記憶するが、各アドレスは、画
像メモリ内で複数アドレスのブロックの最初のアドレス
を識別する。画像メモリ内のアドレスの各々のブロック
には、伸長された画像データのブロックが記憶されてい
る。ローカルコントローラは、アドレスバッファへのア
ドレス書き込みに反応して、離散的コサイン変換プロセ
ス及び離散的コサイン変換量子化プロセスを実行する処
理ステージの動作を開始させる。

【００１０】本発明の教える通り、画像データの各ブロ
ックには、それに関するブロック処理制御情報が付いて
いる。画像データのデコーディングでは、１ユニットの
処理制御情報及びそれに関連している画像データの１ブ
ロックが、ＦｉｒｓｔＩｎ−ＦｉｒｓｔＯｕｔ（Ｆ
ＩＦＯ）のような１個のバッファに記憶される。画像デ
ータの各ブロックのデコーディングに先立ち、制御情報
がまずバッファから引き出され、ＪＰＥＧ方式を実現す
るＤＣＴに基づいた回路のような、データブロック処理
回路へ入力させられる。それから、データブロックがそ
のデータブロック処理回路へ入力され、処理制御ユニッ
トに表現されている情報に従って、ブロック全体が処理
される。

【００１１】画像データのエンコーディングでは、圧縮
されていない画像データブロックは画像メモリに記憶さ
れ、画像データの各ブロックについて、バッファが対応
するワードもしくは処理制御情報のユニットを記憶して
いる。アドレスバッファへ書き込まれるアドレスに反応
して、処理制御情報の最初のワードが読み出され、画像
データ圧縮回路へ入力される。アドレスが、圧縮されて
いない画像データの対応するブロックへアクセスするた
めに、読み出される。続いて、画像データブロックが、
制御情報に従って圧縮される。

【００１２】両方の場合（画像データの圧縮及び伸長）
において、順次バッファリングされる制御情報のユニッ
トが、処理回路をコンフィギュアして関連する画像デー
タブロックを処理させる。このように本発明の教えると
ころは、データバッファ内で、係数データのようなデー
タブロックと、それに関連する各データブロックの処理
制御情報とを混合して扱うことである。待ち行列に入っ
た各データブロックは、待ち行列に入った関連する処理
制御情報ユニットを持つ。

【００１３】

【実施例】図１は、プロセスパイプラインアーキテクチ
ャに従い構成された、画像データコーディング及びデコ
ーディングシステム１０の実施例を示す、簡単化された
ブロック図である。

【００１４】このシステムの目的は、画像データの圧縮
（エンコーディング）及び（デコーディング）の実行で
ある。エンコーディングについては、画像メモリ２２内
の画像が圧縮／伸長（ＣＯＤＥＣ）デバイス２４へ引き
渡され、その結果圧縮されたデータは、引き続いて記憶
するため出力ＦＩＦＯ２６へ入れられる。画像データの
デコーディング時は、入力ＦＩＦＯ２８内の圧縮された
画像データがＣＯＤＥＣ２４へ引き渡され、その結果伸
長されたデータは、表示や引き続く処理のために画像メ
モリ２２へ記憶される。ローカルプロセッサ３０は、ロ
ーカルメモリ３２と出力ＦＩＦＯ２６、入力ＦＩＦＯ２
８、アドレスＦＩＦＯ３４との間に接続されている。ア
ドレスＦＩＦＯ３４は、以下に示す通り、画像メモリ２
２内のデ個０度済み画像データブロックの最初のアドレ
スを記憶している。

【００１５】本発明によると、制御レジスタ３６は、デ
ータブロックのヘッダ（Ｈ）情報を受け取ったり記憶し
たりするために、入力ＦＩＦＯ２８の出力へ接続されて
いる入力がある。このヘッダ情報は、ＣＯＤＥＣ２４の
制御情報を含んでいる。

【００１６】本発明のこの実施例によると、ＣＯＤＥＣ
２４は、離散的コサイン変換（ＤＣＴ）に基づいた圧縮
／伸長方法を用いて、画像データを処理する。ここで好
ましいとするＤＣＴアプローチは、ＩＳＯ／ＩＥＣＪ
ＴＣ１／ＳＣ２／ＷＧ８ＣＣＩＴＴＳＧＶＩＩＩ
ＪＰＥＧ−８−Ｒ５に記述されているように、Ｊｏｉｎ
ｔＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔｓＧｒ
ｏｕｐ（ＪＰＥＧ）ベースラインに基づくものである。
この方法では、まずソース画像を８×８画素の画像デー
タブロックへ分割し、続いて、各ブロックを順次処理す
る。１個の画像データブロックの処理を図４の対称的な
論理流れ図に示す。

【００１７】圧縮に先立ち、画像データから１２８（８
ビット精度）を引くことでレベルシフトさせる。ＤＣＴ
デバイスは６４個のイベントのブロックを処理して係数
を生成し、次いでこれらの係数が、６４エントリの重み
のテーブルに従って量子化される。これらの重みは、よ
く知られている、いろいろな振動数に対する人間の目の
反応に基づいて決められている。その結果は、振動数に
依存する量子化となり、それから損失のないエントロピ
ーコーディング方式によりコーディングされる。最もよ
く用いられる損失のないエントロピーコーディング方式
は、Ｄ．Ａ．Ｈｕｆｆｍａｎ著”ＡＭｅｔｈｏｄｆ
ｏｒｔｈｅＣｏｎｓｔｒｕｃｔｉｏｎｏｆＭｉ
ｎｉｍｕｍ−ＲｅｄｕｎｄａｎｃｙＣｏｄｅｓ”，Ｐ
ｒｃ．ＩＲＥ，Ｓｅｐｔ．１９５２，ｐｐ．１０９８−
１１０１に書かれている、Ｈｕｆｆｍａｎの可変長コー
ディング（ＶＬＣ）と、Ｗ．Ｋ．Ｐｒａｔｔ著”Ｄｉｇ
ｉｒａｌＩｍａｇｅＰｒｏｃｅｓｓｉｎｇ”，Ｊｏ
ｈｎＷｉｌｅｙ＆Ｓｏｎｓ，ｐｐ．６３２、１９７
８に書かれているランレングスコーディング（ＲＬＣ）
である。これらの方式の両方（ＶＬＣ及びＲＬＣ）と
も、ＤＣＴ係数の列がしばしば長く続くゼロを含むとい
う事実を、有効に利用している。

【００１８】エンコード処理

【００１９】エンコーディング（圧縮）に関しては、圧
縮されていない元の画像は、最初は、画像メモリ２２内
に記憶されている。まず、プロセッサ３０は内部テーブ
ルをロードし、他に必要な関数を、データブロック数を
越えるものはそのままにして初期化することで、ＣＯＤ
ＥＣ２４をエンコード処理用に準備する。プロセッサ３
０は、入力ＦＩＦＯ２８へも、書くブロックのヘッダ
（Ｈ）をロードする。プロセッサ３０は、さらに、アド
レスＦＩＦＯ３４へ、処理される各画像データブロック
について画像メモリ２２のソースアドレスをロードす
る。

【００２０】エンコード処理は、ＬＳＭ１８により制御
される。データブロックのエンコードを開始するに先立
ち、ＬＳＭ１８は，入力ＦＩＦＯ２８の内容を読み出
し、ブロックヘッダ（Ｈ）を検索する。これらヘッダ
は、ＣＯＤＥＣ２４の制御情報を含んでいるが、次い
で、制御レジスタ３６へ記憶され、ＣＯＤＥＣ２４へ入
力される。

【００２１】図２（ｂ）は、画像データエンコード動作
用の入力ＦＩＦＯ２８の典型的は内容を示している。こ
こに見られるように、入力ＦＩＦＯ２８は、複数のヘッ
ダブロックを持ち、その各々が、画像メモリ２２に記憶
されている関連ある画像データのブロックに関する、Ｃ
ＯＤＥＣ２４の制御情報を含む。

【００２２】図２（ｄ）は、入力ＦＩＦＯ２８が図２
（ｂ）に示される内容を持つ際の、図１のアドレスＦＩ
ＦＯ３４の典型的な内容である。図２（ｅ）は、画像エ
ンコード動作中及びその後の、図１における出力ＦＩＦ
Ｏの典型的な内容である。

【００２３】画像データブロック１個のヘッダ情報が、
制御レジスタ３６へ与えられた後、ＬＳＭ１８は、画像
メモリ２２へ画像データブロック１個をＣＯＤＥＣ２４
へ読み込ませるためのＲＥＡＤ要求を送る。ＣＯＤＥＣ
２４は、その画像データブロックをエンコードし、圧縮
された画像データを出力ＦＩＦＯ２６へ引き渡し、続い
てプロセッサ３０が検索できるようにする。ＣＯＤＥＣ
２４は、データブロック全部の圧縮を終了すると、ＬＳ
Ｍ１８へ向けてブロックの終わり（ＥＯＢ）信号を生成
する。それに反応して、ＬＳＭ１８は、まだ処理対象の
ブロックがあれば、次の画像データブロックのヘッダ情
報を入力ＦＩＦＯ２８から検索して、上記の動作を繰り
返す。ＬＳＭ１８が、まだ処理対象のブロックがあると
判断するのは、アドレスＦＩＦＯ３４のＥＭＰＴＹ信号
線の状態が示すように、アドレスＦＩＦＯ３４中の画像
メモリ２２のソースアドレスの存在によってである。

【００２４】デコード処理

【００２５】デコーディング（伸長）に関しては、プロ
セッサ３０により、圧縮された画像データブロックが、
入力ＦＩＦＯ２８へ入力される。各ブロックにはそれに
関連するヘッダがあり、このヘッダは、関連する画像デ
ータブロックの先に位置する。プロセッサ３０が必要な
あらゆるブロック制御パラメータの記録を開始して、そ
れを保持している。プロセッサ３０は、また、処理され
る各画像データブロック毎に、画像メモリ２２のターゲ
ットアドレスを、アドレスＦＩＦＯ３４へロードする。
デコードプロセスは、ＬＳＭ１８により制御される。デ
ータブロックのデコードに先立ち、ＬＳＭ１８は、入力
ＦＩＦＯ２８の内容を読み出して、処理される画像デー
タブロックのヘッダを検索する。ヘッダは、ＣＯＤＥＣ
２４の制御情報を含んでいるが、続いて、制御レジスタ
３６へ記憶され、ＣＯＤＥＣ２４へ入力される。

【００２６】図２（ａ）は、入力ＦＩＦＯ２８の画像デ
ータデコード動作用の典型的な内容を示している。見ら
れる通り、ヘッダ情報は、画像データブロックとブロッ
クの終わり（ＥＯＢ）識別子により分散させられてい
る。

【００２７】図２（ｃ）は、入力ＦＩＦＯ２８が図２
（ａ）の内容を持つ時の、図１のアドレスＦＩＦＯ３４
の典型的な内容を示す。

【００２８】この動作に続いて、ＬＳＭ１８が再度入力
ＦＩＦＯ２８の内容を読み出して、現在処理中のブロッ
クの圧縮データの最初の１ワードを検索する。ＣＯＤＥ
Ｃ２４が、そのデータのデコードを開始し、更にデータ
を得るためにＲＥＡＤＹ指示をＬＳＭ１８へ送る。ＬＳ
Ｍ１８は、ＣＯＤＥＣ２４の各ＲＥＡＤＹ指示に反応し
て、入力ＦＩＦＯ２８の内容読み出しを続ける。ＣＯＤ
ＥＣ２４は、入力ＦＩＦＯ２８からの画像データ１ブロ
ック毎にＥＯＢを識別して、この状態を、ＥＯＢ信号配
線を駆動することでＬＳＭ１８へ指示する。ＬＳＭ１８
は、デコードされた画像データブロックがＣＯＤＥＣ２
４から画像メモリ２２へ転送されるまで、動作を遅らせ
る。ＬＳＭ１８は、更に、アドレスＦＩＦＯ３４のＥＭ
ＰＴＹ状態信号配線で示されるように、まだ処理される
ブロックがあれば、上記のプロセスを繰り返す。

【００２９】図３は、図１に示した画像データコーディ
ング及びデコーディングシステムの、好ましい実施例の
詳細な回路ブロック図である。

【００３０】本発明のこの実施例は、ＭｉｃｒｏＣｈ
ａｎｎｅｌインタフェース規格に従って動作するシステ
ムバスを持つデータ処理システムとのインタフェースを
目的とした、差し込み式回路カードで提供されている
（ＭｉｃｒｏＣｈａｎｎｅｌは、Ｉｎｔｅｒｎａｔｉ
ｏｎａｌＢｕｓｉｎｅｓｓＭａｃｈｉｎｅｓＣｏ
ｒｐｏｒａｔｉｏｎｏｆＡｒｍｏｎｋ，ＮＹの登録
商標である）。

【００３１】この回路カードは、３個の１Ｋバイト×１
８ビットＦＩＦＯ２６、２８、３４と、ローカルメモリ
３２として１個の２５６ＫバイトスタティックＲＡＭ
（ＳＲＡＭ）を持つ。また、ローカルプロセッサ３０
と、ＣＯＤＥＣ２４を構成する２個の処理デバイス（Ｄ
ＣＴ４０及びＤＣＴＱ４２）も含んでいる。デバイス４
０及び４２は、ＪｏｉｎｔＰｈｏｔｏｇｒａｐｈｉｃ
ＥｘｐｅｒｔｓＧｒｏｕｐ（ＪＰＥＧ）ベースライ
ン規格に適合している。

【００３２】本発明の好ましい実施例においては、ＤＣ
Ｔデバイス４０はＭｉｌｅｐｅｔａｓ，Ｃａｌｉｆｏｒ
ｎｉａのＬＳＩ論理として入手可能なＬ６４７３０離散
的コサイン変換プロセッサであり、ＤＣＴＱデバイス４
２もやはり、ＬＳＩ論理として入手できるＬ６４７４０
ＤＣＴ量子化プロセッサである。ＤＣＴ４０の構成及び
動作は仕様書Ｌ６４７３０（１９９０年７月）に、ＤＣ
ＴＱ４２の構成及び動作は仕様書Ｌ６４７４０（１９９
０年９月）に記述されている。これらのデバイスの両方
とも、内部データバッファ（バッファ４０ａ及びバッフ
ァ４２ａ）を含んでいる。６４バイト外部変換バッファ
４４は、以下に記述するように、ＤＣＴ４０とＤＣＴＱ
４２と共に動作する。

【００３３】制御論理は、複数のプログラマブル論理デ
バイス（ＰＬＤ）に、明確にはＳＹＳＴＥＭＣＴＲＬ
ＬＳＭ１８ａとＸＬＡＴＥＣＴＲＬＬＳＭ１８ｂ
とに含まれている。この回路カードは、画像データのエ
ンコード／デコードに特定の処理の実行のために動作す
る。

【００３４】図４に示した、上述のＪＰＥＧ圧縮／伸長
アルゴリズムは、次の３個のタスクに分割できる。

【００３５】１．８×８画素のブロックに基づいたノ
ンアダプティブ離散的コサイン変換。

【００３６】２．人間の視覚に合わせて最適化され、
かつランレングスコーディング（ＲＬＣ）によりコンパ
クト化されている重み付け関数を用いた、ＤＣＴ係数の
等間隔な量子化。

【００３７】３．量子化されたＤＣＴ係数のエントロ
ピーを減少させるＨｕｆｆｍａｎＶＬＣ（もしくはＲＬ
Ｃ）。

【００３８】図３に示したシステムは、ＤＣＴ４０がノ
ンアダプティブＤＣＴ機能を、ＤＣＴＱ４２が量子化機
能とＲＬＣを、プロセッサ３０がＶＬＣ機能を実行する
ように３個のタスクへ区切られる。

【００３９】一般に、画像データのエンコーディング時
にプロセッサ３０により実行されるＶＬＣ機能は、テー
ブル検索動作であり、元のシンボルの可変長コードワー
ドへの割当に相当する。画像データデコーディング時
は、通常は、コーディングツリーをデーコードされたデ
ータに到達するまで辿ることで、ＶＬＣがなされる。Ｖ
ＬＣコーダは、入力データを可変長コードワードへ割り
当てる。上述の通り、好ましい実施例で採用したベース
ラインＪＰＥＧ方式では、量子化したＤＣＴ係数のエン
トロピー減少のためにＨｕｆｆｍａｎコーダを用いてい
る。

【００４０】画像データデコーディングでは、圧縮され
たデータが、ホスト１４の制御のもとに、ホストバス４
６からホストバスインタフェース４８を介してシステム
バス５０を通り、ローカルＳＲＡＭ３２へ移動させられ
る。システムバス５０と画像バス５２とは、共に回路カ
ードの範囲内に含まれ、システムバスゲート５４を介し
て接続されている。

【００４１】システム資源遮断境界１４ａにおけるデー
タ転送を同期させるのは、インタフェース４８に含まれ
る２個のフラグである。具体的には、Ｒｅａｄｙ（ＲＤ
Ｙ）フラグはホスト１４によりセットされて、圧縮され
たデータブロック１個がＳＲＡＭ３２に記憶されたこと
を示す。ＲＤＹフラグ４８ａはプロセッサ３０に読まれ
て、ＤＣＴ４０及びＤＣＴＱ４２による画像データブロ
ックの伸長を開始させるのに使用される。Ａｃｋｎｗｌ
ｅｄｇｅ（ＡＣＫ）フラグ４８ｂは、ＤＣＴ４０及びＤ
ＣＴＱ４２による画像データブロックのエンコーディン
グの終了に際して、プロセッサ３０によりセットされ、
圧縮されたデータブロック１個がＳＲＡＭ３２に記憶さ
れたことを示す。

【００４２】ローカルプロセッサ３０は、インタフェー
ス機能と圧縮データストリームにおけるヘッダ取り出し
とＶＬＣとを実行するデジタル信号プロセッサ（ＤＳ
Ｐ）により実現される。ＤＳＰプロセッサ３０に適した
具体例の一つが、ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓの
ＴＭＳ３２０Ｃ３０デバイスである。理解されるべきこ
ととして、本発明の実現にはデジタル信号プロセッサは
必要ではなく、要求される処理速度と処理能力を備えて
いればどのようなデジタルデータプロセッサでも採用で
きる。ＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓｔｒｕｃｔｉ
ｏｎＳｅｔ）プロセッサは、ふさわしい型のプロセッ
サの一つである。

【００４３】ＤＳＰプロセッサ３０は、ＶＬＣ伸長機能
を実行し、ＳＲＡＭ３２に記憶されたデータからＲＬＣ
画像データブロックを構成する。プロセッサ３０は、各
部ロックのヘッダ（Ｈ）も生成する。このヘッダは、ブ
ロック毎にＤＣＴデバイス４０及びＤＣＴＱデバイス４
２用のセットアップデータを含む。その結果生じるデー
タブロックは、１６ビットワードデータとして、ＤＳＰ
ホスト３０によりデータ入力ＦＩＦＯ２８へ転送され
る。

【００４４】本発明によると、図２（ａ）に示されるよ
うに、各データブロックの前にそれに相当するセットア
ップヘッダワードが位置する。各データブロックは、１
から６４ワードのランレングスコード画像データを含ん
でいる。

【００４５】ＤＳＰプロセッサ３０は、まず内部量子化
テーブルをロードしてＤＣＴＱ４２を初期化し、さらに
各ブロックに対して、そのブロックの画像メモリ２２タ
ーゲットアドレスを与える。このターゲットアドレス
は、図２（ｃ）に示されるように、アドレスＦＩＦＯ３
４へロードされる。個のアドレスは、後に、伸長された
画像データブロックを画像メモリ２２へ記憶させるのに
使用される。

【００４６】ＳＹＳＴＥＭＣＴＲＬ１８ａは、最低
でも１個のアドレスがアドレスＦＩＦＯ３４にあること
を検出すると、画像データ処理を開始する。この条件は
プロセッサ３０が最初のブロックアドレスをロードする
と、アドレスＦＩＦＯ３４のＥＭＰＴＹ状態フラグが立
ち下がることで指示される。

【００４７】本発明によると、ＥＭＰＴＹ状態フラグの
立ち下がりに応じて、ＳＹＳＴＥＭＣＴＲＬ１８ａは
最初のブロックのヘッダを入力ＦＩＦＯ２８から読み出
し、そのヘッダ情報をレジスタ（ＲＥＧ）３６へ記憶す
る。ＲＥＧ３は制御信号を出力するが、それらはＤＣＴ
デバイス４０とＤＣＴＱデバイス４２へ入力されて、入
力ＦＩＦＯ２８から続いて出力されるブロックデータの
処理用に内部特性をセットする。

【００４８】明確には、ＤＣＴＱ４２は、ＲＥＧ３６か
ら、ＤＣＴＱ４２の入力終端ＭＯＤＥ．０、ＣＯＭＰ
０、ＣＯＭＰ１、ＲＥＳＰＲＥＤへ接続されている、４
ビットの信号を受け取る。これらの終端は、以下の機能
を制御するのに使用されている。

【００４９】ＭＯＤＥ．０２個の内部量子
化テーブルの一方を選択する。ＣＯＭＰ０、ＣＯＭＰ１ＤＣプレディクタを選択す
る。ＲＥＳＰＲＥＤ内部ＤＣプレディクタが”ハ
イ”状態の時、リセットする。

【００５０】ＤＣＴ４０は、ＲＥＧ３６から、ＤＣＴ４
０の入力終端ＩＮＴＥＲへ接続されている、１ビットの
信号を受け取る。この終端の信号は、”ハイ”になる
と、ＤＣＴ４０がインターフレームモードで動作してい
ることを示す。

【００５１】このように明らかにできることだが、本発
明の教えるところは、ブロック毎に、ＣＯＤＥＣ２４制
御情報を入力データバッファ装置へ差し込むことであ
る。

【００５２】図５に示す通り、本発明の他の実施例で
は、入力ヘッダＦＩＦＯ２８ａとして示されている別の
バッファを採用してＣＯＤＥＣ制御情報を待ち行列に入
れている。この実施例では、ＦＩＦＯ２８ａの内容がＬ
ＳＭ１８ａに読み出されて、ヘッダが引き出されＣＯＤ
ＥＣ２４へ入力される。次いで、上述の通り、画像デー
タが入力ＦＩＦＯ２８から出力される。

【００５３】図５に、画像データデコーディング動作で
の、入力ヘッダＦＩＦＯ２８ａと入力ＦＩＦＯ２８との
内容を示す。見ての通り、最初の画像データブロック
（ブロック１）にはそれに関連したヘッダ（Ｈ１）があ
り、第２の画像データブロック（ブロック２）にはそれ
に関連したヘッダ（Ｈ２）があり、以下も同様である。

【００５４】図解した各実施例に関して、本発明の教え
るところは、画像データブロックへ区切られた画像デー
タストリームであり、ここで各画像データブロックには
処理制御ブロックもしくはヘッダに表示されている処理
制御情報があり、関連する画像データブロックと共に処
理パイプラインの中を通る。各画像データのヘッダは、
画像データブロック全体の処理制御のための処理制御情
報を明確に示している。

【００５５】動作中は、ＤＣＴＱ４２がデータブロック
当たり６４個の係数を生成し、それがＤＣＴデバイス４
０を通過後に６４バイトデコード済み画像データとな
る。ＤＣＴデバイス４０はばらばらな（しかし整合のと
れた）順序の出力データを生成するので、データバッフ
ァ４４により変換がなされる。デコードされた画像デー
タを要求される順序で記憶するようにデータバッファの
アドレス入力を制御する、ＸＬＡＴＥＣＴＲＬ１８
ｂが、この変換をする。並べ替えられた６４バイトデコ
ード済み画像データは、次いで、アドレスＦＩＦＯ３４
に入っているアドレス位置を始まりとして、画像メモリ
２２に記憶される。このアドレスは、ゲート（ＧＴ）５
８を介して画像バス５２のアドレスバス（ＡＤＤＲ）部
分へ与えられ、メモリコントローラ（ＭＥＭＣＴＲ
Ｌ）２２ａ内に含まれるアドレスラッチ（ＡＬ）にラッ
チされる。６４バイトデコード済みデータブロック全体
を記憶できるように、ＡＬの内容は、自動的にインクリ
メントされる。ダイナミックＲＡＭコントローラ６０
は、画像メモリ２２を含む４ＭバイトダイナミックＲＡ
Ｍへのアクセスのタイミングを制御する。

【００５６】このプロセスは、アドレスＦＩＦＯ３４
が、処理する画像データブロックがもう無いことを示す
ＥＭＰＴＹ状態になるまで続く。

【００５７】画像データのエンコーディングに関して
は、ソース画像は、画像メモリ２２に入っている。この
ソース画像は、例えば、１秒当たり３０フレームの画像
データを生成するカメラ等により得られる。ＤＳＰプロ
セッサ３０は、入力ＦＩＦＯ２８に各ブロック毎のＤＣ
Ｔ及びＤＣＴＱセットアップヘッダをロードし（図２
（ｂ））、ＤＣＴＱ４２に適切な量子化テーブルをロー
ドし、アドレスＦＩＦＯ３４に各ブロックの画像メモリ
２２ターゲットアドレスをロードする（図２（ｄ））こ
とで、回路カードをエンコード処理用に準備する。

【００５８】ＳＹＳＴＥＭＣＴＲＬ１８ａは、最低
でも１個のアドレスがアドレスＦＩＦＯ３４にあること
を検出すると、エンコードプロセスを開始する。このＳ
ＹＳＴＥＭＣＴＲＬ１８ａは、アドレスＦＩＦＯ３
４から最初のアドレスを読み出して、そのアドレスをメ
モリコントローラ２２ａへ転送する。引き続いて、ＳＹ
ＳＴＥＭＣＴＲＬ１８ａは、画像メモリ２２内の対
応する画像ブロックデータへのアクセスを開始する。

【００５９】本発明によると、ＳＹＳＴＥＭＣＴＲＬ
１８ａは最初のブロックのヘッダを入力ＦＩＦＯ２８
から読み出し、そのヘッダ情報をレジスタ（ＲＥＧ）３
６へ記憶する。記憶されたヘッダ情報は、上述の通り、
画像ブロック用エンコード処理パラメータを制御するた
めに、ＤＣＴデバイス４０とＤＣＴＱデバイス４２へ入
力される。画像データはＸＬＡＴＥＣＴＲＬ１８ｂ
の制御下で画像メモリ２２からバッファ４４へ読み出さ
れ、それがやはりＸＬＡＴＥＣＴＲＬ１８ｂの制御
下で６４バイトブロックをＤＣＴ４０へ引き渡す。エン
コードモードでは、バッファ４４によりＤＣＴ４０とＤ
ＣＴＱ４２の両方への入力データストリームの同期が得
られる。ＤＣＴ４０の出力である係数はＤＣＴＱ４２を
通り、圧縮された１６ビット画像”イベント”ストリー
ムとなる。この画像”イベント”は、引き続く検索とＶ
ＬＣとのために、ＤＳＰプロセッサ３０により出力ＦＩ
ＦＯ２６に記憶される。ＤＳＰプロセッサ３０は、圧縮
画像データの最初のバイトがいつ記憶されるかを検出す
るために、出力ＦＩＦＯ２６のＥＭＰＴＹフラグに接続
されている入力を持つ。

【００６０】アドレスＦＩＦＯ３４内にアドレスが存在
する限り、ＳＹＳＴＥＭＣＴＲＬ１８ａは、アドレス
ＦＩＦＯ３４からのブロックアドレスの読み出しと入力
ＦＩＦＯ２８からのブロックヘッダの読み出しとの制御
を続ける。同様に、出力ＦＩＦＯ２６へエンコードされ
た画像データブロックの書き込みの制御も続ける。

【００６１】見ての通り、ＳＹＳＴＥＭＣＴＲＬ１
８ａは、最初のアドレスの存在によってトリガされて画
像データのローカル処理を開始し、アドレスＦＩＦＯ３
４内にアドレスが存在する限り、画像データ処理の制御
を続ける。それゆえ、アドレスＦＩＦＯのＥＭＰＴＹ状
態フラグを使用すると、一定の処理サイクルステージ
（ＤＣＴＱ４２及びＤＣＴ４０）を、プロセッサ３０で
実現されている様々な処理サイクルステージから分断す
る事ができる。同様に、出力ＦＩＦＯ２６のＥＭＰＴＹ
状態フラグを使用すると、プロセッサ３０を一定のサイ
クルＤＣＴ及びＤＣＴＱステージから分断する事ができ
る。さらにプロセッサ３０の動作と共に、全ての画像デ
ータ処理（コーディング及びデコーディング）が、ホス
ト１４により実行されている他の処理タスクと非同期的
にかつ平行して実行される。やはり明確にしておくべき
こととして、この記述は１個のデータブロックの処理に
焦点を当てているが、通常の動作中は複数のブロックが
一般にプロセスパイプラインの中を移動しているのであ
る。例えば、圧縮された画像データはＳＲＡＭ３２に記
憶されて伸長されるのを待っており、プロセッサ３０は
伸長の前処理をされるているデータブロックについてＶ
ＬＣ操作を実行しているが、１個以上のデータブロック
が既にプロセッサ３０によりＶＬＣ処理されて入力ＦＩ
ＦＯ２８中で待ち行列に入っている。また、ＣＯＤＥＣ
２４は、現在対象のデータブロックを、それに関連する
ヘッダ情報に従ってデコーディングしている最中であ
る。

【００６２】本発明の最初のプロセスに従って、複数デ
ータブロックを順次処理する方法が提供されている。こ
の方法は、（ａ）第１バッファに、処理される複数デー
タブロックの各々を、各ブロックには一緒に記憶される
制御情報があるように記憶するステップと、（ｂ）デー
タブロックの最初の１個に関連する制御情報を、第１バ
ッファから読み出すステップと、（ｃ）読み出した制御
情報を、データブロックを処理する処理デバイスへ入力
するステップと、（ｄ）データブロックの最初の１個を
第１バッファから読み出して処理デバイスへ入力するス
テップと、（ｅ）処理情報に従い処理デバイスによって
データブロックの最初の１個を処理するステップとを含
んでいる。

【００６３】記憶のステップには、さらに、第２バッフ
ァへメモリアドレスを記憶するステップも含むが、この
アドレスは、処理のステップの終了後に処理されたデー
タブロックが記憶されるメモリアドレスのブロックの、
最初のメモリアドレスを指定している。

【００６４】制御信号を読み出すステップは、メモリア
ドレスを記憶するステップが実行されない限り、実行さ
れない。

【００６５】本発明の２番目のプロセスに従って、複数
データブロックを順次処理する方法が提供されている。
この方法は、（ａ）第１バッファに、複数の処理制御ワ
ードで、各処理制御ワードはメモリ内に記憶されている
複数データブロックの１つと関連があるもののうち、個
別の１つを記憶するステップと、（ｂ）第２バッファ
に、複数のアドレスで、その各々は１個のデータブロッ
クが記憶されるメモリアドレスのブロックの最初のメモ
リアドレスを指定しているもののうち、個別の１つを記
憶するステップと、（ｃ）データブロックの最初の１個
に関連する処理制御ワードを、第１バッファから読み出
すステップと、（ｄ）読み出した処理制御ワードを、デ
ータブロックを処理する処理デバイスへ入力するステッ
プと、（ｅ）データブロックの最初の１個に関連するア
ドレスを、第２バッファから読み出すステップと、
（ｆ）第２バッファから読み出したアドレスで始まるメ
モリから、データブロックの最初の１個を読み出して、
処理デバイスへ入力するステップと、（ｇ）処理制御ワ
ードに従い処理デバイスによってデータブロックの最初
の１個を処理するステップとを含んでいる。

【００６６】処理制御ワードを読み出すステップは、ス
テップ（ｂ）で最低１個のアドレスが記憶されない限
り、実行されない。

【００６７】画像データブロックのリアルタイム圧縮及
び伸長システムについて上で解説したが、プロセス制御
情報をデータ間にはめ込んで使用することは、画像処理
の他にデータ処理アプリケーションにも適用され得る。
また、図３及び図５に示された本発明の好ましい実施例
にたいして、数多い修正を加えられるだろう。例とし
て、画像処理システムの動作は、ＭＰＥＧ（Ｍｏｔｉｏ
ｎＰｉｃｔｕｒｅえｘｐｅｒｔｓＧｒｏｕｐ）規
格に応じて動き補償を実行するブロック６４を追加する
と向上する。この向上により、画像メモリ２２内に記憶
されている２フレームの画像の引き算が行われ、ＤＣＴ
４０で処理される。また、ビデオインタフェース６２を
画像バス５２へ接続し、このビデオインタフェース６２
を介して画像のインポートおよびエクスポートをするこ
とで、他の機能が与えられるだろう。これら他の機能と
は、画像の拡大縮小、カラー変換、フィルタリング、回
転、再構成、デプス・キューイングを含み得るし、それ
らのみに限定されるものではない。同様に、ＤＣＴ４０
及びＤＣＴＱ４２を、画像データのエンコーディング及
びデコーディング以外の機能を実行する他の画像処理回
路で取り替えることもできる。この時は、ヘッダ（Ｈ）
情報も、ブロック毎の、これら他の処理タスクの特性を
指定している。

【００６８】

【発明の効果】本発明により、画像の処理中、処理制御
パラメータを動的な方法で修正することができる。さら
に、ブロック単位での自動的かつ柔軟なパイプライン制
御を提供することができる。

【図面の簡単な説明】

【図１】本発明に従い構成された、画像データコーディ
ング及びデコーディングシステムの実施例を示す、簡単
化されたブロック図である。

【図２】図２は、（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）から構成されている。（ａ）は、図１の入力ＦＩ
ＦＯの、画像データデコード動作用の典型的な内容を示
す図である。（ｂ）は、図１の入力ＦＩＦＯの、画像デ
ータエンコード動作用の典型的な内容を示す図である。
（ｃ）は、図１のアドレスＦＩＦＯの、（ａ）の画像
データデコード動作用の典型的な内容を示す図である。
（ｄ）は、図１のアドレスＦＩＦＯの、（ｂ）の画像
データエンコード動作用の典型的な内容を示す図であ
る。（ｅ）は、図１の出力ＦＩＦＯの、（ｂ）の画像
データエンコード動作用の典型的な内容を示す図であ
る。

【図３】図１に示した画像データコーディング及びデコ
ーディングシステムの好ましい実施例の、詳細な回路ブ
ロック図である。

【図４】ＪＰＥＧＤＣＴ（ＪｏｉｎｔＰｈｏｔｏｇ
ｒａｐｈｉｃＥｘｐｅｒｔｓＧｒｏｕｐ，Ｄｉｓｃ
ｒｅｔｅＣｏｓｉｎｅＴｒａｎｓｆｏｒｍ）に基づ
いた画像データコーディングモデルを解説する論理流れ
図である。

【図５】本発明の実施例に従い、図３に示した画像デー
タコーディング及び出コーディングシステムの一部を示
す図である。

【図６】画像データ出コード動作について、図５の入力
ヘッダＦＩＦＯ及び入力データＦＩＦＯの内容を示す図
である。

【符号の説明】

２２画像メモリ２４ＣＯＤＥＣ（圧縮／伸長デバイス）２６出力ＦＩＦＯ２８入力ＦＩＦＯ３０プロセッサ３２ローカルメモリ３４アドレスＦＩＦＯ３６制御レジスタ４０ＤＣＴデバイス４２ＤＣＴ量子化デバイス４６ＭＣＡホストバス４８ＭＣＡホストＩ／Ｆ５０システムバス５２画像バス５４システムバスゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者ノーマン・ヘンリー・クライツァーアメリカ合衆国10598 ニューヨーク州ヨークタウン・ハイツ、サルタナ・ドライブ 2218 (72)発明者アンディ・ゲン−チュン・リーンアメリカ合衆国11566 ニューヨーク州メルリック、ケネス・ロード 2062 (72)発明者トーマス・マッカーシーアメリカ合衆国10566 ニューヨーク州ピークスキル、クレストビュー・アベニュー 29

Claims

【特許請求の範囲】

【請求項１】複数のデータブロックを順次処理するため
の装置であって、データブロックの処理手段と、１個以上の処理されるデータブロックをバッファリング
する手段で、バッファリングされたデータブロックを該処理手段へ出
力するために、該処理手段の入力へ接続されている出力
を持ち、バッファリングされた各データブロックと関連して、関
連するデータブロックの処理を制御するために、１個以
上の処理制御機能を該処理手段に指定するための情報を
バッファリングしかつ出力する前記バッファリング手段
とからなる、前記装置。
【請求項２】関連する情報ブロックの処理に先立ち情報
を記憶するために、また、記憶された情報を関連するデ
ータブロックの処理中に前記処理手段の制御端末へ入力
するために、前記バッファリング手段の出力へ接続され
ている入力と、前記処理手段の該制御端末へ接続されて
いる出力とを持つことを特徴とする、記憶手段をさらに含む、請求項１に記載の装置。
【請求項３】各データブロックは画像データを格納し、
該処理手段は該各画像データブロックを、前記各情報ブ
ロックに関連する情報によって圧縮もしくは伸長するこ
とを特徴とする、請求項１に記載の装置。
【請求項４】各ステージが、画像データブロックとして
編成されている画像データに関するプロセスを実行する
ための手段を含む複数の処理ステージからなるシリアル
処理パイプラインから構成され、該複数処理ステージは、該画像データブロックを互いの
間で引き渡すために直列に次から次へと接続されてお
り、該処理ステージの最初の１個は、圧縮された画像データ
をデータ処理システムから入力したり該データ処理シス
テムへ出力したりするために、該データ処理システムへ
接続されており、上記処理ステージの最初の１個は該処理ステージの２番
めのものへ、画像データ入力バッファ手段を含むバッフ
ァ手段を介して接続され、上記画像データ入力バッファ手段は、各画像データにつ
き、該第２処理ステージに対して処理制御情報を指定す
るための情報をバッファリングする手段を含むことを特
徴とする、画像処理システム。
【請求項５】前記バッファ手段はアドレスバッファ手段
を含み、該第２処理ステージがさらに第３番目の処理ステージへ
接続され、該第２及び第３処理ステージは各々画像データブロック
の伸長プロセスを実行する手段を含む画像処理システム
であって、上記第１処理ステージの該処理手段は、最低でも１個の
圧縮画像データブロックを該入力バッファ手段に、１個
のアドレスを該アドレスバッファ手段に記憶し、該ア
ドレスは、圧縮プロセスの終了時に圧縮画像データが記
憶される画像メモリ手段内でのアドレスブロックの最初
のアドレスを示すことを特徴とする、請求項４に記載の画像処理システム。
【請求項６】前記バッファ手段はさらにアドレスバッフ
ァ手段を含み、該第２処理ステージがさらに第３番目の処理ステージへ
接続され、該第２及び第３処理ステージは各々画像データブロック
の圧縮プロセスを実行する手段を含む画像処理システム
であって、上記第１処理ステージの該処理手段は、該第２及び第３
処理ステージの該処理手段に対して圧縮プロセス制御情
報を指定するために、該入力バッファ手段に情報を記憶
し、上記第１処理ステージの該処理手段はさらに１個のアド
レスを該アドレスバッファ手段に記憶し、該アドレスは、圧縮されるはずの伸長された画像データ
ブロックが記憶されている画像メモリ手段内でのアドレ
スブロックの最初のアドレスを示すことを特徴とする、請求項４に記載の画像処理システム。
【請求項７】該第２処理ステージがさらに第３番目の処
理ステージへ接続され、該第３処理ステージが離散的コサイン変換プロセスを画
像データブロックに付いて実行し、該第２処理ステージが離散的コサイン変換量子化プロセ
スを画像データブロックに付いて実行し、情報は、関連する画像データブロックの処理時に採用す
る複数の量子化テーブルのなかの１個を、離散的コサイ
ン変換量子化プロセスを実行する該手段に対して指定す
る情報を含んでいることを特徴とする、請求項４に記載の画像処理システム。
【請求項８】画像処理システムであって、該画像処理システムとホストデータ処理システムとのイ
ンタフェースとなる手段で、ホストデータ処理システム
から受け取ったりそれへ出力したりするエンコード済み
画像データの記憶のためのメモリバッファ手段を含むこ
とを特徴とする該手段と、ホストデータ処理システムから受け取るエンコード済み
画像データをエンコード済み画像データブロックへ構成
するために該メモリバッファ手段へ接続された第１プロ
セッサ手段で、さらに、該エンコード済み画像データブ
ロックの各々について、関連するエンコード済み画像デ
ータブロックをデコードするのに使用する制御情報を指
定するために、情報を与えることを特徴とする該手段
と、デコード済み画像データを記憶するための画像バッファ
手段と、画像データブロックのエンコーディング及びデコーディ
ング（ＣＯＤＥＣ）用の手段であって、該画像バッファ
手段と該第１プロセッサ手段との間に設置され、該第１
プロセッサ手段へバッファ手段を介して接続され、該バ
ッファ手段はエンコード済み画像ブロックとそれに関連
する情報とを記憶するための画像データ入力バッファ手
段を含むことを特徴とする、前記ＣＯＤＥＣ手段と、４個の手段から構成される、前記画像処理システム。
【請求項９】該バッファ手段がさらにアドレスバッファ
手段を含み、該第１プロセッサ手段が最低でも１個のエンコード済み
画像データブロックを該入力バッファ手段に、１個のア
ドレスを該アドレスバッファ手段に記憶し、このアドレスは、該画像メモリ手段内でのアドレスブロ
ックの最初のアドレスを示し、この画像メモリ手段には、最低でも１個のエンコード済
み画像データブロックがデコードされる場合は該ＣＯＤ
ＥＣ手段の動作終了時にデコード済み画像データが記憶
されることを特徴とする、請求項８に記載の画像処理システム。
【請求項１０】該バッファ手段がさらにアドレスバッフ
ァ手段を含み、該第１プロセッサ手段がエンコーディング制御情報を該
ＣＯＤＥＣ手段に対して指定するための情報を該入力バ
ッファ手段に記憶し、１個のアドレスを該アドレスバッ
ファ手段に記憶し、このアドレスは、エンコードされる画像データブロック
が記憶される該画像メモリ手段内でのアドレスブロック
の最初のアドレスを示すことを特徴とする、請求項８に記載の画像処理システム。
【請求項１１】複数のデータブロックを順次処理するた
めの方法であって、（ａ）第１バッファ手段内に、処理される複数データ
ブロックの各々を、一緒に記憶される制御情報があるよ
うに記憶するステップと、（ｂ）第１のデータブロックに関連する制御情報を、
該第１バッファ手段から読み出すステップと、（ｃ）読み出した制御情報をデータブロックを処理す
る処理手段へ入力するステップと、（ｄ）第１のデータブロックを第１バッファ手段から
読み出して、該処理手段へ入力するステップと、（ｅ）該制御情報に従い該処理手段でだい１のデータ
ブロックを処理するステップとから構成される前記方
法。
【請求項１２】複数のデータブロックを順次処理するた
めの方法であって、（ａ）第１バッファ手段内に、複数の処理制御ワード
で、各処理制御ワードはメモリ手段内に記憶されている
複数データブロックの１つと関連があるもののうち、個
別の１つを記憶するステップと、（ｂ）第２バッファ手段内に、複数のアドレスで、その
各々は１個のデータブロックが記憶されるメモリ手段ア
ドレスのブロックの最初のアドレスを指定しているもの
のうち、個別の１つを記憶するステップと、（ｃ）データブロックの最初の１個に関連する該処理制
御ワードを、該第１バッファ手段から読み出すステップ
と、（ｄ）読み出した処理制御ワードを、データブロックを
処理する処理手段へ入力するステップと、（ｅ）データブロックの最初の１個に関連するアドレス
を、該第２バッファ手段から読み出すステップと、（ｆ）該第２バッファ手段から読み出したアドレスで始
まるメモリ手段から、データブロックの最初の１個を読
み出して、該処理手段へ入力するステップと、（ｇ）該処理制御ワードに従い該処理手段によってデー
タブロックの最初の１個を処理するステップとから構成
される前記方法。