JPH06349289A - 不揮発性半導体回路 - Google Patents

Abstract

(57)【要約】 【構成】不揮発性半導体メモリセルをマトリックス状に
配列したメモリアレイのデータ線とソース線の間に接続
された複数個のメモリセルと並列にＭＯＳトランジスタ
１，２を形成し、電子の引き抜き動作時には、予め、Ｍ
ＯＳトランジスタ１，２を介して、ソース線若しくはデ
ータ線を充電する。 【効果】電子の引き抜き動作における非選択状態のメモ
リセルのしきい値電圧変動を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書込み消去機能
を備えた不揮発性半導体記憶装置に係り、特に、データ
保持特性を向上させた不揮発性半導体回路に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置として
は、例えば、特開平3−219496 号公報に示される電気的
一括消去型のＮＯＲ型フラッシュメモリと呼ばれる記憶
装置が開発されている。従来のＮＯＲ型フラッシュメモ
リは浮遊ゲート型電界効果トランジスタ構造のメモリセ
ルをマトリックス状に配列することにより構成されてい
た。ここで、データ線にドレイン端子が直接接続された
各々のメモリセルの制御ゲートは相異なるワード線に接
続されており、全てのメモリセルのソース端子は共通の
ソース線に直接接続されていた。

【０００３】メモリセルデータの消去はワード線単位で
行い、メモリセルの制御ゲートに負電圧を加え、データ
線をオープン状態とし、ソース端子に正電圧を加えるこ
とにより行う。このとき、メモリセルのソース端子側の
ゲート酸化膜に高電界が加わり、フォーラー・ノードハ
イム（Fowler−Nordheim）トンネル現象により、浮遊ゲ
ートに蓄積されていた電子がソース端子に引き抜かれ
る。その結果、メモリセルのしきい値電圧は低くなり、
消去動作が完了する。

【０００４】消去動作においてソース線に加えられる正
電圧は、消去命令を受けて選択されたメモリセル以外の
非選択メモリセルのソース端子にも加えられる。非選択
メモリセルでは、ゲート酸化膜に浮遊ゲートからソース
端子方向に弱い電界が加わり、浮遊ゲート中に蓄積され
た電子が徐々に抜けるというソース端子に関するディス
ターブ現象が生じる。そこで、電子の放出によるしきい
値電圧の低下を防止するため、非選択メモリセルの制御
ゲートに正電圧を加えることが必要となっていた。

【０００５】

【発明が解決しようとする課題】消去動作を行うと、非
選択メモリセルでは、制御ゲートとソース端子に各々異
なった正電圧が加えられるため、非選択メモリセルがオ
ン状態となり、非選択メモリセルを介してソース端子か
らドレイン端子にドレイン線の容量を充電する充電電流
が流れる。また、消去動作終了時にもソース端子に加え
られた正電圧が０Ｖとなるため、ドレイン線に蓄積され
た電荷が非選択メモリセルを介してソース端子側に放電
する放電電流が流れる。充放電電流により非選択メモリ
セルにおいてホットエレクトロンが発生し、浮遊ゲート
に電子が注入される。消去の回数に比例してホットエレ
クトロン注入量が増加し、しきい値電圧が増加するとい
う問題があった。

【０００６】この消去動作にかかわらず、一般に、メモ
リセルのソース端子ないしドレイン端子の拡散層端を用
いて浮遊ゲートから電子を引き抜く動作では、非選択メ
モリセルの制御ゲートに正電圧を加えることが必要とな
り、書込み消去回数の増加につれて、ホットエレクトロ
ン注入量が増加し、しきい値電圧が増加するという問題
が生じていた。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明は次のような回路構成，方式を備えてい
る。

【０００８】例えば、図１に示すように、浮遊ゲートを
備えた不揮発性半導体メモリセルをマトリックス状に配
置したメモリアレイにおいて、データ線とソース線の間
に並列接続で配置された複数個のメモリセルと、それら
のメモリセルと並列に配置されたＭＯＳトランジスタを
備え、各データ線が前記ＭＯＳトランジスタを介してソ
ース線に接続されている。

【０００９】さらに、メモリセルの浮遊ゲートから電子
を引き抜く動作において、予め、ソース線に正電圧を与
え、前記ＭＯＳトランジスタのゲートに正電圧を印加
し、ＭＯＳトランジスタをオン状態とすることにより、
ドレイン端子の電圧をソース端子の電圧と概ね等しくし
ている。その後、非選択メモリセルの制御ゲートに前述
のソース端子に関するディスターブ阻止用の正電圧を加
え、選択メモリセルの制御ゲートに負電圧を加えて、浮
遊ゲートから電子を引き抜く。

【００１０】一方、引き抜く動作が完了した後は、ま
ず、選択メモリセルの制御ゲートの電圧を０Ｖとし、非
選択メモリセルの制御ゲートの電圧を０Ｖにした後、ソ
ースの電圧を０Ｖとして、ドレイン線に充電された電荷
をソース線側に引き抜き、ドレイン線側の電圧を概ね０
Ｖとする。さらに、並列に挿入したＭＯＳトランジスタ
のゲートの電圧を０Ｖとして、ドレイン領域をソース領
域から電気的に分離する。

【００１１】

【作用】本発明では浮遊ゲートから電子を引き抜く動作
を開始する以前に、メモリセルに並列に接続されたＭＯ
Ｓトランジスタにより、非選択メモリセルのドレイン端
子とソース端子が概ね同一電圧に設定されている。この
ため、非選択メモリセルの制御ゲートに正電圧を加えた
場合、非選択メモリセルのしきい値電圧が低い状態の時
でも、非選択メモリセルを通して過渡的な電流が流れる
ことがない。その結果、非選択メモリセルにおけるホッ
トエレクトロンの発生が抑制され、浮遊ゲートへの電子
注入は生じない。

【００１２】また、浮遊ゲートからの電子の引き抜き動
作完了時にも、先ず、選択メモリセルおよび非選択メモ
リセルの制御ゲートの電圧を０Ｖに戻すため、ドレイン
端子とソース端子が概ね同一電圧に保たれた状態となっ
ているので、非選択メモリセルを通して過渡的な電流が
流れることがない。その後、ソース端子電圧を０Ｖとし
て、ＭＯＳトランジスタを介してドレイン端子の蓄積電
荷を放電した後、MOSトランジスタのゲート電圧を０Ｖ
に戻す。

【００１３】このように、ドレイン端子の充電及び放電
がメモリセルに対して並列に設けられたＭＯＳトランジ
スタを介して行われるため、メモリセルにおいてホット
エレクトロン注入が生じず、しきい値電圧は変動しな
い。

【００１４】

【実施例】本発明の第一の実施例を図１を用いて説明す
る。図１は不揮発性半導体メモリセルの回路構成を示し
ている。ここで、不揮発性半導体メモリセルとしてＮＯ
Ｒ型メモリセルを用い、ワード線２ビット分，データ線
２ビット分を示しているが、メモリセル及び配置はこの
かぎりでない。

【００１５】データ線Ｄ１に接続されたメモリセルＭ１
１，Ｍ２１の制御ゲートは、相異なるワード線Ｗ１，Ｗ
２に接続され、ソース端子はメモリセルＭ１２，Ｍ２２
のソース端子と共に共通ソース線に接続されている。メ
モリセルと並列にｎ型ＭＯＳトランジスタ１，２がデー
タ線とソース線間に配置され、ｎ型ＭＯＳトランジスタ
１及び２のゲートは共通の制御線ＳＧに接続されてい
る。各データ線はデコーダ及びセンスアンプの周辺回路
３に接続され、各ワード線はデコーダ４に接続されてい
る。ＮＯＲ型メモリセルはデータの書込みをドレイン端
でのホットエレクトロン注入により行い、消去はワード
線単位でソース端子側からの電子のトンネル放出により
行っている。

【００１６】メモリセルＭ１１データの書換え及び読み
出し時における制御線ＳＧの電圧関係並びに消去時のタ
イミングの一例を以下に示す。データの書込み時には、
データ線Ｄ１の電圧を、例えば、５Ｖに設定し、ワード
線Ｗ１を１０Ｖに設定する。尚、共通ソース線は０Ｖで
ある。ここで、制御線ＳＧを０Ｖに保持し、ＭＯＳトラ
ンジスタ１，２をオフ状態としている。データ線からメ
モリセルＭ１１を介して電流がソース線に流れ、ホット
エレクトロン注入によりメモリセルＭ１１に電子が注入
される。読み出しでは、データ線電圧を、例えば、１Ｖ
に設定し、ワード線Ｗ１に５Ｖを加え、制御線ＳＧを０
Ｖとする。メモリセルのしきい値電圧に応じてデータ線
電圧が変動し、この変動値をセンスアンプにより読み取
る。

【００１７】消去動作では、図２に示す電圧のタイミン
グチャートに従い各信号線に電圧を与える。ワード線Ｗ
１に接続された全てのメモリセルのデータを一括して消
去することができる。データ線Ｄ１，Ｄ２はデコーダ側
で開放状態とし、ソース線に約５Ｖの電圧を加える。概
ね同時に制御線ＳＧに５Ｖを加え、ソース線側からＭＯ
Ｓトランジスタ１，２を介してデータ線Ｄ１及びＤ２を
充電する。各データ線が充電された後、非選択メモリセ
ルに関するワード線Ｗ２に、例えば、５Ｖを加え、ワー
ド線Ｗ１に−８Ｖを加える。Ｍ１１及びＭ１２に関し、
浮遊ゲートから電子をソース端子側にトンネル現象によ
り放出するための時間が経過した後、ワード線Ｗ１及び
Ｗ２を０Ｖに戻す。さらに、ソース端子を０Ｖとし、Ｍ
ＯＳトランジスタ１，２を介してデータ線に蓄積した電
荷をソース線に引き抜いた後に、制御線ＳＧを０Ｖとす
る。

【００１８】本発明の第二の実施例を図３を用いて説明
する。図３は、トンネル現象を用いてデータの書換えを
行う不揮発性半導体メモリセルを用いた場合の回路図を
示している。本実施例では、消去をメモリセルのチャネ
ル全面のトンネル現象を用い、電子を浮遊ゲートに注入
することにより行い、書込みを浮遊ゲートからドレイン
端子側の拡散層への電子のトンネル放出現象を用いて行
う。ここで、ソース線Ｓ１，Ｓ２は信号線ＳＳに接続さ
れたＭＯＳトランジスタにより分離されている。第一の
実施例と同様に、各メモリセルに並列にＭＯＳトランジ
スタ１，２を配置している。

【００１９】メモリセルＭ１１のデータの書換え及び読
み出し時における制御線ＳＧの電圧関係並びに書込み時
のタイミングの一例を以下に示す。データの消去時に
は、ソース線Ｓ１，Ｓ２の電圧を０Ｖに設定し、ワード
線Ｗ１を、例えば、１５Ｖに設定する。ここで、制御線
ＳＧは０Ｖないし５Ｖの何れでもよい。ワード線Ｗ１上
の全てのメモリセルの浮遊ゲートにチャネル側から電子
が注入され、高いしきい値電圧状態の消去状態となる。
読み出しでは、データ線電圧を、例えば、１Ｖに設定
し、ワード線Ｗ１に５Ｖを加え、制御線ＳＧを０Ｖとす
る。メモリセルのしきい値電圧に応じてデータ線電圧Ｄ
１が変動し、この変動値をセンスアンプにより読み取
る。

【００２０】書込み動作に関する各信号線に加える電圧
のタイミングチャートを図４に示す。メモリセルＭ１１
にデータを書込み、Ｍ１２では消去状態を保つ場合に
は、データ線Ｄ１，Ｄ２にはデコーダ側からそれぞれ５
Ｖ及び０Ｖの電圧が与えられる。この時、ＳＳは０Ｖと
し、ソース線Ｓ１及びＳ２を開放状態とする。また、Ｓ
Ｄは７Ｖとし、データ線の電圧を各メモリセルのドレイ
ン端子に与える。次に、制御線ＳＧに５Ｖを加え、ＭＯ
Ｓトランジスタ１，２を介してデータ線Ｄ１，Ｄ２から
ソース線Ｓ１，Ｓ２が充電される。各データ線が充電さ
れた後、非選択メモリセルに関するワード線Ｗｎに、例
えば、５Ｖを加え、ワード線Ｗ１に−８Ｖを加える。Ｍ
１１及びＭ１２に関して、浮遊ゲートから電子をドレイ
ン端子側にトンネル現象により放出するための時間が経
過した後、ワード線Ｗ１及びＷｎを０Ｖに戻す。さら
に、データ線Ｄ１，Ｄ２を０Ｖとし、ＭＯＳトランジス
タ１，２を介してデータ線に蓄積した電荷をデータ線に
引き抜き、最後に制御線ＳＧを０Ｖとする。

【００２１】本実施例では、ドレイン側の拡散層領域と
浮遊ゲート間のトンネル現象を用いてメモリセルのしき
い値電圧を低下させることにより、データの書込みを行
っている。この場合でも、第一の実施例に示したよう
に、非選択ワード線の電圧を例えば５Ｖに設定する必要
があり、非選択ワード線に接続されたメモリセルを介し
てソース線が充電される。この時、メモリセルにおいて
発生するホットエレクトロンが浮遊ゲートに注入される
ことにより、しきい値電圧の変動の生じる可能性がある
が、本実施例に示されたように、ＭＯＳトランジスタ
１，２を介して予めソース線を充電することで、メモリ
セルにおけるホットエレクトロンの発生が防止できる。

【００２２】本発明の第三の実施例を図３から図５を用
いて説明する。図５はメモリセルの断面図とその動作の
概略を示している。第二の実施例では、メモリセルへの
データの書込みを浮遊ゲートからドレイン側の拡散層へ
の電子のトンネル放出現象を用いて行っていたが、本実
施例では、浮遊ゲートからソース拡散層側への電子のト
ンネル放出現象を用いて行っている。

【００２３】すなわち、図４に示したように、書込み動
作の命令を受付けた後、データ線Ｄ１に５Ｖ、制御線Ｓ
Ｓに０Ｖ、ＳＤに７Ｖを加える。ここで、ブロック内の
ドレイン線はデータ線に接続され、ソース線は共通ソー
ス線から切り離されている。次に、制御線ＳＧに７Ｖを
与え、メモリセルのドレイン側の電圧がＭＯＳトランジ
スタ１を介してソース線Ｓ１に現われる。続いて、選択
されたワード線に−８Ｖ、非選択のワード線に５Ｖを加
える。選択されたワード線Ｗ１上のメモリセルＭ１で
は、ソース端子と浮遊ゲート間に高電界が加わる。

【００２４】ここで、図５に示すメモリセル構造を採用
すると、ソース側の拡散層１８の不純物濃度をドレイン
側の拡散層１６の不純物濃度より一桁以上高くすること
により、ドレイン端子側よりもソース端子側に浮遊ゲー
トからトンネル現象に従って電子が放出され、メモリセ
ルのしきい値電圧が低い状態となる。すなわち、浮遊ゲ
ートからソース拡散層側への電子のトンネル放出現象を
用いて、データの書込みが行われている。

【００２５】本実施例では、ドレイン端子側からの電子
のトンネル放出量が抑制できるため、不揮発性メモリセ
ルでは、一般に１０年間の連続的なデータの読み出しに
対しても浮遊ゲート中の電荷量の変動が抑えられなけれ
ばならない。しかし、読み出し時には、データ線に電圧
を加え、その電圧の変動をセンスアンプ等により読み出
すため、データ線に接続されたメモリセルのドレイン端
子と浮遊ゲート電極間に弱い電界が加わり、徐々に浮遊
ゲート中の電子がドレイン端子に放出する（ドレイン端
子側のディスターブ現象）。

【００２６】これによるしきい値電圧の変動を抑制する
ために、従来、ドレイン端子の電圧は１Ｖ程度が限界で
あった。本実施例に示すようなＭＯＳトランジスタ１，
２を回路に付加することにより、ソース端子側からの電
子のトンネル放出が可能になるため、ドレイン側の拡散
層濃度の低濃度化が可能になり、読み出し時における浮
遊ゲート中電子のドレイン端子への放出量を抑制するこ
とが可能となった。その結果、ドレイン端子電圧の制限
が３Ｖ程度にまで緩和され、センスアンプの設計を容易
にできる。

【００２７】本発明の第四の実施例を図６を用いて説明
する。図６に用いているメモリセルは、図５に示した断
面図を備えている。第三の実施例と同様な書換え方式を
採用している。その結果、ドレインディスターブ現象の
影響が緩和され、同一ワード線Ｗ１上の二つのメモリセ
ルＭ１１，Ｍ１２のドレイン端子が共通のデータ線Ｄ１
に接続できる。ここで、二本のソース線Ｓ１，Ｓ２に対
して、ＭＯＳトランジスタ１，２を設けている。

【００２８】書込み時に、Ｍ１１にデータを書込む場合
には、ＭＯＳトランジスタ１をオン状態とし、Ｍ１２に
データを書込む場合には、ＭＯＳトランジスタ２をオン
状態とする。また、読み出し時の誤動作を防止するため
に、ソース側の制御線を二本のＳＳ１とＳＳ２に分離す
る。

【００２９】本実施例では、第三の実施例に示した効果
とともに、データ線の本数を減少させることが可能とな
り、実効的なメモリセルの面積を低減化できる。

【００３０】本発明の第五の実施例を図７を用いて説明
する。本実施例では、第四の実施例においてソース側の
制御線ＳＳ及びＳＧを各々１本としている。このため、
ソース線Ｓ１，Ｓ２に接続されるメモリセルのワード線
を各々分離している。本実施例でも、第三の実施例に示
した効果とともに、データ線の本数を減少させることが
可能となり、実効的なメモリセルの面積を低減化でき
る。

【００３１】

【発明の効果】本発明によれば、浮遊ゲート電極とドレ
インないしはソース拡散層間の電子のトンネル放出現象
を用いてメモリセルのしきい値電圧を変動させる不揮発
性半導体記憶装置において、電子のトンネル放出時に、
選択されていないワード線上のメモリセルを介してドレ
イン線ないしはソース線を充電する際のホットエレクト
ロン発生に伴うメモリセルのしきい値電圧の変動が抑制
でき、メモリセルのデータ保持特性が向上できる。

【図面の簡単な説明】

【図１】本発明の第一の実施例におけるメモリセルの構
成を表す説明図。

【図２】本発明の第一の実施例における各信号線のタイ
ミングチャート。

【図３】本発明の第二の実施例におけるメモリセルの構
成を表す説明図。

【図４】本発明の第二の実施例における各信号線のタイ
ミングチャート。

【図５】本発明の第三の実施例におけるフラッシュメモ
リセルの断面図。

【図６】本発明の第四の実施例におけるメモリセルの構
成を表す説明図。

【図７】本発明の第五の実施例におけるメモリセルの構
成を表す説明図。

【符号の説明】

１，２…ＭＯＳ型トランジスタ、３…センスアンプ等の
周辺回路、４…デコーダ回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】電気的に浮遊ゲートへの書込み消去が可能
   な不揮発性半導体メモリセルをマトリックス状に配置し
   たメモリアレイを備え、データ線とソース線の間に接続
   された複数個の前記不揮発性半導体メモリセルと、前記
   不揮発性半導体メモリセルに対して並列に接続されたＭ
   ＯＳトランジスタを介して各データ線がソース線に接続
   されていることを特徴とする不揮発性半導体回路。
2. 【請求項２】請求項１において、前記不揮発性半導体メ
   モリセルの前記浮遊ゲートから電子を引き抜く動作にお
   いて、予め、前記ＭＯＳトランジスタを用いて、前記デ
   ータ線の電圧と前記ソース線を電気的に接続する不揮発
   性半導体回路。
3. 【請求項３】請求項１において、前記不揮発性半導体メ
   モリセルの前記不揮発性半導体浮遊ゲートから電子を引
   き抜く動作において、電子を引き抜く動作が完了後、前
   記不揮発性半導体メモリセルのゲートに接続されたワー
   ド線の電圧を０Ｖとした後、前記ＭＯＳトランジスタを
   オフ状態として前記データ線を前記ソース線から電気的
   に分離する不揮発性半導体回路。
4. 【請求項４】請求項１において、前記不揮発性半導体メ
   モリセルの前記浮遊ゲートから電子を引き抜く動作にお
   いて、予め、前記ＭＯＳトランジスタを用いて、データ
   線の電圧とソース線を電気的に接続し、続いて前記不揮
   発性半導体メモリセルのゲートに接続されたワード線の
   電圧を消去に必要な所定の電圧とし、さらに、電子を引
   き抜く動作が完了後、前記ワード線の電圧を０Ｖとした
   後、前記ＭＯＳトランジスタをオフ状態としてデータ線
   をソース線から電気的に分離する不揮発性半導体回路。