JP2732070B2 - 不揮発性半導体記憶装置の書込み方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書込み可能な不揮発性半導体記憶装
置の書込み方法に関する。

〔従来の技術〕

第３図は1987年IEEEインターナショナル ソリッドス
テート サーキッツコンフェレンス（International So
lid State Circuits Conference）ダイジエスト（76頁
〜77頁）に示された従来の不揮発性半導体装置における
メモリセルの等価回路と消去，書込みに際して各端子に
付与すべき電圧値を示した動作説明図、第４図は第３図
に示す不揮発性半導体装置に用いられているメモリトラ
ンジスタの断面構造図であり、図中Q₅〜Q₈はいずれも浮
遊（フローティング）ゲートを有するメモリトランジス
タを示している。各メモリトランジスタQ₅〜Q₈は実質的
に同じであり、第４図に示す如く表面に所要の間隔を隔
ててドレイン（拡散）領域21、ソース（拡散）領域22を
形成した半導体基板23上に酸化膜24を介在させて制御ゲ
ート25,浮遊ゲート26を形成し、制御ゲート25には制御
ゲート電極27を、ドレイン領域21にはドレイン電極28
を、ソース領域22にはソース電極29を夫々接続せしめて
ある。

制御ゲート25はドレイン領域21とソース領域22との間
であって一端部をドレイン領域22上に臨ませ、他端部を
ソース領域22近傍に位置させた状態で配設され、また浮
遊ゲート26はドレイン領域21とソース領域22との間のド
レイン領域21寄りであって一端部をドレイン領域21上に
臨ませて配設され、制御ゲート25とドレイン領域21との
間に所定の高電圧を印加することにより、浮遊ゲート26
に対しドレイン領域21からのホットエレクトロン注入に
よって電荷（電子）を注入蓄積し、又はこれからドレイ
ン領域21にトンネル現象によって電荷（電子）を引き出
し得るようになっている。

このように構成された各トランジスタQ₅〜Q₈は第１図
に示す如くマトリックス状に配置され、行方向に配置さ
れたトランジスタQ₅，Q₇のゲート電極、トランジスタ
Q₆，Q₈のゲート電極は夫々ワード線18,19に接続され、
またトランジスタQ₅，Q₇のソース電極、トランジスタ
Q₆，Q₈のソース電極は夫々ソース線17に接続され、更に
列方向に配置されたトランジスタQ₅，Q₆、トランジスタ
Q₇，Q₈のドレイン電極は夫々ビット線15,16に夫々接続
されている。

このような従来の不揮発性半導体装置に対する書込み
方法は先ず全てのメモリセル、即ちメモリトランジスタ
Q₅〜Q₈に対し消去、換言すれば各浮遊ゲートより電子を
引き抜いた論理“1"の状態とし、次に選択されたメモリ
セルに対しプログラム、換言すれば当該メモリトランジ
スタの浮遊ゲートに電子を注入蓄積した論理“0"の状態
とすることにより行われる。

次に選択されたメモリトランジスタQ₇に対し書込みを
行う場合について具体的に説明する。

（消去動作） 第３図に示す如く先ず全てのビット線15,16に高電圧V
_pp2を付与し、また全てのワード線18,19に0Vを付与する
ことにより行う。

これによって第４図に示す浮遊ゲート26とドレイン領
域21との間に高電界が生じ、浮遊ゲート26に蓄積されて
いる電荷、即ち電子が薄い酸化膜24aを通じトンネル現
象によってドレイン領域21に引き抜かれる。

各メモリトランジスタQ₅〜Q₈の浮遊ゲート26は、電子
の空乏状態となり、制御ゲート25側からみたメモリトラ
ンジスタQ₅〜Q₈の閾値電圧は消去動作前に比べて低くな
り、この状態を消去状態と呼び論理“1"とする。

（プログラム動作） 書込みを行うべきメモリトランジスタQ₇のドレイン領
域に繋がるビット線、即ち選択されたビット線16に高電
圧V_pp2を、また非選択のビット線15に0Vを、更にメモリ
トランジスタQ₇の制御ゲートに繋がるワード線、即ち選
択されたワード線18に高電圧V_pp2を、また非選択のワー
ド線19に0Vを、共通ソース線17に0Vを夫々与える。

これによってメモリトランジスタQ₇の制御ゲートとド
レイン領域とには夫々ビット線16、ワード線18を通じて
共に高電圧V_pp2が印加されることとなり、メモリトラン
ジスタQ₇におて、第４図に示すドレイン領域21の近傍で
高エネルギ電子（ホットエレクトロン）が発生し、これ
が制御ゲート25に印加された高電圧V_pp2によって加速さ
れ、浮遊ゲート26に注入される。

浮遊ゲート26の周囲は酸化膜に囲われており、電子は
蓄積状態となり、この状態を制御ゲート25側からみると
メモリトランジスタQ₇の閾値電圧はプログラム動作前に
比べて高くなる。この状態をプログラム状態と呼び論理
“0"とする。

このような電気的に消去，プログラムが可能な不揮発
性半導体記憶装置（EEPROM）はEPROMの如く消去に紫外
線等を用いる必要がなく、ボードに実装したままの電気
的消去が可能であり、またメモリセルを１個のトランジ
スタで構成出来るためチップ面積の縮小化が図れる等利
点がある。

〔発明が解決しようとする課題〕

ところで上述した如き従来方法にあっては消去動作は
全メモリセルについて一括して行われることとなるた
め、ページ単位の書換えが出来ないという問題があっ
た。

本発明はかかる事情に鑑みなされたものであって、そ
の目的とするところはページ単位の書換え、所謂ページ
モード書込みが行える不揮発性半導体記憶装置の書込み
方法を提供するにある。

〔課題を解決するための手段〕

本発明に係る不揮発性半導体記憶装置の書込み方法
は、電気的に電荷の注入、放出が可能な浮遊ゲートを備
えた複数のメモリトランジスタをマトリックス状に配置
した不揮発性半導体記憶装置の書込み方法において、書
込み時に、選択されたメモリトランジスタを含む列のド
レイン領域を繋ぐビット線には所定の電圧を印加し、非
選択のメモリトランジスタの列のドレイン領域を繋ぐビ
ット線には非選択のメモリトランジスタの列の制御ゲー
トを繋ぐワード線の電圧と０電圧との中間の電圧を印加
し、選択されたメモリトランジスタを含む列の制御ゲー
トを繋ぐワード線には０電圧を、また非選択のメモリト
ランジスタの列の制御ゲートを繋ぐワード線には、非選
択のメモリトランジスタの列のドレイン領域を繋ぐビッ
ト線の電圧と前記所定の電圧との中間の電圧を印加する
ことを特徴とする。

〔作用〕

本発明にあっては、非選択のメモリトランジスタに対
して適正な電圧を印加することにより、書込み阻止効果
を高めて安定した動作を得ることが可能となる。

〔実施例〕

以下本発明をその実施例を示す図面に基づき具体的に
説明する。

第１図は本発明方法を用いる不揮発性半導体記憶装置
におけるメモリセルの等価回路と消去，プログラム動作
時の各端子に対する電圧値とを示す説明図、第２図はメ
モリトランジスタの断面構造図であり、Q₁〜Q₄はメモリ
トランジスタ、1,2はビット線、3,4はワード線、5,6は
ソース線を示している。

メモリトランジスタQ₁〜Q₄はいずれも実質的に同じで
あり、第２図に示す如く所要の間隔を隔ててドレイン
（拡散）領域10、ソース（拡散）領域11を形成した半導
体基板12の表面に酸化膜13を介して制御ゲート14、浮遊
ゲート15を設け、制御ゲート14には制御ゲー電極７を、
またドレイン領域10にはドレイン電極８を、更にソース
領域11にはソース電極９を夫々接続してある。

制御ゲート14はドレイン領域10とソース領域11との間
にあって一端部はドレイン領域10上に臨ませて、また他
端部はソース領域11の近傍に臨ませて配設してある。ま
た浮遊ゲート15はドレイン領域10とソース領域11との間
にドレイン領域10側寄りであって、一端部をドレイン領
域10上に臨ませて配設してある。浮遊ゲート15はドレイ
ン領域10と対向する部分の一部にドレイン領域10側に突
出してドレイン領域10との間に薄い酸化膜13aを隔てて
これと対向する突出部を備えている。

このようなメモリトランジスタQ₁〜Q₄は第１図に示す
如くマトリックス状に配設され（第１図には行，列方向
に各２個設けた場合を示す）、メモリトランジスタQ₁，
Q₃、メモリトランジスタQ₂，Q₄は夫々行方向に、またメ
モリトランジスタQ₁，Q₂、メモリトランジスタQ₃，Q₄は
夫々列方向に並んで位置している。

行方向に配置されているメモリトランジスタQ₁，Q₃の
ゲート電極、メモリトランジスタQ₂，Q₄のゲート電極は
夫々ワード線3,4に、また列方向に配置されているメモ
リトランジスタQ₁，Q₂、メモリトランジスタQ₃，Q₄のド
レイン電極は夫々ビット線1,2に、更にメモリトランジ
スタQ₁，Q₂、メモリトランジスタQ₃，Q₄のソース電極は
夫々ソース線5,6に接続されている。

而してこのような不揮発性半導体記憶装置に対する書
込みは１ページ分のデータを内部ラッチに書込む外部書
込みサイクルと、ラッチに書込まれたデータに応じて実
際にメモリセルに書込む内部書込みサイクルとに分けら
れ、更にこの内部書込みサイクルは消去サイクルとプロ
グラムサイクルとに分けられる。消去サイクルでは先ず
プログラムを行う１ページ分についてのメモリセルを全
て消去、即ち論理“1"を書き込み、次にプログラムサイ
クルでラッチのデータに応じてプログラム、即ち論理
“0"を書込む。

以下ページモード書込みの内部サイクルについて具体
的に説明する。

（消去動作） ページモード書込みを行うべきページに対応する選択
されたワード線３に高電圧V_ppを、また非選択のワード
線４に0Vを、全ビット線1,2に0Vを夫々与え、ソース線
5,6はフローティングにすることにより行う。

これによってワード線３に夫々制御ゲートが繋がるメ
モリトランジスタQ₁，Q₃における制御ゲートとドレイン
領域との間には高電圧が印加され、浮遊ゲートとドレイ
ン領域とに高電界が生じ、ドレイン領域から浮遊ゲート
に向けて第２図に示す薄い酸化膜13aを経てトンネル現
象により電子が注入され、浮遊ゲートは電子が蓄積され
た状態となる。

この状態では制御ゲートよりみてメモリトランジスタ
Q₁，Q₃の閾値電圧は消去動作前よりも高くなり、消去、
即ち論理“1"が書込まれた状態となる。

なお、ワード線４に制御ゲートが繋がるメモリトラン
ジスタQ₂，Q₄においては、ワード線４、ビット線1,2に
いずれも0Vが与えられている結果、制御ゲートとドレイ
ン領域との間には電位差がなく、夫々の閾値電圧に変化
はなく、消去が行われることはない。

（プログラム動作） ワード線３に制御ゲートが繋がるメモリトランジスタ
Q₁，Q₃のうちトランジスタQ₃にのみ論理“0"を書込む場
合について示すと、先ず選択されたワード線３に0V、非
選択のワード線４にV_WI（＝2/3V_pp）を印加し、選択さ
れたビット線２に高電圧V_pp、非選択のビット線１にV_BI
（＝1/3V_pp）を、更にソース線5,6をフローティングに
することによって行う。

これによってメモリトランジスタQ₃の制御ゲートには
0V、ドレイン領域に高電圧V_ppが印加され、浮遊ゲート
とドレイン領域との間に高電界が生じ、浮遊ゲートから
薄い酸化膜13aを通してドレイン領域にトンネル現象に
より電子が抜き取られ、浮遊ゲートは電子の空乏状態と
なる。

この状態では制御ゲートからみるとメモリトランジス
タQ₃の閾値電圧はプログラム動作前より低くなり、プロ
グラム状態、即ち論理“0"が書込まれた状態となる。

他のメモリトランジスタQ₂，Q₄においてはワード線４
を通じてゲート電極に電圧V_WIが、またビット線1,2を通
じてドレイン領域にいずれも電圧V_BI，V_ppの電圧が印加
されるため、一方メモリトランジスタQ₁においてはワー
ド線３を通じてゲート電極には0V、またビット線１には
V_BIが印加されるため、いずれも制御ゲートとドレイン
領域との間には電圧差1/3V_ppが印加されるに留まること
となる。

通常メモリトランジスタにおける制御ゲートとドレイ
ン領域との間のトンネル電流は電界の強さに強く依存し
ており、電界が1MV/cm減少するとトンネル電流密度は約
１桁減少するから、前述の電圧差が1/3V_ppのメモリトラ
ンジスタQ₁，Q₂，Q₄では殆どトンネル電流は流れず、閾
値電圧の変化も無視することが出来、結局メモリトラン
ジスタQ₃にのみプログラムが行われることとなる。

〔発明の効果〕

以上の如く本発明方法にあっては、書込み時に、非選
択のメモリトランジスタの列のドレイン領域を繋ぐビッ
ト線には非選択のメモリトランジスタの列の制御ゲート
を繋ぐワード線の電圧と０電圧との中間の電圧を印加
し、また非選択のメモリトランジスタの列の制御ゲート
を繋ぐワード線には非選択のメモリトランジスタの列の
ドレイン領域を繋ぐビット線の電圧と０電圧との中間が
電圧を印加することとしたから、たとえソースが共通で
あった場合にも選択されたビット線、選択されたメモリ
トランジスタ、ソース、非選択のビット線の経路で流れ
る電流は電圧値との相対関係により極めて小さいか、又
は全く流れないこととなり、非選択のメモリセルに対す
る書込み阻止効果が大きく、安定した動作を期待出来
る。

【図面の簡単な説明】

第１図は本発明方法に用いる半導体記憶装置におけるメ
モリセルの等価回路及び消去，プログラム動作時の各端
子に対する電圧値を示す説明図、第２図は本発明方法に
用いるメモリトランジスタの断面構造図、第３図は従来
方法に用いる半導体記憶装置におけるメモリセルの等価
回路及び消去，プログラム動作時の各端子に対する電圧
値を示す説明図、第４図は同じく従来の不揮発性半導体
記憶装置に用いるメモリトランジスタの断面構造図であ
る。 Q₁〜Q₄…メモリトランジスタ 1,2…ビット線、3,4…ワード線 5,6…ソース線 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】電気的に電荷の注入、放出が可能な浮遊ゲ
   ートを備えた複数のメモリトランジスタをマトリックス
   状に配置した不揮発性半導体記憶装置の書込み方法にお
   いて、 書込み時に、選択されたメモリトランジスタを含む列の
   ドレイン領域を繋ぐビット線には所定の電圧を印加し、 非選択のメモリトランジスタの列のドレイン領域を繋ぐ
   ビット線には非選択のメモリトランジスタの列の制御ゲ
   ートを繋ぐワード線の電圧と０電圧との中間の電圧を印
   加し、 選択されたメモリトランジスタを含む列の制御ゲートを
   繋ぐワード線には０電圧を、また非選択のメモリトラン
   ジスタの列の制御ゲートを繋ぐワード線には、非選択の
   メモリトランジスタの列のドレイン領域を繋ぐビット線
   の電圧と前記所定の電圧との中間の電圧を印加すること
   を特徴とする不揮発性半導体記憶装置の書込み方法。