JPH06324990A - バス制御装置 - Google Patents
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- JPH06324990A JPH06324990A JP5112841A JP11284193A JPH06324990A JP H06324990 A JPH06324990 A JP H06324990A JP 5112841 A JP5112841 A JP 5112841A JP 11284193 A JP11284193 A JP 11284193A JP H06324990 A JPH06324990 A JP H06324990A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 148
- 238000012545 processing Methods 0.000 claims abstract description 48
- 238000011084 recovery Methods 0.000 claims description 26
- 238000012856 packing Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 description 67
- 239000013256 coordination polymer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 2
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
-
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- G06F13/4054—Coupling between buses using bus bridges where the bridge performs a synchronising function where the function is bus cycle extension, e.g. to meet the timing requirements of the target bus
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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Abstract
(57)【要約】
【目的】 装置全体を大型化、高コスト化することな
く、中央演算処理装置と周辺装置との間のアクセスタイ
ミングを制御することができるようにする。 【構成】 タイミングテーブル（図３）に記述されてい
る周辺装置（ＲＯＭ５、バックアップメモリ６、デバイ
ス７，８）の動作タイミングに基づいて、中央演算処理
装置と周辺装置との間のアクセスタイミングを制御す
る。
く、中央演算処理装置と周辺装置との間のアクセスタイ
ミングを制御することができるようにする。 【構成】 タイミングテーブル（図３）に記述されてい
る周辺装置（ＲＯＭ５、バックアップメモリ６、デバイ
ス７，８）の動作タイミングに基づいて、中央演算処理
装置と周辺装置との間のアクセスタイミングを制御す
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えばコンピュータな
どに用いて好適なバス制御装置に関する。
どに用いて好適なバス制御装置に関する。
【０００２】
【従来の技術】従来のコンピュータにおいては、そのＣ
ＰＵのバスアクセス速度より低速の周辺装置（例えば、
インターフェイスボードなど）を使用する場合、その周
辺装置のバスアクセスタイミングにあわせて、ＣＰＵの
バスアクセスタイミングを遅くすると、装置全体の処理
速度が低下するため、いわゆるウエイトコントローラな
どを設け、ＣＰＵが出力したリード信号やライト信号な
どを周辺装置に供給するタイミングを調整するようにな
されている。
ＰＵのバスアクセス速度より低速の周辺装置（例えば、
インターフェイスボードなど）を使用する場合、その周
辺装置のバスアクセスタイミングにあわせて、ＣＰＵの
バスアクセスタイミングを遅くすると、装置全体の処理
速度が低下するため、いわゆるウエイトコントローラな
どを設け、ＣＰＵが出力したリード信号やライト信号な
どを周辺装置に供給するタイミングを調整するようにな
されている。
【０００３】また、従来のコンピュータでは、そのＣＰ
Ｕのバス幅と異なるバス幅の周辺装置を使用する場合、
即ち、例えば３２ビットのバス幅のＣＰＵに対し、８ビ
ットのバス幅の周辺装置を使用する場合、データのパッ
ク／アンパックを行う専用のハード機構を設け、ＣＰＵ
が出力した３２ビットのデータを８ビットのデータに４
分割して（アンパック）、周辺装置に供給し、また周辺
装置が出力した８ビットのデータを４回読み込み、３２
ビットのデータにして（パック）、ＣＰＵに供給するよ
うになされている。
Ｕのバス幅と異なるバス幅の周辺装置を使用する場合、
即ち、例えば３２ビットのバス幅のＣＰＵに対し、８ビ
ットのバス幅の周辺装置を使用する場合、データのパッ
ク／アンパックを行う専用のハード機構を設け、ＣＰＵ
が出力した３２ビットのデータを８ビットのデータに４
分割して（アンパック）、周辺装置に供給し、また周辺
装置が出力した８ビットのデータを４回読み込み、３２
ビットのデータにして（パック）、ＣＰＵに供給するよ
うになされている。
【０００４】
【発明が解決しようとする課題】ところで、上述のウエ
イトコントローラは、コンピュータに接続する周辺装置
にあわせて、個別に設計しなければならず、装置が高コ
スト化する課題があった。
イトコントローラは、コンピュータに接続する周辺装置
にあわせて、個別に設計しなければならず、装置が高コ
スト化する課題があった。
【０００５】さらに、周辺装置によっては、ＣＰＵが、
周辺装置からデータを読み込む場合、ＣＰＵのデータの
リードが終了しても、しばらくの間、データを出力し続
けている、即ちフローティングタイムの長いものがあ
る。また、周辺装置によっては、ＣＰＵが、周辺装置に
データを書き込む場合、ＣＰＵのデータのライト信号の
出力が終了しても、しばらくの間、データバス上にデー
タを保持する必要のある、即ちホールドタイムの長いも
のがある。
周辺装置からデータを読み込む場合、ＣＰＵのデータの
リードが終了しても、しばらくの間、データを出力し続
けている、即ちフローティングタイムの長いものがあ
る。また、周辺装置によっては、ＣＰＵが、周辺装置に
データを書き込む場合、ＣＰＵのデータのライト信号の
出力が終了しても、しばらくの間、データバス上にデー
タを保持する必要のある、即ちホールドタイムの長いも
のがある。
【０００６】このようなフローティングタイムやホール
ドタイムの長い周辺装置に対しては、上述のウエイトコ
ントローラだけでは、動作タイミングを調整しきれず、
その周辺装置にハード的な工夫を施さなければならなか
った。
ドタイムの長い周辺装置に対しては、上述のウエイトコ
ントローラだけでは、動作タイミングを調整しきれず、
その周辺装置にハード的な工夫を施さなければならなか
った。
【０００７】従って、装置が大型化、高コスト化する課
題があった。
題があった。
【０００８】また、上述のパック／アンパックを行うハ
ード機構も、ウエイトコントローラと同様に、コンピュ
ータに接続する周辺装置にあわせて、例えばパック／ア
ンパックのトリガ発生論理などを個別に設計しなければ
ならず、装置が高コスト化する課題があった。
ード機構も、ウエイトコントローラと同様に、コンピュ
ータに接続する周辺装置にあわせて、例えばパック／ア
ンパックのトリガ発生論理などを個別に設計しなければ
ならず、装置が高コスト化する課題があった。
【０００９】さらに、例えば上述のように、３２ビット
のバス幅のＣＰＵに対し、８ビットのバス幅の周辺装置
を使用する場合、ＣＰＵが出力した３２ビットのデータ
を、アンパックし、４つの８ビットのデータにして、こ
れらを周辺装置に書き込むとき、その周辺装置が、例え
ばメモリであれば、データを書き込むアドレスを１ず
つ、４回インクリメントする必要があるが、周辺装置
が、例えばいわゆるＦＩＦＯ型のバッファなどを有す
る、データの読み書きが固定アドレスで行われるもので
あれば、同一（固定）アドレスに対し、４つの８ビット
のデータを書き込むようにする必要がある。
のバス幅のＣＰＵに対し、８ビットのバス幅の周辺装置
を使用する場合、ＣＰＵが出力した３２ビットのデータ
を、アンパックし、４つの８ビットのデータにして、こ
れらを周辺装置に書き込むとき、その周辺装置が、例え
ばメモリであれば、データを書き込むアドレスを１ず
つ、４回インクリメントする必要があるが、周辺装置
が、例えばいわゆるＦＩＦＯ型のバッファなどを有す
る、データの読み書きが固定アドレスで行われるもので
あれば、同一（固定）アドレスに対し、４つの８ビット
のデータを書き込むようにする必要がある。
【００１０】ここで、本明細書中においては、ＣＰＵと
バス幅の異なる周辺装置に対してデータを読み書きする
場合に、アドレスが、上述のようにインクリメントされ
たり、固定であったりすることをアドレス形式という。
バス幅の異なる周辺装置に対してデータを読み書きする
場合に、アドレスが、上述のようにインクリメントされ
たり、固定であったりすることをアドレス形式という。
【００１１】しかしながら、上述のハード機構は、周辺
装置のアドレス形式を考慮して、周辺装置に対してデー
タを読み書きするアドレスを指定するようにはなされて
いなかった。
装置のアドレス形式を考慮して、周辺装置に対してデー
タを読み書きするアドレスを指定するようにはなされて
いなかった。
【００１２】従って、例えばアプリケーションプログラ
ムなどは、周辺装置のアドレス形式を考慮して設計、製
作しなければならないので、面倒であった。
ムなどは、周辺装置のアドレス形式を考慮して設計、製
作しなければならないので、面倒であった。
【００１３】本発明は、このような状況に鑑みてなされ
たものであり、装置を大型化、高コスト化することな
く、ＣＰＵと周辺装置との間のデータのやりとりを制御
することができるようにするものである。
たものであり、装置を大型化、高コスト化することな
く、ＣＰＵと周辺装置との間のデータのやりとりを制御
することができるようにするものである。
【００１４】
【課題を解決するための手段】請求項１に記載のバス制
御装置は、例えばＣＰＵ１などの中央演算処理装置が接
続されたメインバス９と、例えばＲＯＭ５やバックアッ
プメモリ６、デバイス７，８などの周辺装置が接続され
たサブバス１０との間に接続されるバス制御装置であっ
て、ＲＯＭ５、バックアップメモリ６、デバイス７，８
の動作タイミングを記憶している記憶手段としてのタイ
ミングテーブル記憶部１３を備え、タイミングテーブル
記憶部１３に記憶されているＲＯＭ５、バックアップメ
モリ６、デバイス７，８の動作タイミングに基づいて、
ＣＰＵ１とＲＯＭ５、バックアップメモリ６、デバイス
７，８との間のアクセスタイミングを制御することを特
徴とする。
御装置は、例えばＣＰＵ１などの中央演算処理装置が接
続されたメインバス９と、例えばＲＯＭ５やバックアッ
プメモリ６、デバイス７，８などの周辺装置が接続され
たサブバス１０との間に接続されるバス制御装置であっ
て、ＲＯＭ５、バックアップメモリ６、デバイス７，８
の動作タイミングを記憶している記憶手段としてのタイ
ミングテーブル記憶部１３を備え、タイミングテーブル
記憶部１３に記憶されているＲＯＭ５、バックアップメ
モリ６、デバイス７，８の動作タイミングに基づいて、
ＣＰＵ１とＲＯＭ５、バックアップメモリ６、デバイス
７，８との間のアクセスタイミングを制御することを特
徴とする。
【００１５】請求項２に記載のバス制御装置は、タイミ
ングテーブル記憶部１３に記憶されたＲＯＭ５、バック
アップメモリ６、デバイス７，８の動作タイミングが、
書き換え可能であることを特徴とする。
ングテーブル記憶部１３に記憶されたＲＯＭ５、バック
アップメモリ６、デバイス７，８の動作タイミングが、
書き換え可能であることを特徴とする。
【００１６】請求項３に記載のバス制御装置は、タイミ
ングテーブル記憶部１３には、ＲＯＭ５、バックアップ
メモリ６、デバイス７，８の少なくともホールドタイム
またはリカバリタイムが記憶されていることを特徴とす
る。
ングテーブル記憶部１３には、ＲＯＭ５、バックアップ
メモリ６、デバイス７，８の少なくともホールドタイム
またはリカバリタイムが記憶されていることを特徴とす
る。
【００１７】請求項４に記載のバス制御装置は、例えば
ＣＰＵ１などの中央演算処理装置が接続されたメインバ
ス９と、例えばＲＯＭ５やバックアップメモリ６、デバ
イス７，８などの周辺装置が接続されたサブバス１０と
の間に接続されるバス制御装置であって、ＲＯＭ５、バ
ックアップメモリ６、デバイス７，８のバス幅とアドレ
ス形式を記憶している記憶手段としてのバス幅テーブル
記憶部１４と、ＣＰＵ１またはＲＯＭ５、バックアップ
メモリ６、デバイス７，８が出力するデータをラッチす
るデータラッチ手段としてのデータバッファ１１と、Ｃ
ＰＵ１がＲＯＭ５、バックアップメモリ６、デバイス
７，８に出力するアドレスをラッチするアドレスラッチ
手段としてのアドレスバッファ２１と、バス幅テーブル
記憶部１４に記憶されているＲＯＭ５、バックアップメ
モリ６、デバイス７，８のバス幅に基づいて、データバ
ッファ１１にラッチされたデータのパック／アンパック
を制御するとともに、バス幅テーブル記憶部１４に記憶
されているＲＯＭ５、バックアップメモリ６、デバイス
７，８のアドレス形式に基づいて、アドレスバッファ２
１にラッチされたアドレスを制御する制御手段としての
コントローラ１６とを備えることを特徴とする。
ＣＰＵ１などの中央演算処理装置が接続されたメインバ
ス９と、例えばＲＯＭ５やバックアップメモリ６、デバ
イス７，８などの周辺装置が接続されたサブバス１０と
の間に接続されるバス制御装置であって、ＲＯＭ５、バ
ックアップメモリ６、デバイス７，８のバス幅とアドレ
ス形式を記憶している記憶手段としてのバス幅テーブル
記憶部１４と、ＣＰＵ１またはＲＯＭ５、バックアップ
メモリ６、デバイス７，８が出力するデータをラッチす
るデータラッチ手段としてのデータバッファ１１と、Ｃ
ＰＵ１がＲＯＭ５、バックアップメモリ６、デバイス
７，８に出力するアドレスをラッチするアドレスラッチ
手段としてのアドレスバッファ２１と、バス幅テーブル
記憶部１４に記憶されているＲＯＭ５、バックアップメ
モリ６、デバイス７，８のバス幅に基づいて、データバ
ッファ１１にラッチされたデータのパック／アンパック
を制御するとともに、バス幅テーブル記憶部１４に記憶
されているＲＯＭ５、バックアップメモリ６、デバイス
７，８のアドレス形式に基づいて、アドレスバッファ２
１にラッチされたアドレスを制御する制御手段としての
コントローラ１６とを備えることを特徴とする。
【００１８】請求項５に記載のバス制御装置は、バス幅
テーブル記憶部１４に記憶されているＲＯＭ５、バック
アップメモリ６、デバイス７，８のバス幅とアドレス形
式が、書き換え可能であることを特徴とする。
テーブル記憶部１４に記憶されているＲＯＭ５、バック
アップメモリ６、デバイス７，８のバス幅とアドレス形
式が、書き換え可能であることを特徴とする。
【００１９】
【作用】請求項１に記載のバス制御装置においては、タ
イミングテーブル記憶部１３に記憶されているＲＯＭ
５、バックアップメモリ６、デバイス７，８の動作タイ
ミングに基づいて、ＣＰＵ１とＲＯＭ５、バックアップ
メモリ６、デバイス７，８との間のアクセスタイミング
を制御する。従って、ＣＰＵ１とＲＯＭ５、バックアッ
プメモリ６、デバイス７，８との間のアクセスタイミン
グを調整する、例えばウエイトコントローラなどのハー
ドウェアを、周辺装置ごとに設ける必要がなくなるの
で、装置全体を大型化、高コスト化することなく、ＣＰ
Ｕ１とＲＯＭ５、バックアップメモリ６、デバイス７，
８との間のアクセスタイミングを制御することができ
る。
イミングテーブル記憶部１３に記憶されているＲＯＭ
５、バックアップメモリ６、デバイス７，８の動作タイ
ミングに基づいて、ＣＰＵ１とＲＯＭ５、バックアップ
メモリ６、デバイス７，８との間のアクセスタイミング
を制御する。従って、ＣＰＵ１とＲＯＭ５、バックアッ
プメモリ６、デバイス７，８との間のアクセスタイミン
グを調整する、例えばウエイトコントローラなどのハー
ドウェアを、周辺装置ごとに設ける必要がなくなるの
で、装置全体を大型化、高コスト化することなく、ＣＰ
Ｕ１とＲＯＭ５、バックアップメモリ６、デバイス７，
８との間のアクセスタイミングを制御することができ
る。
【００２０】請求項２に記載のバス制御装置において
は、タイミングテーブル記憶部１３に記憶されたＲＯＭ
５、バックアップメモリ６、デバイス７，８の動作タイ
ミングが、書き換え可能であるので、例えばＲＯＭ５、
バックアップメモリ６、デバイス７，８の仕様が変更さ
れたり、新たな周辺装置が追加されても、装置が、実質
上、使用不可能となることが防止される。
は、タイミングテーブル記憶部１３に記憶されたＲＯＭ
５、バックアップメモリ６、デバイス７，８の動作タイ
ミングが、書き換え可能であるので、例えばＲＯＭ５、
バックアップメモリ６、デバイス７，８の仕様が変更さ
れたり、新たな周辺装置が追加されても、装置が、実質
上、使用不可能となることが防止される。
【００２１】請求項３に記載のバス制御装置において
は、タイミングテーブル記憶部１３には、ＲＯＭ５、バ
ックアップメモリ６、デバイス７，８の少なくともホー
ルドタイムまたはリカバリタイムが記憶されているの
で、ホールドタイムまたはリカバリタイムに基づくタイ
ミングの制御を行うことができる。
は、タイミングテーブル記憶部１３には、ＲＯＭ５、バ
ックアップメモリ６、デバイス７，８の少なくともホー
ルドタイムまたはリカバリタイムが記憶されているの
で、ホールドタイムまたはリカバリタイムに基づくタイ
ミングの制御を行うことができる。
【００２２】請求項４に記載のバス制御装置において
は、データバッファ１１によって、ＣＰＵ１またはＲＯ
Ｍ５、バックアップメモリ６、デバイス７，８が出力す
るデータをラッチし、アドレスバッファ２１によって、
ＣＰＵ１がＲＯＭ５、バックアップメモリ６、デバイス
７，８に出力するアドレスをラッチする。そして、バス
幅テーブル記憶部１４に記憶されているＲＯＭ５、バッ
クアップメモリ６、デバイス７，８のバス幅に基づい
て、データバッファ１１にラッチされたデータのパック
／アンパックを制御するとともに、バス幅テーブル記憶
部１４に記憶されているＲＯＭ５、バックアップメモリ
６、デバイス７，８のアドレス形式に基づいて、アドレ
スバッファ２１にラッチされたアドレスを制御する。従
って、データのパック／アンパックおよびアドレス形式
を考慮することなく、アプリケーションプログラムを設
計することが可能となり、汎用性の高いアプリケーショ
ンプログラムを提供することができるようになる。
は、データバッファ１１によって、ＣＰＵ１またはＲＯ
Ｍ５、バックアップメモリ６、デバイス７，８が出力す
るデータをラッチし、アドレスバッファ２１によって、
ＣＰＵ１がＲＯＭ５、バックアップメモリ６、デバイス
７，８に出力するアドレスをラッチする。そして、バス
幅テーブル記憶部１４に記憶されているＲＯＭ５、バッ
クアップメモリ６、デバイス７，８のバス幅に基づい
て、データバッファ１１にラッチされたデータのパック
／アンパックを制御するとともに、バス幅テーブル記憶
部１４に記憶されているＲＯＭ５、バックアップメモリ
６、デバイス７，８のアドレス形式に基づいて、アドレ
スバッファ２１にラッチされたアドレスを制御する。従
って、データのパック／アンパックおよびアドレス形式
を考慮することなく、アプリケーションプログラムを設
計することが可能となり、汎用性の高いアプリケーショ
ンプログラムを提供することができるようになる。
【００２３】請求項５に記載のバス制御装置において
は、バス幅テーブル記憶部１４に記憶されているＲＯＭ
５、バックアップメモリ６、デバイス７，８のバス幅と
アドレス形式が、書き換え可能であるので、例えばＲＯ
Ｍ５、バックアップメモリ６、デバイス７，８の仕様が
変更されたり、新たな周辺装置が追加されても、装置が
実質上、使用不可能となることが防止される。
は、バス幅テーブル記憶部１４に記憶されているＲＯＭ
５、バックアップメモリ６、デバイス７，８のバス幅と
アドレス形式が、書き換え可能であるので、例えばＲＯ
Ｍ５、バックアップメモリ６、デバイス７，８の仕様が
変更されたり、新たな周辺装置が追加されても、装置が
実質上、使用不可能となることが防止される。
【００２４】
【実施例】図１は、本発明のバス制御装置を適用したゲ
ートウェイ４が設けられたコンピュータの一実施例の構
成を示すブロック図である。ＣＰＵ１は、例えば３２ビ
ットのＣＰＵで、ＲＯＭ５に記憶されているシステムプ
ログラムや、ＲＡＭ２などに記憶されたアプリケーショ
ンプログラムにしたがって所定の処理を行う。ＲＡＭ２
は、例えば３２ビット幅の高速ＤＲＡＭで、アプリケー
ションプログラムや装置の動作上必要なデータなどを記
憶する。デバイス３は、例えば３２ビット幅の高速デバ
イスで、音声処理や画像処理などの所定の処理を行う。
ートウェイ４が設けられたコンピュータの一実施例の構
成を示すブロック図である。ＣＰＵ１は、例えば３２ビ
ットのＣＰＵで、ＲＯＭ５に記憶されているシステムプ
ログラムや、ＲＡＭ２などに記憶されたアプリケーショ
ンプログラムにしたがって所定の処理を行う。ＲＡＭ２
は、例えば３２ビット幅の高速ＤＲＡＭで、アプリケー
ションプログラムや装置の動作上必要なデータなどを記
憶する。デバイス３は、例えば３２ビット幅の高速デバ
イスで、音声処理や画像処理などの所定の処理を行う。
【００２５】ＣＰＵ１、ＲＡＭ２、およびデバイス３
は、３２ビットの高速バスとしてのメインバス９に接続
され、ＣＰＵ１と、ＲＡＭ２またはデバイス３との間で
は、メインバス９を介して、高速で３２ビットのデータ
がやりとりされるようになされている。
は、３２ビットの高速バスとしてのメインバス９に接続
され、ＣＰＵ１と、ＲＡＭ２またはデバイス３との間で
は、メインバス９を介して、高速で３２ビットのデータ
がやりとりされるようになされている。
【００２６】ＲＯＭ５は、例えば８ビット幅のＲＯＭ
で、システムプログラムを記憶している。バックアップ
メモリ（メモリ）６は、例えば１６ビット幅のメモリ
で、データなどのバックアップを記憶する。デバイス７
は、例えば８ビット幅のデバイスで、音声処理や画像処
理などの所定の処理を行う。デバイス８は、例えば１６
ビット幅の入出力インターフェイスである。
で、システムプログラムを記憶している。バックアップ
メモリ（メモリ）６は、例えば１６ビット幅のメモリ
で、データなどのバックアップを記憶する。デバイス７
は、例えば８ビット幅のデバイスで、音声処理や画像処
理などの所定の処理を行う。デバイス８は、例えば１６
ビット幅の入出力インターフェイスである。
【００２７】ＲＯＭ５、メモリ６、デバイス７、および
８は、いずれもその動作速度が、ＣＰＵ１より低速で、
例えば１６ビットの汎用バスとしてのサブバス１０に接
続されている。但し、８ビット幅のＲＯＭ５とデバイス
７は、１６ビットのサブバス１０の下位８ビットに接続
されている。
８は、いずれもその動作速度が、ＣＰＵ１より低速で、
例えば１６ビットの汎用バスとしてのサブバス１０に接
続されている。但し、８ビット幅のＲＯＭ５とデバイス
７は、１６ビットのサブバス１０の下位８ビットに接続
されている。
【００２８】なお、図示していないがメインバス９およ
びサブバス１０は、データバス、アドレスバス、および
制御バスから構成されている。
びサブバス１０は、データバス、アドレスバス、および
制御バスから構成されている。
【００２９】ゲートウェイ４は、メインバス９とサブバ
ス１０との間に接続され、ＣＰＵ１と、ＲＯＭ５、メモ
リ６、デバイス７、または８との間のデータのやりとり
を制御する。
ス１０との間に接続され、ＣＰＵ１と、ＲＯＭ５、メモ
リ６、デバイス７、または８との間のデータのやりとり
を制御する。
【００３０】即ち、ゲートウェイ４は、例えば図２に示
すように、データバッファ１１、多重化器（ＭＵＸ）１
２ａ乃至１２ｄ、タイミングテーブル記憶部１３、バス
幅テーブル記憶部１４、カウンタ１５、コントローラ１
６、メインバスアドレスデコーダ１７、アドレステーブ
ル記憶部１８、サブバスアドレスデコーダ１９、ステイ
タスバッファ２０、アドレスバッファ２１から構成され
る。
すように、データバッファ１１、多重化器（ＭＵＸ）１
２ａ乃至１２ｄ、タイミングテーブル記憶部１３、バス
幅テーブル記憶部１４、カウンタ１５、コントローラ１
６、メインバスアドレスデコーダ１７、アドレステーブ
ル記憶部１８、サブバスアドレスデコーダ１９、ステイ
タスバッファ２０、アドレスバッファ２１から構成され
る。
【００３１】なお、図２において、点線は、制御信号線
を意味する。
を意味する。
【００３２】データバッファ１１は、コントローラ１６
に制御され、ＣＰＵ１からメインバス９を介して供給さ
れる３２ビットのデータをラッチし、その上位から８ビ
ットごとの４つのデータを、ＭＵＸ１２ａ乃至１２ｄに
それぞれ出力する。また、データバッファ１１は、８ビ
ットの多重化器１２ａ乃至１２ｄからのデータをラッチ
し、３２ビットのデータとしてメインバス９に出力す
る。
に制御され、ＣＰＵ１からメインバス９を介して供給さ
れる３２ビットのデータをラッチし、その上位から８ビ
ットごとの４つのデータを、ＭＵＸ１２ａ乃至１２ｄに
それぞれ出力する。また、データバッファ１１は、８ビ
ットの多重化器１２ａ乃至１２ｄからのデータをラッチ
し、３２ビットのデータとしてメインバス９に出力す
る。
【００３３】それぞれ８ビット幅で構成されているＭＵ
Ｘ１２ａ乃至１２ｄは、コントローラ１６に制御され、
データバッファ１１からの４つの８ビットのデータをそ
れぞれラッチし、２つの１６ビットのデータ、または４
つの８ビットのデータとしてサブバス１０に出力する。
また、ＭＵＸ１２ａ乃至１２ｄは、サブバス１０からの
２つの１６ビットのデータ、または４つの８ビットのデ
ータをラッチし、３２ビットのデータとしてデータバッ
ファ１１に出力する。
Ｘ１２ａ乃至１２ｄは、コントローラ１６に制御され、
データバッファ１１からの４つの８ビットのデータをそ
れぞれラッチし、２つの１６ビットのデータ、または４
つの８ビットのデータとしてサブバス１０に出力する。
また、ＭＵＸ１２ａ乃至１２ｄは、サブバス１０からの
２つの１６ビットのデータ、または４つの８ビットのデ
ータをラッチし、３２ビットのデータとしてデータバッ
ファ１１に出力する。
【００３４】タイミングテーブル記憶部１３には、サブ
バス１０に接続されたＲＯＭ５、メモリ６、デバイス
７、または８それぞれの、例えばリードディレイタイ
ム、ライトディレイタイム、ホールドタイム、フローテ
ィングタイム、およびリカバリタイムが記述された、図
３に示すようなタイミングテーブルが記憶されている。
バス１０に接続されたＲＯＭ５、メモリ６、デバイス
７、または８それぞれの、例えばリードディレイタイ
ム、ライトディレイタイム、ホールドタイム、フローテ
ィングタイム、およびリカバリタイムが記述された、図
３に示すようなタイミングテーブルが記憶されている。
【００３５】なお、リードディレイタイムまたはライト
ディレイタイムとは、それぞれデータがリードまたはラ
イトされるときのアクセスタイムを意味し、ホールドタ
イムとは、ライト信号の出力が終了しても、バス上にデ
ータを保持する必要のある時間を意味する。また、フロ
ーティングタイムとは、データのリードが終了しても、
バス上にデータを保持する必要のある時間を意味し、リ
カバリタイムとは、同一の周辺装置に連続してアクセス
するときに必要なインターバル（１度目のアクセスが終
了してから、次のアクセスまでに設ける必要のある時間
間隔）を意味する。
ディレイタイムとは、それぞれデータがリードまたはラ
イトされるときのアクセスタイムを意味し、ホールドタ
イムとは、ライト信号の出力が終了しても、バス上にデ
ータを保持する必要のある時間を意味する。また、フロ
ーティングタイムとは、データのリードが終了しても、
バス上にデータを保持する必要のある時間を意味し、リ
カバリタイムとは、同一の周辺装置に連続してアクセス
するときに必要なインターバル（１度目のアクセスが終
了してから、次のアクセスまでに設ける必要のある時間
間隔）を意味する。
【００３６】バス幅テーブル記憶部１４には、サブバス
１０に接続されたＲＯＭ５、メモリ６、デバイス７、ま
たは８が扱うデータ長（以下、バス幅という）と、その
アドレス形式が記述された、図４に示すようなバス幅テ
ーブルが記憶されている。
１０に接続されたＲＯＭ５、メモリ６、デバイス７、ま
たは８が扱うデータ長（以下、バス幅という）と、その
アドレス形式が記述された、図４に示すようなバス幅テ
ーブルが記憶されている。
【００３７】なお、図４のバス幅テーブルにおいて、ア
ドレス形式が固定となっている周辺装置（本実施例にお
いては、デバイス７および８）は、例えばＦＩＦＯ型の
データバッファを内蔵しており、アンパックされて複数
に分割されたデータの読み書きの際に、所定の同一アド
レス（固定アドレス）を指定する必要のあるものであ
る。また、アドレス形式が可変となっている周辺装置
（本実施例においては、ＲＯＭ５およびメモリ６）は、
アンパックされて複数に分割されたデータの読み書きの
際に、分割されたデータの１つの読み書きの後、次のデ
ータを読み書きするのに、アドレスをインクリメント
（またはデクリメント）して指定する必要のあるもので
ある。
ドレス形式が固定となっている周辺装置（本実施例にお
いては、デバイス７および８）は、例えばＦＩＦＯ型の
データバッファを内蔵しており、アンパックされて複数
に分割されたデータの読み書きの際に、所定の同一アド
レス（固定アドレス）を指定する必要のあるものであ
る。また、アドレス形式が可変となっている周辺装置
（本実施例においては、ＲＯＭ５およびメモリ６）は、
アンパックされて複数に分割されたデータの読み書きの
際に、分割されたデータの１つの読み書きの後、次のデ
ータを読み書きするのに、アドレスをインクリメント
（またはデクリメント）して指定する必要のあるもので
ある。
【００３８】カウンタ１５は、図示せぬクロック発生器
からメインバス９およびコントローラ１６を介して供給
されるシステムクロック（Ｓｙｓｔｅｍ Ｃｌｏｃｋ）
をカウントする。
からメインバス９およびコントローラ１６を介して供給
されるシステムクロック（Ｓｙｓｔｅｍ Ｃｌｏｃｋ）
をカウントする。
【００３９】コントローラ１６は、タイミングテーブル
記憶部１３に記憶されたタイミングテーブル（図３）に
基づいて、ＣＰＵ１からメインバス９を介して供給され
るリード（Ｒｅａｄ）信号またはライト（Ｗｒｉｔｅ）
信号のタイミングを変え、ＳＲｅａｄ信号またはＳＷｒ
ｉｔｅ信号としてサブバス１０に出力する。また、コン
トローラ１６は、タイミングテーブル記憶部１３に記憶
されたタイミングテーブル（図３）に基づき、所定のタ
イミングで、後述するＤａｔａＯｋ信号を出力する。
記憶部１３に記憶されたタイミングテーブル（図３）に
基づいて、ＣＰＵ１からメインバス９を介して供給され
るリード（Ｒｅａｄ）信号またはライト（Ｗｒｉｔｅ）
信号のタイミングを変え、ＳＲｅａｄ信号またはＳＷｒ
ｉｔｅ信号としてサブバス１０に出力する。また、コン
トローラ１６は、タイミングテーブル記憶部１３に記憶
されたタイミングテーブル（図３）に基づき、所定のタ
イミングで、後述するＤａｔａＯｋ信号を出力する。
【００４０】さらに、コントローラ１６は、バス幅テー
ブル記憶部１４に記憶されたバス幅テーブル（図４）に
記述されたバス幅およびＣＰＵ１からメインバス９を介
して供給されるＡｃｃｅｓｓＴｙｐｅ（ＣＰＵ１が扱う
データ長）に基づいて、データバッファ１１を制御し、
データをパック／アンパックさせる。また、コントロー
ラ１６は、バス幅テーブル記憶部１４に記憶されたバス
幅テーブル（図４）に記述されたアドレス形式に基づい
て、アドレスバッファ２１を制御する。
ブル記憶部１４に記憶されたバス幅テーブル（図４）に
記述されたバス幅およびＣＰＵ１からメインバス９を介
して供給されるＡｃｃｅｓｓＴｙｐｅ（ＣＰＵ１が扱う
データ長）に基づいて、データバッファ１１を制御し、
データをパック／アンパックさせる。また、コントロー
ラ１６は、バス幅テーブル記憶部１４に記憶されたバス
幅テーブル（図４）に記述されたアドレス形式に基づい
て、アドレスバッファ２１を制御する。
【００４１】メインバスアドレスデコーダ１７は、ＣＰ
Ｕ１よりメインバス９を介して出力されたアドレス（Ａ
ｄｄｒｅｓｓ）をデコードし、そのデコード結果と、ア
ドレステーブル記憶部１８に記憶されているアドレスデ
コードテーブルとを比較する。そして、その比較結果か
ら、ＣＰＵ１がアクセスしようとする周辺装置が、メイ
ンバス９に接続されたＲＡＭ２またはデバイス３である
か否かを判定し、それがＲＡＭ２またはデバイス３であ
ると判定した場合には、メインバス９を介してＲＡＭ２
またはデバイス３にチップセレクト信号を出力する。
Ｕ１よりメインバス９を介して出力されたアドレス（Ａ
ｄｄｒｅｓｓ）をデコードし、そのデコード結果と、ア
ドレステーブル記憶部１８に記憶されているアドレスデ
コードテーブルとを比較する。そして、その比較結果か
ら、ＣＰＵ１がアクセスしようとする周辺装置が、メイ
ンバス９に接続されたＲＡＭ２またはデバイス３である
か否かを判定し、それがＲＡＭ２またはデバイス３であ
ると判定した場合には、メインバス９を介してＲＡＭ２
またはデバイス３にチップセレクト信号を出力する。
【００４２】アドレステーブル記憶部１８は、ＲＡＭ
２、デバイス３、ＲＯＭ５、メモリ６、デバイス７、ま
たは８にそれぞれ割り当てられたアドレスのデコード結
果が記述されたアドレスデコードテーブルを記憶してい
る。
２、デバイス３、ＲＯＭ５、メモリ６、デバイス７、ま
たは８にそれぞれ割り当てられたアドレスのデコード結
果が記述されたアドレスデコードテーブルを記憶してい
る。
【００４３】サブバスアドレスデコーダ１９は、ＣＰＵ
１よりメインバス９およびアドレスバッファ２１を介し
て出力されたアドレスをデコードし、そのデコード結果
と、アドレステーブル記憶部１８のアドレスデコードテ
ーブルに記述されている、ＲＡＭ２、デバイス３、ＲＯ
Ｍ５、メモリ６、デバイス７、または８にそれぞれ割り
当てられたアドレスのデコード結果とを比較する。そし
て、その比較結果から、ＣＰＵ１がアクセスしようとす
る周辺装置が、サブバス１０に接続されたＲＯＭ５、メ
モリ６、デバイス７、または８であるか否かを判定し、
それがサブバス１０に接続された周辺装置のうちのいず
れか（ＲＯＭ５、メモリ６、デバイス７、および８のう
ちのいずれか）であると判定した場合には、その周辺装
置に、サブバス１０を介してチップセレクト信号を出力
する。
１よりメインバス９およびアドレスバッファ２１を介し
て出力されたアドレスをデコードし、そのデコード結果
と、アドレステーブル記憶部１８のアドレスデコードテ
ーブルに記述されている、ＲＡＭ２、デバイス３、ＲＯ
Ｍ５、メモリ６、デバイス７、または８にそれぞれ割り
当てられたアドレスのデコード結果とを比較する。そし
て、その比較結果から、ＣＰＵ１がアクセスしようとす
る周辺装置が、サブバス１０に接続されたＲＯＭ５、メ
モリ６、デバイス７、または８であるか否かを判定し、
それがサブバス１０に接続された周辺装置のうちのいず
れか（ＲＯＭ５、メモリ６、デバイス７、および８のう
ちのいずれか）であると判定した場合には、その周辺装
置に、サブバス１０を介してチップセレクト信号を出力
する。
【００４４】ステイタスバッファ２０は、メインバスア
ドレスデコーダ１７およびサブバスアドレスデコーダ１
９のうちのいずれかが、最後にチップセレクト信号を出
力した周辺装置、即ちＣＰＵ１が最後にアクセスした周
辺装置（周辺装置に割り当てられたアドレスのデコード
結果）を記憶する。さらに、ステイタスバッファ２０
は、その記憶値と、次にサブバスアドレスデコーダ１９
がチップセレクト信号を出力した周辺装置とが同一であ
る場合、即ちサブバス１０に接続された任意の周辺装置
へのアクセスが連続して行われる場合、コントローラ１
６に、後述するリカバリ処理をさせるための制御信号を
出力する。
ドレスデコーダ１７およびサブバスアドレスデコーダ１
９のうちのいずれかが、最後にチップセレクト信号を出
力した周辺装置、即ちＣＰＵ１が最後にアクセスした周
辺装置（周辺装置に割り当てられたアドレスのデコード
結果）を記憶する。さらに、ステイタスバッファ２０
は、その記憶値と、次にサブバスアドレスデコーダ１９
がチップセレクト信号を出力した周辺装置とが同一であ
る場合、即ちサブバス１０に接続された任意の周辺装置
へのアクセスが連続して行われる場合、コントローラ１
６に、後述するリカバリ処理をさせるための制御信号を
出力する。
【００４５】アドレスバッファ２１は、ＣＰＵ１からメ
インバス９を介して供給されたアドレスをラッチする。
そして、アドレスバッファ２１は、コントローラ１６の
制御に基づいて、ラッチしたアドレスをそのまま保持し
たり、あるいは所定のタイミングで、例えば１ずつイン
クリメント（またはデクリメント）する。
インバス９を介して供給されたアドレスをラッチする。
そして、アドレスバッファ２１は、コントローラ１６の
制御に基づいて、ラッチしたアドレスをそのまま保持し
たり、あるいは所定のタイミングで、例えば１ずつイン
クリメント（またはデクリメント）する。
【００４６】次に、その動作について説明するが、説明
をわかりやすくするために、実際には同時に行われるタ
イミングの制御と、バス幅およびアドレス形式の制御と
を分けて説明する。
をわかりやすくするために、実際には同時に行われるタ
イミングの制御と、バス幅およびアドレス形式の制御と
を分けて説明する。
【００４７】まず、タイミングの制御について、図５お
よび図６のタイミングチャートを参照して説明する。な
お、図５および図６においては、信号Ｒｅａｄ，Ｄａｔ
ａＯｋ，ＣｈｉｐＳｅｌｅｃｔ，ＳＲｅａｄ，ＳＷｒｉ
ｔｅは、アクティブローの論理で示してある。また、装
置の各ブロックは、システムクロック（図５（ａ）およ
び図６（ａ））の立ち上がりエッジのタイミングに同期
して動作するものとする。
よび図６のタイミングチャートを参照して説明する。な
お、図５および図６においては、信号Ｒｅａｄ，Ｄａｔ
ａＯｋ，ＣｈｉｐＳｅｌｅｃｔ，ＳＲｅａｄ，ＳＷｒｉ
ｔｅは、アクティブローの論理で示してある。また、装
置の各ブロックは、システムクロック（図５（ａ）およ
び図６（ａ））の立ち上がりエッジのタイミングに同期
して動作するものとする。
【００４８】例えばＣＰＵ１がデバイス７から１バイト
（８ビット）のデータを読み出す場合、図５に示すよう
に、ＣＰＵ１よりデバイス７に割り当てられたアドレス
（Ａｄｄｒｅｓｓ）（図５（ｃ））がメインバス９を介
して出力され、このアドレスは、アドレスバッファ２１
にラッチされるとともに、メインバスアドレスデコーダ
１７に入力される。
（８ビット）のデータを読み出す場合、図５に示すよう
に、ＣＰＵ１よりデバイス７に割り当てられたアドレス
（Ａｄｄｒｅｓｓ）（図５（ｃ））がメインバス９を介
して出力され、このアドレスは、アドレスバッファ２１
にラッチされるとともに、メインバスアドレスデコーダ
１７に入力される。
【００４９】アドレスバッファ２１にラッチされたアド
レスは、信号ＳＡｄｄｒｅｓｓ（図５（ｈ））としてサ
ブバス１０に出力されるとともに、サブバスアドレスデ
コーダ１９に出力される。
レスは、信号ＳＡｄｄｒｅｓｓ（図５（ｈ））としてサ
ブバス１０に出力されるとともに、サブバスアドレスデ
コーダ１９に出力される。
【００５０】メインバスアドレスデコーダ１７およびサ
ブバスアドレスデコーダ１９では、ＣＰＵ１からのアド
レスがデコードされ、そのデコード結果と、アドレステ
ーブル記憶部１８に記憶されたアドレスデコードテーブ
ルとが比較される。
ブバスアドレスデコーダ１９では、ＣＰＵ１からのアド
レスがデコードされ、そのデコード結果と、アドレステ
ーブル記憶部１８に記憶されたアドレスデコードテーブ
ルとが比較される。
【００５１】上述したようにいまＣＰＵ１からは、デバ
イス７に割り当てられたアドレスが出力されているの
で、サブバスアドレスデコーダ１９によって、ＣＰＵ１
がアクセスしようとする周辺装置がデバイス７であるこ
とが検出され、サブバス１０を介してデバイス７に、チ
ップセレクト信号（ＣｈｉｐＳｅｌｅｃｔ）（図５
（ｆ））が出力される。
イス７に割り当てられたアドレスが出力されているの
で、サブバスアドレスデコーダ１９によって、ＣＰＵ１
がアクセスしようとする周辺装置がデバイス７であるこ
とが検出され、サブバス１０を介してデバイス７に、チ
ップセレクト信号（ＣｈｉｐＳｅｌｅｃｔ）（図５
（ｆ））が出力される。
【００５２】サブバスアドレスデコーダ１９のデコード
結果は、ステイタスバッファ２０に記憶されるととも
に、ステイタスバッファ２０を介してコントローラ１６
に出力される。これにより、コントローラ１６によっ
て、ＣＰＵ１のアクセスの対象がデバイス７であること
が認識される。
結果は、ステイタスバッファ２０に記憶されるととも
に、ステイタスバッファ２０を介してコントローラ１６
に出力される。これにより、コントローラ１６によっ
て、ＣＰＵ１のアクセスの対象がデバイス７であること
が認識される。
【００５３】さらに、ＣＰＵ１から、メインバス９を介
してリード信号（Ｒｅａｄ）（図５（ｂ））およびバイ
トアクセスを示すアクセスタイプ信号（ＡｃｃｅｓｓＴ
ｙｐｅ）が、コントローラ１６に供給される。
してリード信号（Ｒｅａｄ）（図５（ｂ））およびバイ
トアクセスを示すアクセスタイプ信号（ＡｃｃｅｓｓＴ
ｙｐｅ）が、コントローラ１６に供給される。
【００５４】コントローラ１６は、ＣＰＵ１からのリー
ド信号（Ｒｅａｄ）を受信すると、サブバス１０にリー
ド信号（ＳＲｅａｄ）（図５（ｇ））を出力する。
ド信号（Ｒｅａｄ）を受信すると、サブバス１０にリー
ド信号（ＳＲｅａｄ）（図５（ｇ））を出力する。
【００５５】ここで、図３のタイミングテーブルに示す
ように、デバイス７は、２クロックのリードディレイタ
イムを有する。即ち、デバイス７においては、チップセ
レクト信号およびリード信号（ＳＲｅａｄ）が供給され
てから、データをサブバス１０に出力するまでに２クロ
ックだけかかる。
ように、デバイス７は、２クロックのリードディレイタ
イムを有する。即ち、デバイス７においては、チップセ
レクト信号およびリード信号（ＳＲｅａｄ）が供給され
てから、データをサブバス１０に出力するまでに２クロ
ックだけかかる。
【００５６】そこで、コントローラ１６は、リード信号
（ＳＲｅａｄ）をサブバス１０に出力すると、まずカウ
ンタ１５をリセットし、カウンタ１５に、システムクロ
ック（図５（ａ））のタイミングで、０からのカウント
を開始させる。
（ＳＲｅａｄ）をサブバス１０に出力すると、まずカウ
ンタ１５をリセットし、カウンタ１５に、システムクロ
ック（図５（ａ））のタイミングで、０からのカウント
を開始させる。
【００５７】さらに、コントローラ１６において、タイ
ミングテーブル記憶部１３のタイミングテーブル（図
３）に記述されたデバイス７のリードディレイタイムが
参照され、カウンタ１５のカウント値がデバイス７のリ
ードディレイタイムに等しくなるまで、ウエイト時間が
おかれる。
ミングテーブル記憶部１３のタイミングテーブル（図
３）に記述されたデバイス７のリードディレイタイムが
参照され、カウンタ１５のカウント値がデバイス７のリ
ードディレイタイムに等しくなるまで、ウエイト時間が
おかれる。
【００５８】従って、この場合、リード信号（ＳＲｅａ
ｄ）が出力されてから、２クロックのウエイト時間がお
かれることになる。
ｄ）が出力されてから、２クロックのウエイト時間がお
かれることになる。
【００５９】サブバス１０にリード信号（ＳＲｅａｄ）
が出力されてから、２クロック分の時間が経過すると、
デバイス７において、１バイトのデータ（ＳＤａｔａ）
（図５（ｉ））が、１６ビットのサブバス１０の下位８
ビットに出力されるとともに、コントローラ１６におい
て、ＭＵＸ１２ｄおよびデータバッファ１１に、サブバ
ス１０の下位８ビットのデータをラッチするように、Ｃ
ＰＵ１からの、８ビット（１バイト）のアクセスタイプ
を示す信号ＡｃｃｅｓｓＴｙｐｅに基づく制御信号が出
力される。
が出力されてから、２クロック分の時間が経過すると、
デバイス７において、１バイトのデータ（ＳＤａｔａ）
（図５（ｉ））が、１６ビットのサブバス１０の下位８
ビットに出力されるとともに、コントローラ１６におい
て、ＭＵＸ１２ｄおよびデータバッファ１１に、サブバ
ス１０の下位８ビットのデータをラッチするように、Ｃ
ＰＵ１からの、８ビット（１バイト）のアクセスタイプ
を示す信号ＡｃｃｅｓｓＴｙｐｅに基づく制御信号が出
力される。
【００６０】これにより、デバイス７からの１バイトの
データ（ＳＤａｔａ）は、ＭＵＸ１２ｄを介してデータ
バッファ１１の下位８ビットにラッチされる。
データ（ＳＤａｔａ）は、ＭＵＸ１２ｄを介してデータ
バッファ１１の下位８ビットにラッチされる。
【００６１】デバイス７からのデータ（ＳＤａｔａ）
が、データバッファ１１にラッチされると、メインバス
９にデバイス７からのデータを出力することができるこ
とを示すＤａｔａＯｋ信号（図５（ｅ））が、コントロ
ーラ１６からメインバス９を介してＣＰＵ１に供給され
るとともに、コントローラ１６からサブバス１０に出力
されていたリード信号（ＳＲｅａｄ）（図５（ｇ））が
停止される。
が、データバッファ１１にラッチされると、メインバス
９にデバイス７からのデータを出力することができるこ
とを示すＤａｔａＯｋ信号（図５（ｅ））が、コントロ
ーラ１６からメインバス９を介してＣＰＵ１に供給され
るとともに、コントローラ１６からサブバス１０に出力
されていたリード信号（ＳＲｅａｄ）（図５（ｇ））が
停止される。
【００６２】さらに、このとき、コントローラ１６は、
カウンタ１５をリセットし、これによりカウンタ１５に
おいて、システムクロック（図５（ａ））のタイミング
で、０からのカウントが開始される。
カウンタ１５をリセットし、これによりカウンタ１５に
おいて、システムクロック（図５（ａ））のタイミング
で、０からのカウントが開始される。
【００６３】そして、データバッファ１１にラッチされ
たデータが、メインバス９上に出力され（図５
（ｄ））、これがＣＰＵ１によって読み込まれる。
たデータが、メインバス９上に出力され（図５
（ｄ））、これがＣＰＵ１によって読み込まれる。
【００６４】すると、ＣＰＵ１は、メインバス９へのリ
ード信号（Ｒｅａｄ）（図５（ｂ））およびアドレス
（Ａｄｄｒｅｓｓ）（図５（ｃ））の出力を停止する。
ＣＰＵ１が、メインバス９へのリード信号（Ｒｅａｄ）
（図５（ｂ））の出力を停止すると、コントローラ１６
は、サブバスアドレスデコーダ１９からデバイス７への
チップセレクト信号（ＣｈｉｐＳｅｌｅｃｔ）（図５
（ｆ））の出力を停止させる。
ード信号（Ｒｅａｄ）（図５（ｂ））およびアドレス
（Ａｄｄｒｅｓｓ）（図５（ｃ））の出力を停止する。
ＣＰＵ１が、メインバス９へのリード信号（Ｒｅａｄ）
（図５（ｂ））の出力を停止すると、コントローラ１６
は、サブバスアドレスデコーダ１９からデバイス７への
チップセレクト信号（ＣｈｉｐＳｅｌｅｃｔ）（図５
（ｆ））の出力を停止させる。
【００６５】そして、コントローラ１６は、デバイス７
からのデータがデータバッファ１１にラッチされた（デ
ータのリードが終了した）時刻から、デバイス７のフロ
ーティングタイムだけ経過し、デバイス７からサブバス
１０へのデータ（ＳＤａｔａ）（図５（ｉ））の出力が
停止すると、即ちタイミングテーブル（図３）に記述さ
れたデバイス７のフローティングタイムに、カウンタ１
５のカウント値が等しくなると、アドレスバッファ２１
からサブバス１０へのアドレス（ＳＡｄｄｒｅｓｓ）
（図５（ｈ））の出力を停止させる。
からのデータがデータバッファ１１にラッチされた（デ
ータのリードが終了した）時刻から、デバイス７のフロ
ーティングタイムだけ経過し、デバイス７からサブバス
１０へのデータ（ＳＤａｔａ）（図５（ｉ））の出力が
停止すると、即ちタイミングテーブル（図３）に記述さ
れたデバイス７のフローティングタイムに、カウンタ１
５のカウント値が等しくなると、アドレスバッファ２１
からサブバス１０へのアドレス（ＳＡｄｄｒｅｓｓ）
（図５（ｈ））の出力を停止させる。
【００６６】ところで、ＣＰＵ１は、上述したようにメ
インバス９へのアドレス（Ａｄｄｒｅｓｓ）（図５
（ｃ））の出力を停止した時点で、デバイス７に対する
アクセスが終了したものと認識する（実際にＣＰＵ１に
とっては終了している）。
インバス９へのアドレス（Ａｄｄｒｅｓｓ）（図５
（ｃ））の出力を停止した時点で、デバイス７に対する
アクセスが終了したものと認識する（実際にＣＰＵ１に
とっては終了している）。
【００６７】従って、ＣＰＵ１が、メインバス９へのア
ドレス（Ａｄｄｒｅｓｓ）（図５（ｃ））の出力を停止
した直後、例えばサブバス１０に接続されたメモリ６に
データを書き込む場合を考えると、デバイス７からのデ
ータがデータバッファ１１にラッチされた（データのリ
ードが終了した）時刻から、デバイス７のフローティン
グタイム（２クロック）だけ経過するまでは、即ち図５
において、Ｐ1で示す時刻を経過するまでは、デバイス
７がサブバス１０上にデータ（ＳＤａｔａ）を出力して
いるので、このデータと、ＣＰＵ１がメモリ６へ出力す
るデータが、サブバス１０上でバッティングすることに
なる。
ドレス（Ａｄｄｒｅｓｓ）（図５（ｃ））の出力を停止
した直後、例えばサブバス１０に接続されたメモリ６に
データを書き込む場合を考えると、デバイス７からのデ
ータがデータバッファ１１にラッチされた（データのリ
ードが終了した）時刻から、デバイス７のフローティン
グタイム（２クロック）だけ経過するまでは、即ち図５
において、Ｐ1で示す時刻を経過するまでは、デバイス
７がサブバス１０上にデータ（ＳＤａｔａ）を出力して
いるので、このデータと、ＣＰＵ１がメモリ６へ出力す
るデータが、サブバス１０上でバッティングすることに
なる。
【００６８】そこで、この場合、ゲートウェイ４におい
ては、ＣＰＵ１が出力するデータを、データバッファ１
１でラッチしておき、メモリ６へのデータの書き込みが
終了したことを示す信号ＤａｔａＯｋを、コントローラ
１６からＣＰＵ１に出力するようになされている。
ては、ＣＰＵ１が出力するデータを、データバッファ１
１でラッチしておき、メモリ６へのデータの書き込みが
終了したことを示す信号ＤａｔａＯｋを、コントローラ
１６からＣＰＵ１に出力するようになされている。
【００６９】これにより、ＣＰＵ１は、メモリ６へのデ
ータの書き込みが終了した（実際には、終了していない
が）と認識することになる。従って、メインバス９は、
即座に開放され、ＣＰＵ１は、サブバス１０に接続され
た周辺装置にアクセスする処理を除く処理を実行するこ
とができるようになる。
ータの書き込みが終了した（実際には、終了していない
が）と認識することになる。従って、メインバス９は、
即座に開放され、ＣＰＵ１は、サブバス１０に接続され
た周辺装置にアクセスする処理を除く処理を実行するこ
とができるようになる。
【００７０】一方、ゲートウェイ４においては、デバイ
ス７からのデータがデータバッファ１１にラッチされた
（データのリードが終了した）時刻から、デバイス７の
フローティングタイムだけ経過するのを待って（時刻Ｐ
1（図５）が経過するのを待って）、コントローラ１
６、サブバスアドレスデコーダ１９、アドレスバッファ
２１からサブバス１０を介してメモリ６に、ライト信号
（ＳＷｒｉｔｅ）、チップセレクト信号、またはアドレ
ス（ＳＡｄｄｒｅｓｓ）がそれぞれ出力される。そし
て、データバッファ１１にラッチされたＣＰＵ１からの
データが、サブバス１０を介してメモリ６に出力されて
書き込まれる。
ス７からのデータがデータバッファ１１にラッチされた
（データのリードが終了した）時刻から、デバイス７の
フローティングタイムだけ経過するのを待って（時刻Ｐ
1（図５）が経過するのを待って）、コントローラ１
６、サブバスアドレスデコーダ１９、アドレスバッファ
２１からサブバス１０を介してメモリ６に、ライト信号
（ＳＷｒｉｔｅ）、チップセレクト信号、またはアドレ
ス（ＳＡｄｄｒｅｓｓ）がそれぞれ出力される。そし
て、データバッファ１１にラッチされたＣＰＵ１からの
データが、サブバス１０を介してメモリ６に出力されて
書き込まれる。
【００７１】従って、この場合、ＣＰＵ１は、デバイス
７からのデータがデータバッファ１１にラッチされた
（データのリードが終了した）時刻から、デバイス７の
フローティングタイムだけ経過するのを待たずに、メモ
リ６へのデータの書き込み処理を行うことができるの
で、装置全体の処理速度を向上させることができる。
７からのデータがデータバッファ１１にラッチされた
（データのリードが終了した）時刻から、デバイス７の
フローティングタイムだけ経過するのを待たずに、メモ
リ６へのデータの書き込み処理を行うことができるの
で、装置全体の処理速度を向上させることができる。
【００７２】また、この場合、メモリ６へのデータの書
き込み処理は、いわばＣＰＵ１からゲートウェイ４に渡
され、ゲートウェイ４によって行われる。従って、ＣＰ
Ｕ１は、即座に他の処理を実行することができるように
なるので、ＣＰＵ１と周辺装置との間のアクセスタイミ
ングを考える必要がなくなり、これによりアプリケーシ
ョンプログラムの開発を容易に行うことができるように
なる。
き込み処理は、いわばＣＰＵ１からゲートウェイ４に渡
され、ゲートウェイ４によって行われる。従って、ＣＰ
Ｕ１は、即座に他の処理を実行することができるように
なるので、ＣＰＵ１と周辺装置との間のアクセスタイミ
ングを考える必要がなくなり、これによりアプリケーシ
ョンプログラムの開発を容易に行うことができるように
なる。
【００７３】次に、図６は、ＣＰＵ１からデバイス８へ
のデータの書き込み処理を説明するタイミングチャート
である。まず、ＣＰＵ１よりデバイス８に割り当てられ
たアドレス（Ａｄｄｒｅｓｓ）（図６（ｃ））がメイン
バス９を介して出力され、このアドレスは、アドレスバ
ッファ２１にラッチされるとともに、メインバスアドレ
スデコーダ１７に入力される。
のデータの書き込み処理を説明するタイミングチャート
である。まず、ＣＰＵ１よりデバイス８に割り当てられ
たアドレス（Ａｄｄｒｅｓｓ）（図６（ｃ））がメイン
バス９を介して出力され、このアドレスは、アドレスバ
ッファ２１にラッチされるとともに、メインバスアドレ
スデコーダ１７に入力される。
【００７４】アドレスバッファ２１にラッチされたアド
レスは、信号ＳＡｄｄｒｅｓｓ（図５（ｈ））としてサ
ブバス１０に出力されるとともに、サブバスアドレスデ
コーダ１９に出力される。
レスは、信号ＳＡｄｄｒｅｓｓ（図５（ｈ））としてサ
ブバス１０に出力されるとともに、サブバスアドレスデ
コーダ１９に出力される。
【００７５】メインバスアドレスデコーダ１７およびサ
ブバスアドレスデコーダ１９では、ＣＰＵ１からのアド
レスがデコードされ、そのデコード結果と、アドレステ
ーブル記憶部１８に記憶されたアドレスデコードテーブ
ルとが比較される。
ブバスアドレスデコーダ１９では、ＣＰＵ１からのアド
レスがデコードされ、そのデコード結果と、アドレステ
ーブル記憶部１８に記憶されたアドレスデコードテーブ
ルとが比較される。
【００７６】上述したようにいまＣＰＵ１からは、デバ
イス８に割り当てられたアドレスが出力されているの
で、サブバスアドレスデコーダ１９によって、ＣＰＵ１
がアクセスしようとする周辺装置がデバイス８であるこ
とが検出され、サブバス１０を介してデバイス８に、チ
ップセレクト信号（ＣｈｉｐＳｅｌｅｃｔ）（図６
（ｆ））が出力される。
イス８に割り当てられたアドレスが出力されているの
で、サブバスアドレスデコーダ１９によって、ＣＰＵ１
がアクセスしようとする周辺装置がデバイス８であるこ
とが検出され、サブバス１０を介してデバイス８に、チ
ップセレクト信号（ＣｈｉｐＳｅｌｅｃｔ）（図６
（ｆ））が出力される。
【００７７】サブバスアドレスデコーダ１９のデコード
結果は、ステイタスバッファ２０に記憶されるととも
に、ステイタスバッファ２０を介してコントローラ１６
に出力される。これにより、コントローラ１６によっ
て、ＣＰＵ１のアクセスの対象がデバイス８であること
が認識される。
結果は、ステイタスバッファ２０に記憶されるととも
に、ステイタスバッファ２０を介してコントローラ１６
に出力される。これにより、コントローラ１６によっ
て、ＣＰＵ１のアクセスの対象がデバイス８であること
が認識される。
【００７８】さらに、ＣＰＵ１から、メインバス９を介
してライト信号（Ｗｒｉｔｅ）（図６（ｂ））が、コン
トローラ１６に供給されるとともに、データ（Ｄａｔ
ａ）がデータバッファ１１に供給されてラッチされる。
してライト信号（Ｗｒｉｔｅ）（図６（ｂ））が、コン
トローラ１６に供給されるとともに、データ（Ｄａｔ
ａ）がデータバッファ１１に供給されてラッチされる。
【００７９】ＣＰＵ１からのデータ（Ｄａｔａ）が、デ
ータバッファ１１にラッチされると、コントローラ１６
は、ＣＰＵ１に対し、データ（Ｄａｔａ）のデバイス８
への書き込みが終了した（実際には終了していないが）
ことを示すＤａｔａＯｋ信号（図６（ｅ））を、コント
ローラ１６からメインバス９を介してＣＰＵ１に供給す
る。
ータバッファ１１にラッチされると、コントローラ１６
は、ＣＰＵ１に対し、データ（Ｄａｔａ）のデバイス８
への書き込みが終了した（実際には終了していないが）
ことを示すＤａｔａＯｋ信号（図６（ｅ））を、コント
ローラ１６からメインバス９を介してＣＰＵ１に供給す
る。
【００８０】ＣＰＵ１は、ＤａｔａＯｋ信号を受信する
と、データ（Ｄａｔａ）の書き込みが終了したと認識し
て、ライト信号（Ｗｒｉｔｅ）、アドレス（Ａｄｄｒｅ
ｓｓ）、およびデータ（Ｄａｔａ）の出力を停止し、次
の処理を実行する。
と、データ（Ｄａｔａ）の書き込みが終了したと認識し
て、ライト信号（Ｗｒｉｔｅ）、アドレス（Ａｄｄｒｅ
ｓｓ）、およびデータ（Ｄａｔａ）の出力を停止し、次
の処理を実行する。
【００８１】一方、コントローラ１６は、ＣＰＵ１から
のライト信号（Ｗｒｉｔｅ）を受信すると、サブバス１
０にライト信号（ＳＷｒｉｔｅ）（図６（ｇ））を出力
するとともに、データバッファ１１に、ラッチしたデー
タを、信号ＳＤａｔａ（図６（ｉ））として、サブバス
１０に出力するように、制御信号を出力する。
のライト信号（Ｗｒｉｔｅ）を受信すると、サブバス１
０にライト信号（ＳＷｒｉｔｅ）（図６（ｇ））を出力
するとともに、データバッファ１１に、ラッチしたデー
タを、信号ＳＤａｔａ（図６（ｉ））として、サブバス
１０に出力するように、制御信号を出力する。
【００８２】これにより、データバッファ１１からは、
データ（ＳＤａｔａ）がサブバス１０上に出力される。
データ（ＳＤａｔａ）がサブバス１０上に出力される。
【００８３】ここで、図３のタイミングテーブルに示す
ように、デバイス８は、３クロックのライトディレイタ
イムを有する。即ち、デバイス８においては、チップセ
レクト信号およびライト信号（ＳＷｒｉｔｅ）が供給さ
れてから、データをサブバス１０から取り込むまでに３
クロックだけかかる。
ように、デバイス８は、３クロックのライトディレイタ
イムを有する。即ち、デバイス８においては、チップセ
レクト信号およびライト信号（ＳＷｒｉｔｅ）が供給さ
れてから、データをサブバス１０から取り込むまでに３
クロックだけかかる。
【００８４】さらに、デバイス８は、１クロックのホー
ルドタイムを有する。即ち、デバイス８に対してデータ
の書き込みを行う場合においては（デバイス８に対する
データの書き込みを補償するには）、ライト信号（ＳＷ
ｒｉｔｅ）の供給を停止してから、少なくとも１クロッ
ク分の時間が経過するまでは、データ（ＳＤａｔａ）お
よびアドレス（ＳＡｄｄｒｅｓｓ）をサブバス１０上に
供給し続ける必要がある。
ルドタイムを有する。即ち、デバイス８に対してデータ
の書き込みを行う場合においては（デバイス８に対する
データの書き込みを補償するには）、ライト信号（ＳＷ
ｒｉｔｅ）の供給を停止してから、少なくとも１クロッ
ク分の時間が経過するまでは、データ（ＳＤａｔａ）お
よびアドレス（ＳＡｄｄｒｅｓｓ）をサブバス１０上に
供給し続ける必要がある。
【００８５】そこで、コントローラ１６は、ライト信号
（ＳＷｒｉｔｅ）（図６（ｇ））をサブバス１０に出力
すると、まずカウンタ１５をリセットし、カウンタ１５
に、システムクロック（図６（ａ））のタイミングで、
０からのカウントを開始させる。
（ＳＷｒｉｔｅ）（図６（ｇ））をサブバス１０に出力
すると、まずカウンタ１５をリセットし、カウンタ１５
に、システムクロック（図６（ａ））のタイミングで、
０からのカウントを開始させる。
【００８６】さらに、コントローラ１６において、タイ
ミングテーブル記憶部１３のタイミングテーブル（図
３）に記述されたデバイス８のライトディレイタイムが
参照され、カウンタ１５のカウント値がデバイス８のラ
イトディレイタイムに等しくなるまで、ウエイト時間が
おかれる。
ミングテーブル記憶部１３のタイミングテーブル（図
３）に記述されたデバイス８のライトディレイタイムが
参照され、カウンタ１５のカウント値がデバイス８のラ
イトディレイタイムに等しくなるまで、ウエイト時間が
おかれる。
【００８７】従って、この場合、ライト信号（ＳＷｒｉ
ｔｅ）が出力されてから、３クロックのウエイト時間が
おかれることになる。
ｔｅ）が出力されてから、３クロックのウエイト時間が
おかれることになる。
【００８８】サブバス１０へライト信号（ＳＷｒｉｔ
ｅ）が出力されてから、３クロック分の時間が経過する
と、コントローラ１６からのライト信号（ＳＷｒｉｔ
ｅ）およびチップセレクト信号の出力が停止される。
ｅ）が出力されてから、３クロック分の時間が経過する
と、コントローラ１６からのライト信号（ＳＷｒｉｔ
ｅ）およびチップセレクト信号の出力が停止される。
【００８９】コントローラ１６は、ライト信号（ＳＷｒ
ｉｔｅ）（図６（ｇ））の出力を停止すると、カウンタ
１５をリセットし、カウンタ１５に、システムクロック
（図６（ａ））のタイミングで、０からのカウントを開
始させる。
ｉｔｅ）（図６（ｇ））の出力を停止すると、カウンタ
１５をリセットし、カウンタ１５に、システムクロック
（図６（ａ））のタイミングで、０からのカウントを開
始させる。
【００９０】そして、コントローラ１６において、タイ
ミングテーブル記憶部１３のタイミングテーブル（図
３）に記述されたデバイス８のホールドタイムが参照さ
れ、カウンタ１５のカウント値がデバイス８のホールド
タイムに等しくなるまで、ウエイト時間がおかれる。
ミングテーブル記憶部１３のタイミングテーブル（図
３）に記述されたデバイス８のホールドタイムが参照さ
れ、カウンタ１５のカウント値がデバイス８のホールド
タイムに等しくなるまで、ウエイト時間がおかれる。
【００９１】従って、この場合、ライト信号（ＳＷｒｉ
ｔｅ）が出力が停止されてから、１クロックのウエイト
時間がおかれることになる。
ｔｅ）が出力が停止されてから、１クロックのウエイト
時間がおかれることになる。
【００９２】ライト信号（ＳＷｒｉｔｅ）に出力が停止
されてから、１クロック分の時間が経過すると（１クロ
ック分以上の時間が経過した後の、システムクロックの
最初の立ち上がりエッジのタイミング（図６において、
Ｐ2で示す時刻）で）、データバッファ１１またはアド
レスバッファ２１それぞれからのデータ（ＳＤａｔａ）
またはアドレス（ＳＡｄｄｒｅｓｓ）の出力が停止さ
れ、これによりデバイス８へのデータの書き込み処理が
終了する。
されてから、１クロック分の時間が経過すると（１クロ
ック分以上の時間が経過した後の、システムクロックの
最初の立ち上がりエッジのタイミング（図６において、
Ｐ2で示す時刻）で）、データバッファ１１またはアド
レスバッファ２１それぞれからのデータ（ＳＤａｔａ）
またはアドレス（ＳＡｄｄｒｅｓｓ）の出力が停止さ
れ、これによりデバイス８へのデータの書き込み処理が
終了する。
【００９３】以上のようにして、ホールドタイムを有す
るデバイス８に対するアクセスタイミングが制御され、
デバイス８に対するデータの書き込みが保証される（デ
バイス８に、データが正確に書き込まれる）。
るデバイス８に対するアクセスタイミングが制御され、
デバイス８に対するデータの書き込みが保証される（デ
バイス８に、データが正確に書き込まれる）。
【００９４】さらに、デバイス８へのデータの書き込み
処理は、いわばＣＰＵ１からゲートウェイ４に渡され、
ゲートウェイ４によって行われる。従って、上述したよ
うに、ＣＰＵ１は、即座に他の処理を実行することがで
きるようになるので、装置全体の処理速度を向上させる
ことができる。
処理は、いわばＣＰＵ１からゲートウェイ４に渡され、
ゲートウェイ４によって行われる。従って、上述したよ
うに、ＣＰＵ１は、即座に他の処理を実行することがで
きるようになるので、装置全体の処理速度を向上させる
ことができる。
【００９５】次に、例えばメモリ６に２回連続してデー
タの書き込みが行われる場合（２回連続してメモリ６へ
のアクセスが行われる場合）、まず１回目は、上述のデ
バイス８へのデータの書き込み処理における場合と同様
の処理が行われる。
タの書き込みが行われる場合（２回連続してメモリ６へ
のアクセスが行われる場合）、まず１回目は、上述のデ
バイス８へのデータの書き込み処理における場合と同様
の処理が行われる。
【００９６】即ち、ゲートウェイ４において、メモリ６
のライトディレイタイム（図３）を考慮したタイミング
制御がなされる（メモリ６のホールドタイム（図３）は
０であるから、無視される）。
のライトディレイタイム（図３）を考慮したタイミング
制御がなされる（メモリ６のホールドタイム（図３）は
０であるから、無視される）。
【００９７】ここで、図３のタイミングテーブルに示し
たように、メモリ６は１０クロックのリカバリタイムを
有する。即ち、メモリ６に２回連続してアクセスする場
合においては、１回目のアクセスが終了してから、１０
クロック分の時間を経過するまでは、２回目のアクセス
が保証されない。
たように、メモリ６は１０クロックのリカバリタイムを
有する。即ち、メモリ６に２回連続してアクセスする場
合においては、１回目のアクセスが終了してから、１０
クロック分の時間を経過するまでは、２回目のアクセス
が保証されない。
【００９８】そこで、ゲートウェイ４においては、メモ
リ６への１回目のアクセスの終了後、メモリ６への２回
目のアクセスが開始され、ステイタスバッファ２０に、
サブバスアドレスデコーダ１９がチップセレクト信号を
出力した周辺装置に割り当てられたアドレスのデコード
結果が供給されると、そのデコード結果と、いまステイ
タスバッファ２０に記憶されている記憶値とが比較され
る。
リ６への１回目のアクセスの終了後、メモリ６への２回
目のアクセスが開始され、ステイタスバッファ２０に、
サブバスアドレスデコーダ１９がチップセレクト信号を
出力した周辺装置に割り当てられたアドレスのデコード
結果が供給されると、そのデコード結果と、いまステイ
タスバッファ２０に記憶されている記憶値とが比較され
る。
【００９９】ここで、１回目の、メモリ６へのデータの
書き込み処理が終了したときには、ステイタスバッファ
２０に、サブバスアドレスデコーダ１９の最新のデコー
ド結果、即ち直前にアクセスされた周辺装置がメモリ６
であることが記憶されている。
書き込み処理が終了したときには、ステイタスバッファ
２０に、サブバスアドレスデコーダ１９の最新のデコー
ド結果、即ち直前にアクセスされた周辺装置がメモリ６
であることが記憶されている。
【０１００】従って、この場合、サブバスアドレスデコ
ーダ１９からいま出力されたデコード結果と、ステイタ
スバッファ２０にいま記憶されている記憶値とが同一で
あると判定される。
ーダ１９からいま出力されたデコード結果と、ステイタ
スバッファ２０にいま記憶されている記憶値とが同一で
あると判定される。
【０１０１】すると、コントローラ１６は、リカバリ処
理を行う。
理を行う。
【０１０２】即ち、コントローラ１６は、まずカウンタ
１５をリセットし、カウンタ１５に、システムクロック
のタイミングで、０からのカウントを開始させる。
１５をリセットし、カウンタ１５に、システムクロック
のタイミングで、０からのカウントを開始させる。
【０１０３】同時に、コントローラ１６において、タイ
ミングテーブル記憶部１３のタイミングテーブル（図
３）に記述されたメモリ６のリカバリタイムが参照さ
れ、それが０より大きい値に設定されていれば、カウン
タ１５のカウント値がメモリ６のリカバリタイムに等し
くなるまで、ウエイト時間がおかれる。
ミングテーブル記憶部１３のタイミングテーブル（図
３）に記述されたメモリ６のリカバリタイムが参照さ
れ、それが０より大きい値に設定されていれば、カウン
タ１５のカウント値がメモリ６のリカバリタイムに等し
くなるまで、ウエイト時間がおかれる。
【０１０４】従って、この場合、メモリ６への１回目の
アクセスが終了してから、１０クロック分のウエイト時
間（インターバル）がおかれ、その後に、メモリ６に対
する２回目のデータの書き込みが行われる。
アクセスが終了してから、１０クロック分のウエイト時
間（インターバル）がおかれ、その後に、メモリ６に対
する２回目のデータの書き込みが行われる。
【０１０５】以上のようにして、リカバリタイムを有す
るメモリ６に対するアクセスタイミングが制御され、メ
モリ６に対して、連続してアクセスが行われても、その
動作が保証される。
るメモリ６に対するアクセスタイミングが制御され、メ
モリ６に対して、連続してアクセスが行われても、その
動作が保証される。
【０１０６】また、ゲートウェイ４によるメモリ６への
１回目のアクセスの終了後、ＣＰＵ１がメモリ６に対し
て２回目の書き込みデータとして出力するデータは、ゲ
ートウェイ４のデータバッファ４で、即座にラッチされ
る。
１回目のアクセスの終了後、ＣＰＵ１がメモリ６に対し
て２回目の書き込みデータとして出力するデータは、ゲ
ートウェイ４のデータバッファ４で、即座にラッチされ
る。
【０１０７】すると、コントローラ１６からは、信号Ｄ
ａｔａＯｋが、ＣＰＵ１に出力される。
ａｔａＯｋが、ＣＰＵ１に出力される。
【０１０８】これにより、ＣＰＵ１は、メモリ６へのデ
ータの書き込みが終了した（実際には、データバッファ
１１にラッチされただけで、メモリ６へのデータの書き
込みは終了していない）と認識し、メインバス９は開放
される。従って、ＣＰＵ１は、ゲートウェイ４によるメ
モリ６への１回目のアクセスの終了後、即座に他の処理
を実行することができるので、装置全体の処理速度を向
上させることができる。
ータの書き込みが終了した（実際には、データバッファ
１１にラッチされただけで、メモリ６へのデータの書き
込みは終了していない）と認識し、メインバス９は開放
される。従って、ＣＰＵ１は、ゲートウェイ４によるメ
モリ６への１回目のアクセスの終了後、即座に他の処理
を実行することができるので、装置全体の処理速度を向
上させることができる。
【０１０９】なお、タイミングテーブル記憶部１３に記
憶されたタイミングテーブル（図３）は、所定のプログ
ラムをＣＰＵ１に実行させることによって、書き換える
ことができるようになされている。従って、例えばＲＯ
Ｍ５、バックアップメモリ６、デバイス７，８の仕様が
変更されたり、新たな周辺装置が追加されても、タイミ
ングテーブルを書き換えるだけで済み、例えば今まで使
用していたアプリケーションソフトの互換性がなくな
り、使用不可能となることが防止される。
憶されたタイミングテーブル（図３）は、所定のプログ
ラムをＣＰＵ１に実行させることによって、書き換える
ことができるようになされている。従って、例えばＲＯ
Ｍ５、バックアップメモリ６、デバイス７，８の仕様が
変更されたり、新たな周辺装置が追加されても、タイミ
ングテーブルを書き換えるだけで済み、例えば今まで使
用していたアプリケーションソフトの互換性がなくな
り、使用不可能となることが防止される。
【０１１０】次に、バス幅およびアドレス形式の制御に
ついて、図７および図８のタイミングチャートを参照し
て説明する。なお、図７および図８においては、信号Ｒ
ｅａｄ，ＤａｔａＯｋ，ＣｈｉｐＳｅｌｅｃｔ，ＳＲｅ
ａｄ，ＳＷｒｉｔｅは、アクティブローの論理で示して
ある。また、装置の各ブロックは、システムクロック
（図７（ａ）および図８（ａ））の立ち上がりエッジの
タイミングに同期して動作するものとする。
ついて、図７および図８のタイミングチャートを参照し
て説明する。なお、図７および図８においては、信号Ｒ
ｅａｄ，ＤａｔａＯｋ，ＣｈｉｐＳｅｌｅｃｔ，ＳＲｅ
ａｄ，ＳＷｒｉｔｅは、アクティブローの論理で示して
ある。また、装置の各ブロックは、システムクロック
（図７（ａ）および図８（ａ））の立ち上がりエッジの
タイミングに同期して動作するものとする。
【０１１１】例えばＣＰＵ１が、８ビットのＲＯＭ５か
ら３２ビットのデータを読み出す場合、図７に示すよう
に、ＣＰＵ１より、ＲＯＭ５から読み出そうとするデー
タのアドレス（Ａｄｄｒｅｓｓ）（図７（ｃ））がメイ
ンバス９を介して出力され、このアドレスは、アドレス
バッファ２１にラッチされるとともに、メインバスアド
レスデコーダ１７に入力される。
ら３２ビットのデータを読み出す場合、図７に示すよう
に、ＣＰＵ１より、ＲＯＭ５から読み出そうとするデー
タのアドレス（Ａｄｄｒｅｓｓ）（図７（ｃ））がメイ
ンバス９を介して出力され、このアドレスは、アドレス
バッファ２１にラッチされるとともに、メインバスアド
レスデコーダ１７に入力される。
【０１１２】アドレスバッファ２１にラッチされたアド
レスは、信号ＳＡｄｄｒｅｓｓ（図７（ｈ））としてサ
ブバス１０に出力されるとともに、サブバスアドレスデ
コーダ１９に出力される。
レスは、信号ＳＡｄｄｒｅｓｓ（図７（ｈ））としてサ
ブバス１０に出力されるとともに、サブバスアドレスデ
コーダ１９に出力される。
【０１１３】メインバスアドレスデコーダ１７およびサ
ブバスアドレスデコーダ１９では、ＣＰＵ１からのアド
レスがデコードされ、そのデコード結果と、アドレステ
ーブル記憶部１８に記憶されたアドレスデコードテーブ
ルとが比較される。
ブバスアドレスデコーダ１９では、ＣＰＵ１からのアド
レスがデコードされ、そのデコード結果と、アドレステ
ーブル記憶部１８に記憶されたアドレスデコードテーブ
ルとが比較される。
【０１１４】上述したようにＣＰＵ１からは、ＲＯＭ５
のアドレスが出力されているので、サブバスアドレスデ
コーダ１９によって、ＣＰＵ１がアクセスしようとする
周辺装置がＲＯＭ５であることが検出され、サブバス１
０を介してＲＯＭ５に、チップセレクト信号（Ｃｈｉｐ
Ｓｅｌｅｃｔ）（図７（ｆ））が出力される。
のアドレスが出力されているので、サブバスアドレスデ
コーダ１９によって、ＣＰＵ１がアクセスしようとする
周辺装置がＲＯＭ５であることが検出され、サブバス１
０を介してＲＯＭ５に、チップセレクト信号（Ｃｈｉｐ
Ｓｅｌｅｃｔ）（図７（ｆ））が出力される。
【０１１５】サブバスアドレスデコーダ１９のデコード
結果は、ステイタスバッファ２０に記憶されるととも
に、ステイタスバッファ２０を介してコントローラ１６
に出力される。これにより、コントローラ１６によっ
て、ＣＰＵ１のアクセスの対象がＲＯＭ５であることが
認識される。
結果は、ステイタスバッファ２０に記憶されるととも
に、ステイタスバッファ２０を介してコントローラ１６
に出力される。これにより、コントローラ１６によっ
て、ＣＰＵ１のアクセスの対象がＲＯＭ５であることが
認識される。
【０１１６】さらに、ＣＰＵ１から、メインバス９を介
してリード信号（Ｒｅａｄ）（図７（ｂ））および読み
出すデータ長が、３２ビットであることを示すアクセス
タイプ信号（ＡｃｃｅｓｓＴｙｐｅ）が、コントローラ
１６に供給される。
してリード信号（Ｒｅａｄ）（図７（ｂ））および読み
出すデータ長が、３２ビットであることを示すアクセス
タイプ信号（ＡｃｃｅｓｓＴｙｐｅ）が、コントローラ
１６に供給される。
【０１１７】コントローラ１６は、ＣＰＵ１からのリー
ド信号（Ｒｅａｄ）を受信すると、サブバス１０にリー
ド信号（ＳＲｅａｄ）（図７（ｇ））を出力する。
ド信号（Ｒｅａｄ）を受信すると、サブバス１０にリー
ド信号（ＳＲｅａｄ）（図７（ｇ））を出力する。
【０１１８】これにより、ＲＯＭ５のアドレス（ＳＡｄ
ｄｒｅｓｓ）から、８ビットのデータ（ＳＤａｔａ）
（図７（ｉ））が、１６ビットのサブバス１０の下位８
ビットに出力される。
ｄｒｅｓｓ）から、８ビットのデータ（ＳＤａｔａ）
（図７（ｉ））が、１６ビットのサブバス１０の下位８
ビットに出力される。
【０１１９】ここで、図４のバス幅テーブルに示すよう
に、ＲＯＭ５は、そのバス幅が８ビットであり、アドレ
ス形式が可変とされている。即ち、ＲＯＭ５から、アク
セスタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）で示される３
２ビットのデータを読み出すには、バス幅単位としての
８ビット単位で、アドレスをインクリメント（またはデ
クリメント）しながら、４回読み出す処理を行う必要が
ある。
に、ＲＯＭ５は、そのバス幅が８ビットであり、アドレ
ス形式が可変とされている。即ち、ＲＯＭ５から、アク
セスタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）で示される３
２ビットのデータを読み出すには、バス幅単位としての
８ビット単位で、アドレスをインクリメント（またはデ
クリメント）しながら、４回読み出す処理を行う必要が
ある。
【０１２０】そこで、コントローラ１６は、ＣＰＵ１か
らのアクセスタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）およ
びバス幅テーブル記憶部１４のバス幅テーブル（図４）
に記述されたＲＯＭ５のバス幅およびアドレス形式に基
づいて、次のような制御を行う。
らのアクセスタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）およ
びバス幅テーブル記憶部１４のバス幅テーブル（図４）
に記述されたＲＯＭ５のバス幅およびアドレス形式に基
づいて、次のような制御を行う。
【０１２１】即ち、３２ビットのデータが４つの８ビッ
トに分割されたデータを、上位の８ビットからｄ4，
ｄ3，ｄ2，ｄ1と表した場合、この４つの８ビットのデ
ータｄ4，ｄ3，ｄ2，ｄ1が、ＲＯＭ５のアドレス（ＳＡ
ｄｄｒｅｓｓ＋３），（ＳＡｄｄｒｅｓｓ＋２），（Ｓ
Ａｄｄｒｅｓｓ＋１），（ＳＡｄｄｒｅｓｓ）にそれぞ
れ書き込まれているとすると、コントローラ１６は、ま
ず上述のようにしてサブバス１０に出力された、ＲＯＭ
５のアドレス（ＳＡｄｄｒｅｓｓ）からの８ビットのデ
ータを、ＭＵＸ１２ｄを介して３２ビットのデータバッ
ファ１１の下位８ビットにラッチさせる。
トに分割されたデータを、上位の８ビットからｄ4，
ｄ3，ｄ2，ｄ1と表した場合、この４つの８ビットのデ
ータｄ4，ｄ3，ｄ2，ｄ1が、ＲＯＭ５のアドレス（ＳＡ
ｄｄｒｅｓｓ＋３），（ＳＡｄｄｒｅｓｓ＋２），（Ｓ
Ａｄｄｒｅｓｓ＋１），（ＳＡｄｄｒｅｓｓ）にそれぞ
れ書き込まれているとすると、コントローラ１６は、ま
ず上述のようにしてサブバス１０に出力された、ＲＯＭ
５のアドレス（ＳＡｄｄｒｅｓｓ）からの８ビットのデ
ータを、ＭＵＸ１２ｄを介して３２ビットのデータバッ
ファ１１の下位８ビットにラッチさせる。
【０１２２】そして、コントローラ１６は、アドレスバ
ッファ２１にラッチされているアドレス（ＳＡｄｄｒｅ
ｓｓ（＝Ａｄｄｒｅｓｓ））を１だけインクリメントさ
せ、アドレス（ＳＡｄｄｒｅｓｓ＋１）としてサブバス
１０を介してＲＯＭ５に出力させる。
ッファ２１にラッチされているアドレス（ＳＡｄｄｒｅ
ｓｓ（＝Ａｄｄｒｅｓｓ））を１だけインクリメントさ
せ、アドレス（ＳＡｄｄｒｅｓｓ＋１）としてサブバス
１０を介してＲＯＭ５に出力させる。
【０１２３】これにより、ＲＯＭ５のアドレス（ＳＡｄ
ｄｒｅｓｓ＋１）から、８ビットのデータがサブバス１
０に出力される。この８ビットのデータは、ＭＵＸ１２
ｃを介してデータバッファ１１に、その下位８ビットの
次の８ビットのデータとしてラッチされる。
ｄｒｅｓｓ＋１）から、８ビットのデータがサブバス１
０に出力される。この８ビットのデータは、ＭＵＸ１２
ｃを介してデータバッファ１１に、その下位８ビットの
次の８ビットのデータとしてラッチされる。
【０１２４】以下、同様にして、ＲＯＭ５のアドレス
（ＳＡｄｄｒｅｓｓ＋２），（ＳＡｄｄｒｅｓｓ＋３）
から、８ビットのデータが読み出され、データバッファ
１１に順次ラッチされる。なお、このとき、コントロー
ラ１６は、アドレスバッファ２１に記憶されたアドレス
をインクリメントするタイミングに基づいて、図７
（ｇ）に示すように、ＲＯＭ５に対するリード信号（Ｓ
Ｒｅａｄ）をＯＮ／ＯＦＦする。
（ＳＡｄｄｒｅｓｓ＋２），（ＳＡｄｄｒｅｓｓ＋３）
から、８ビットのデータが読み出され、データバッファ
１１に順次ラッチされる。なお、このとき、コントロー
ラ１６は、アドレスバッファ２１に記憶されたアドレス
をインクリメントするタイミングに基づいて、図７
（ｇ）に示すように、ＲＯＭ５に対するリード信号（Ｓ
Ｒｅａｄ）をＯＮ／ＯＦＦする。
【０１２５】以上のようにして、ＲＯＭ５のアドレス
（ＳＡｄｄｒｅｓｓ），（ＳＡｄｄｒｅｓｓ＋１），
（ＳＡｄｄｒｅｓｓ＋２），（ＳＡｄｄｒｅｓｓ＋３）
からそれぞれ読み出された８ビットのデータが、データ
バッファ１１にラッチされ、３２ビットのデータとされ
ると、即ち４つの８ビットのデータが３２ビットのデー
タにパックされると、コントローラ１６は、メインバス
９を介してＣＰＵ１に信号ＤａｔａＯｋ（図７（ｅ））
を出力し、さらにデータバッファ１１にラッチされてい
る３２ビットのデータ（図７（ｄ））をメインバス９に
出力させる。
（ＳＡｄｄｒｅｓｓ），（ＳＡｄｄｒｅｓｓ＋１），
（ＳＡｄｄｒｅｓｓ＋２），（ＳＡｄｄｒｅｓｓ＋３）
からそれぞれ読み出された８ビットのデータが、データ
バッファ１１にラッチされ、３２ビットのデータとされ
ると、即ち４つの８ビットのデータが３２ビットのデー
タにパックされると、コントローラ１６は、メインバス
９を介してＣＰＵ１に信号ＤａｔａＯｋ（図７（ｅ））
を出力し、さらにデータバッファ１１にラッチされてい
る３２ビットのデータ（図７（ｄ））をメインバス９に
出力させる。
【０１２６】ＣＰＵ１は、信号ＤａｔａＯｋを受信する
と、メインバス９上の３２ビットのデータを取り込み、
これによりＲＯＭ５からの３２ビットのデータの読み込
みが終了する。
と、メインバス９上の３２ビットのデータを取り込み、
これによりＲＯＭ５からの３２ビットのデータの読み込
みが終了する。
【０１２７】なお、バス幅テーブル記憶部１４に記憶さ
れたバス幅テーブル（図４）は、所定のプログラムをＣ
ＰＵ１に実行させることによって、書き換えることがで
きるようになされている。従って、例えばＲＯＭ５が８
ビットのＲＯＭから、１６ビットのものへ変更された場
合には、バス幅テーブル（図４）のＲＯＭ５のバス幅を
８ビットから１６ビットに変えるだけでよい。
れたバス幅テーブル（図４）は、所定のプログラムをＣ
ＰＵ１に実行させることによって、書き換えることがで
きるようになされている。従って、例えばＲＯＭ５が８
ビットのＲＯＭから、１６ビットのものへ変更された場
合には、バス幅テーブル（図４）のＲＯＭ５のバス幅を
８ビットから１６ビットに変えるだけでよい。
【０１２８】この場合、ＲＯＭ５から２つの１６ビット
のデータが読み出され、そのうちの一方（例えば、アド
レスが下位の１６ビットのデータ）は、ＭＵＸ１２ｃお
よび１２ｄを介して、データバッファ１１の下位１６ビ
ットにラッチされ、その他方（例えば、アドレスが上位
の１６ビットのデータ）は、ＭＵＸ１２ａおよび１２ｂ
を介して、データバッファ１１の上位１６ビットにラッ
チされて、３２ビットにパックされる。
のデータが読み出され、そのうちの一方（例えば、アド
レスが下位の１６ビットのデータ）は、ＭＵＸ１２ｃお
よび１２ｄを介して、データバッファ１１の下位１６ビ
ットにラッチされ、その他方（例えば、アドレスが上位
の１６ビットのデータ）は、ＭＵＸ１２ａおよび１２ｂ
を介して、データバッファ１１の上位１６ビットにラッ
チされて、３２ビットにパックされる。
【０１２９】次に、ＣＰＵ１によって、デバイス７への
３２ビットのデータの書き込みが行われる場合、図８に
示すように、ＣＰＵ１より、デバイス７へデータを書き
込もうとするアドレス（Ａｄｄｒｅｓｓ）（図８
（ｃ））がメインバス９を介して出力され、このアドレ
スは、アドレスバッファ２１にラッチされるとともに、
メインバスアドレスデコーダ１７に入力される。
３２ビットのデータの書き込みが行われる場合、図８に
示すように、ＣＰＵ１より、デバイス７へデータを書き
込もうとするアドレス（Ａｄｄｒｅｓｓ）（図８
（ｃ））がメインバス９を介して出力され、このアドレ
スは、アドレスバッファ２１にラッチされるとともに、
メインバスアドレスデコーダ１７に入力される。
【０１３０】アドレスバッファ２１にラッチされたアド
レスは、信号ＳＡｄｄｒｅｓｓ（図８（ｈ））としてサ
ブバス１０に出力されるとともに、サブバスアドレスデ
コーダ１９に出力される。
レスは、信号ＳＡｄｄｒｅｓｓ（図８（ｈ））としてサ
ブバス１０に出力されるとともに、サブバスアドレスデ
コーダ１９に出力される。
【０１３１】メインバスアドレスデコーダ１７およびサ
ブバスアドレスデコーダ１９では、ＣＰＵ１からのアド
レスがデコードされ、そのデコード結果と、アドレステ
ーブル記憶部１８に記憶されたアドレスデコードテーブ
ルとが比較される。
ブバスアドレスデコーダ１９では、ＣＰＵ１からのアド
レスがデコードされ、そのデコード結果と、アドレステ
ーブル記憶部１８に記憶されたアドレスデコードテーブ
ルとが比較される。
【０１３２】上述したようにＣＰＵ１からは、デバイス
７のアドレスが出力されているので、サブバスアドレス
デコーダ１９によって、ＣＰＵ１がアクセスしようとす
る周辺装置がデバイス７であることが検出され、サブバ
ス１０を介してデバイス７に、チップセレクト信号（Ｃ
ｈｉｐＳｅｌｅｃｔ）（図８（ｆ））が出力される。
７のアドレスが出力されているので、サブバスアドレス
デコーダ１９によって、ＣＰＵ１がアクセスしようとす
る周辺装置がデバイス７であることが検出され、サブバ
ス１０を介してデバイス７に、チップセレクト信号（Ｃ
ｈｉｐＳｅｌｅｃｔ）（図８（ｆ））が出力される。
【０１３３】サブバスアドレスデコーダ１９のデコード
結果は、ステイタスバッファ２０に記憶されるととも
に、ステイタスバッファ２０を介してコントローラ１６
に出力される。これにより、コントローラ１６によっ
て、ＣＰＵ１のアクセスの対象がデバイス７であること
が認識される。
結果は、ステイタスバッファ２０に記憶されるととも
に、ステイタスバッファ２０を介してコントローラ１６
に出力される。これにより、コントローラ１６によっ
て、ＣＰＵ１のアクセスの対象がデバイス７であること
が認識される。
【０１３４】さらに、ＣＰＵ１から、メインバス９を介
してライト信号（Ｗｒｉｔｅ）（図８（ｂ））および書
き込むデータ長が、３２ビットであることを示すアクセ
スタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）が、コントロー
ラ１６に供給されるとともに、デバイス７へ書き込む３
２ビットのデータ（Ｄａｔａ）（図８（ｄ））がメイン
バス９に出力される。
してライト信号（Ｗｒｉｔｅ）（図８（ｂ））および書
き込むデータ長が、３２ビットであることを示すアクセ
スタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）が、コントロー
ラ１６に供給されるとともに、デバイス７へ書き込む３
２ビットのデータ（Ｄａｔａ）（図８（ｄ））がメイン
バス９に出力される。
【０１３５】コントローラ１６は、ＣＰＵ１からのライ
ト信号（Ｗｒｉｔｅ）を受信すると、メインバス９上の
３２ビットのデータをデータバッファ１１にラッチさせ
るとともに、サブバス１０にライト信号（ＳＷｒｉｔ
ｅ）（図８（ｇ））を出力する。
ト信号（Ｗｒｉｔｅ）を受信すると、メインバス９上の
３２ビットのデータをデータバッファ１１にラッチさせ
るとともに、サブバス１０にライト信号（ＳＷｒｉｔ
ｅ）（図８（ｇ））を出力する。
【０１３６】さらに、コントローラ１６は、ＣＰＵ１に
信号ＤａｔａＯｋを出力する。これにより、ＣＰＵ１
は、デバイス７へのデータの書き込みが終了した（実際
には、終了していないが）と認識し、メインバス９は、
開放される。従って、その後ＣＰＵ１は、その他の処理
を、即座に実行することができるので、装置全体の処理
速度を向上させることができる。
信号ＤａｔａＯｋを出力する。これにより、ＣＰＵ１
は、デバイス７へのデータの書き込みが終了した（実際
には、終了していないが）と認識し、メインバス９は、
開放される。従って、その後ＣＰＵ１は、その他の処理
を、即座に実行することができるので、装置全体の処理
速度を向上させることができる。
【０１３７】ここで、図４のバス幅テーブルに示すよう
に、デバイス７は、そのバス幅が８ビットであり、アド
レス形式が固定とされている。即ち、デバイス７へ、ア
クセスタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）で示される
３２ビットのデータを書き込むには、これをデバイス７
のバス幅単位としての８ビットのデータに４分割し、こ
の４つの８ビットのデータを、アドレスを固定して書き
込むようにする必要がある。
に、デバイス７は、そのバス幅が８ビットであり、アド
レス形式が固定とされている。即ち、デバイス７へ、ア
クセスタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）で示される
３２ビットのデータを書き込むには、これをデバイス７
のバス幅単位としての８ビットのデータに４分割し、こ
の４つの８ビットのデータを、アドレスを固定して書き
込むようにする必要がある。
【０１３８】そこで、コントローラ１６は、ＣＰＵ１か
らのアクセスタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）と、
バス幅テーブル記憶部１４のバス幅テーブル（図４）に
記述されたデバイス７のバス幅およびアドレス形式に基
づいて、次のような制御を行う。
らのアクセスタイプ信号（ＡｃｃｅｓｓＴｙｐｅ）と、
バス幅テーブル記憶部１４のバス幅テーブル（図４）に
記述されたデバイス７のバス幅およびアドレス形式に基
づいて、次のような制御を行う。
【０１３９】即ち、コントローラ１６は、データバッフ
ァ１１にラッチされている３２ビットのデータを、８ビ
ット幅のＭＵＸ１２ａ乃至１２ｄにそれぞれ読み出させ
ることにより、４つの８ビットのデータにアンパックす
る。
ァ１１にラッチされている３２ビットのデータを、８ビ
ット幅のＭＵＸ１２ａ乃至１２ｄにそれぞれ読み出させ
ることにより、４つの８ビットのデータにアンパックす
る。
【０１４０】そして、コントローラ１６は、まずＭＵＸ
１２ｄに読み出させた、３２ビットのデータのうちのＬ
ＳＢ側の８ビットのデータを、サブバス１０の下位８ビ
ットに出力させる。これにより、デバイス７のアドレス
（ＳＡｄｄｒｅｓｓ）に、８ビットのデータが書き込ま
れる。
１２ｄに読み出させた、３２ビットのデータのうちのＬ
ＳＢ側の８ビットのデータを、サブバス１０の下位８ビ
ットに出力させる。これにより、デバイス７のアドレス
（ＳＡｄｄｒｅｓｓ）に、８ビットのデータが書き込ま
れる。
【０１４１】さらに、コントローラ１６は、アドレスバ
ッファ２１に、記憶しているアドレス（ＳＡｄｄｒｅｓ
ｓ）を保持させたまま、ＭＵＸ１２ｃに読み出させた、
３２ビットのデータのうちのＬＳＢ側の８ビットの次の
上位８ビットのデータを、サブバス１０の下位８ビット
に出力させる。これにより、デバイス７のアドレス（Ｓ
Ａｄｄｒｅｓｓ）に、８ビットのデータが書き込まれ
る。
ッファ２１に、記憶しているアドレス（ＳＡｄｄｒｅｓ
ｓ）を保持させたまま、ＭＵＸ１２ｃに読み出させた、
３２ビットのデータのうちのＬＳＢ側の８ビットの次の
上位８ビットのデータを、サブバス１０の下位８ビット
に出力させる。これにより、デバイス７のアドレス（Ｓ
Ａｄｄｒｅｓｓ）に、８ビットのデータが書き込まれ
る。
【０１４２】以下、同様にして、デバイス７のアドレス
（ＳＡｄｄｒｅｓｓ）に、ＭＵＸ１２ｂおよび１２ａに
データバッファ１１から読み出させた８ビットのデータ
が順次書き込まれる。なお、このとき、コントローラ１
６は、ＭＵＸ１２ａ乃至１２ｄに、データバッファ１１
からデータを読み出させるタイミングに基づいて、図８
（ｇ）に示すように、デバイス７に対するライト信号
（ＳＷｒｉｔｅ）をＯＮ／ＯＦＦする。
（ＳＡｄｄｒｅｓｓ）に、ＭＵＸ１２ｂおよび１２ａに
データバッファ１１から読み出させた８ビットのデータ
が順次書き込まれる。なお、このとき、コントローラ１
６は、ＭＵＸ１２ａ乃至１２ｄに、データバッファ１１
からデータを読み出させるタイミングに基づいて、図８
（ｇ）に示すように、デバイス７に対するライト信号
（ＳＷｒｉｔｅ）をＯＮ／ＯＦＦする。
【０１４３】デバイス７は、例えばＦＩＦＯ型のバッフ
ァを内蔵しており、このバッファに、アドレス（ＳＡｄ
ｄｒｅｓｓ）に対して書き込まれた４つの８ビットのデ
ータが、順次スタックされ（積み込まれ）、その後、デ
バイス７において、所定の処理が施される。
ァを内蔵しており、このバッファに、アドレス（ＳＡｄ
ｄｒｅｓｓ）に対して書き込まれた４つの８ビットのデ
ータが、順次スタックされ（積み込まれ）、その後、デ
バイス７において、所定の処理が施される。
【０１４４】なお、例えばデバイス７が、バス幅８ビッ
トのものから、１６ビットのものへ変更された場合に
は、上述した場合と同様にして、バス幅テーブル（図
４）のデバイス７のバス幅を８ビットから１６ビットに
変えるだけでよい。
トのものから、１６ビットのものへ変更された場合に
は、上述した場合と同様にして、バス幅テーブル（図
４）のデバイス７のバス幅を８ビットから１６ビットに
変えるだけでよい。
【０１４５】この場合、まずデータバッファ１１にラッ
チされた３２ビットのデータのうち、下位１６ビットの
データが、ＭＵＸ１２ｃおよび１２ｄによって読み出さ
れ、さらにその上位１６ビットのデータが、ＭＵＸ１２
ａおよび１２ｂによって読み出されることによって、３
２ビットのデータが、２つの１６ビットのデータにアン
パックされる。
チされた３２ビットのデータのうち、下位１６ビットの
データが、ＭＵＸ１２ｃおよび１２ｄによって読み出さ
れ、さらにその上位１６ビットのデータが、ＭＵＸ１２
ａおよび１２ｂによって読み出されることによって、３
２ビットのデータが、２つの１６ビットのデータにアン
パックされる。
【０１４６】従って、周辺装置のバス幅またはアドレス
方式が変更されたり、新たな周辺装置が追加されても、
バス幅テーブルを書き換えるだけで済み、例えば今まで
使用していたアプリケーションソフトの互換性がなくな
り、使用不可能となることが防止される。
方式が変更されたり、新たな周辺装置が追加されても、
バス幅テーブルを書き換えるだけで済み、例えば今まで
使用していたアプリケーションソフトの互換性がなくな
り、使用不可能となることが防止される。
【０１４７】以上説明を分かりやすくするために、タイ
ミングの制御と、バス幅およびアドレス形式の制御とを
分けて説明したが、ゲートウェイ４では、タイミングテ
ーブル（図３）およびバス幅テーブル（図４）に基づい
て、図９のフローチャートに示すように、これらの制御
が、並列して（同時に）行われるようになされている。
ミングの制御と、バス幅およびアドレス形式の制御とを
分けて説明したが、ゲートウェイ４では、タイミングテ
ーブル（図３）およびバス幅テーブル（図４）に基づい
て、図９のフローチャートに示すように、これらの制御
が、並列して（同時に）行われるようになされている。
【０１４８】即ち、ゲートウェイ４においては、まずス
テップＳ１において、ＣＰＵ１からメインバス９を介し
てライト信号またはリード信号とともにアドレスが出力
されるのが待たれ、ＣＰＵ１からライト信号またはリー
ド信号とともにアドレスが出力されると、ステップＳ２
に進み、周辺装置に対し、ＣＰＵ１からのアドレスが出
力されるとともに、そのアドレスのデコードが行われ、
そのデコード結果に対応する周辺装置にチップセレクト
信号が出力される。
テップＳ１において、ＣＰＵ１からメインバス９を介し
てライト信号またはリード信号とともにアドレスが出力
されるのが待たれ、ＣＰＵ１からライト信号またはリー
ド信号とともにアドレスが出力されると、ステップＳ２
に進み、周辺装置に対し、ＣＰＵ１からのアドレスが出
力されるとともに、そのアドレスのデコードが行われ、
そのデコード結果に対応する周辺装置にチップセレクト
信号が出力される。
【０１４９】そして、ステップＳ３に進み、ＣＰＵ１か
らのアドレスをデコードした結果から、ＣＰＵ１がアク
セスしようとしている周辺装置が、サブバス１０に接続
されたものか否かが判定される。
らのアドレスをデコードした結果から、ＣＰＵ１がアク
セスしようとしている周辺装置が、サブバス１０に接続
されたものか否かが判定される。
【０１５０】ステップＳ３において、ＣＰＵ１がアクセ
スしようとしている周辺装置が、サブバス１０に接続さ
れたものでないと判定された場合、即ちＣＰＵ１がアク
セスしようとしている周辺装置が、メインバス９に接続
されたものである場合、上述のリカバリ処理を行う必要
がないため、ステップＳ４に進み、ステイタスバッファ
２０がクリアされ、ステップＳ５に進む。
スしようとしている周辺装置が、サブバス１０に接続さ
れたものでないと判定された場合、即ちＣＰＵ１がアク
セスしようとしている周辺装置が、メインバス９に接続
されたものである場合、上述のリカバリ処理を行う必要
がないため、ステップＳ４に進み、ステイタスバッファ
２０がクリアされ、ステップＳ５に進む。
【０１５１】ステップＳ５において、メインバス９に接
続された周辺装置に対するＣＰＵ１のアクセスが行わ
れ、それが終了すると、ステップＳ１に戻り、再びステ
ップＳ１からの処理を繰り返す。
続された周辺装置に対するＣＰＵ１のアクセスが行わ
れ、それが終了すると、ステップＳ１に戻り、再びステ
ップＳ１からの処理を繰り返す。
【０１５２】また、ステップＳ３において、ＣＰＵ１が
アクセスしようとしている周辺装置が、サブバス１０に
接続されたものであると判定された場合、ステップＳ
６，Ｓ７に順次進み、タイミングテーブル記憶部１３、
バス幅テーブル記憶部１４から、タイミングテーブル、
バス幅テーブルがそれぞれ読み出される。
アクセスしようとしている周辺装置が、サブバス１０に
接続されたものであると判定された場合、ステップＳ
６，Ｓ７に順次進み、タイミングテーブル記憶部１３、
バス幅テーブル記憶部１４から、タイミングテーブル、
バス幅テーブルがそれぞれ読み出される。
【０１５３】そして、ステップＳ８に進み、ＣＰＵ１の
アクセスタイプと、ＣＰＵ１がアクセスしようとしてい
る周辺装置のバス幅が等しいか否かが判定される。ステ
ップＳ８において、ＣＰＵ１のアクセスタイプと、ＣＰ
Ｕ１がアクセスしようとしている周辺装置のバス幅が等
しいと判定された場合、ステップＳ１０に進み、変数Ｎ
に１がセットされ、ステップＳ１１に進む。
アクセスタイプと、ＣＰＵ１がアクセスしようとしてい
る周辺装置のバス幅が等しいか否かが判定される。ステ
ップＳ８において、ＣＰＵ１のアクセスタイプと、ＣＰ
Ｕ１がアクセスしようとしている周辺装置のバス幅が等
しいと判定された場合、ステップＳ１０に進み、変数Ｎ
に１がセットされ、ステップＳ１１に進む。
【０１５４】また、ステップＳ８において、ＣＰＵ１の
アクセスタイプと、ＣＰＵ１がアクセスしようとしてい
る周辺装置のバス幅が等しくないと判定された場合、ス
テップＳ９に進み、変数Ｎにパック／アンパックを行う
回数がセットされ、ステップＳ１１に進む。
アクセスタイプと、ＣＰＵ１がアクセスしようとしてい
る周辺装置のバス幅が等しくないと判定された場合、ス
テップＳ９に進み、変数Ｎにパック／アンパックを行う
回数がセットされ、ステップＳ１１に進む。
【０１５５】ステップＳ１１においては、ステップ１で
ＣＰＵ１より出力された信号がライト信号であるか、ま
たはリード信号であるかが判定される。
ＣＰＵ１より出力された信号がライト信号であるか、ま
たはリード信号であるかが判定される。
【０１５６】ステップＳ１１において、ステップ１でＣ
ＰＵ１より出力された信号がリード信号であると判定さ
れた場合、ステップＳ１３に進み、周辺装置からのデー
タのリード処理が行われる。
ＰＵ１より出力された信号がリード信号であると判定さ
れた場合、ステップＳ１３に進み、周辺装置からのデー
タのリード処理が行われる。
【０１５７】即ち、ステップＳ１３では、まず図１０に
示すステップＳ２１において、リカバリ処理が行われ
る。
示すステップＳ２１において、リカバリ処理が行われ
る。
【０１５８】ここで、ステップＳ１３のリカバリ処理
は、図１１のフローチャートに示すように行われる。
は、図１１のフローチャートに示すように行われる。
【０１５９】即ち、まずステップＳ３１において、ステ
イタスバッファ２１が参照され、いまＣＰＵ１がアクセ
スしようとしている周辺装置が、その直前にＣＰＵ１が
アクセスした周辺装置であるか否かが判定される。
イタスバッファ２１が参照され、いまＣＰＵ１がアクセ
スしようとしている周辺装置が、その直前にＣＰＵ１が
アクセスした周辺装置であるか否かが判定される。
【０１６０】ステップＳ３１において、いまＣＰＵ１が
アクセスしようとしている周辺装置が、その直前にＣＰ
Ｕ１がアクセスした周辺装置でないと判定された場合、
ステップＳ３２に進み、ステイタスバッファ２０に、い
まＣＰＵ１がアクセスしようとしている周辺装置が記憶
され、処理を終了する。
アクセスしようとしている周辺装置が、その直前にＣＰ
Ｕ１がアクセスした周辺装置でないと判定された場合、
ステップＳ３２に進み、ステイタスバッファ２０に、い
まＣＰＵ１がアクセスしようとしている周辺装置が記憶
され、処理を終了する。
【０１６１】また、ステップＳ３１において、いまＣＰ
Ｕ１がアクセスしようとしている周辺装置が、その直前
にＣＰＵ１がアクセスした周辺装置であると判定された
場合、ステップＳ３３に進み、タイミングテーブル（図
３）が参照され、いまＣＰＵ１がアクセスしようとして
いる周辺装置がリカバリタイムを有するか否かが判定さ
れる。
Ｕ１がアクセスしようとしている周辺装置が、その直前
にＣＰＵ１がアクセスした周辺装置であると判定された
場合、ステップＳ３３に進み、タイミングテーブル（図
３）が参照され、いまＣＰＵ１がアクセスしようとして
いる周辺装置がリカバリタイムを有するか否かが判定さ
れる。
【０１６２】ステップＳ３３において、いまＣＰＵ１が
アクセスしようとしている周辺装置がリカバリタイムを
有さないと判定された場合、処理を終了する。
アクセスしようとしている周辺装置がリカバリタイムを
有さないと判定された場合、処理を終了する。
【０１６３】ステップＳ３３において、いまＣＰＵ１が
アクセスしようとしている周辺装置がリカバリタイムを
有すると判定された場合、ステップＳ３４に進み、その
リカバリタイム分のウエイト時間がおかれ、処理を終了
する。
アクセスしようとしている周辺装置がリカバリタイムを
有すると判定された場合、ステップＳ３４に進み、その
リカバリタイム分のウエイト時間がおかれ、処理を終了
する。
【０１６４】以上のようにして、ステップＳ３１乃至Ｓ
３４のリカバリ処理が終了すると、即ち図１０のステッ
プＳ２１の処理が終了すると、ステップＳ２２に進み、
ＣＰＵ１が、データを読み出そうとしている周辺装置に
サブバス１０を介してリード信号（ＳＲｅａｄ）が出力
され、ステップＳ２３に進む。
３４のリカバリ処理が終了すると、即ち図１０のステッ
プＳ２１の処理が終了すると、ステップＳ２２に進み、
ＣＰＵ１が、データを読み出そうとしている周辺装置に
サブバス１０を介してリード信号（ＳＲｅａｄ）が出力
され、ステップＳ２３に進む。
【０１６５】ステップＳ２３において、タイミングテー
ブル記憶部１３のタイミングテーブルに記述された、Ｃ
ＰＵ１がデータを読み出そうとしている周辺装置のリー
ドディレイタイム分のウエイト時間がおかれ、ステップ
Ｓ２４に進み、周辺装置からデータが読み出され、それ
がデータバッファ１１に、その下位ビットの方からラッ
チされるとともに、リード信号（ＳＲｅａｄ）の出力が
停止される。
ブル記憶部１３のタイミングテーブルに記述された、Ｃ
ＰＵ１がデータを読み出そうとしている周辺装置のリー
ドディレイタイム分のウエイト時間がおかれ、ステップ
Ｓ２４に進み、周辺装置からデータが読み出され、それ
がデータバッファ１１に、その下位ビットの方からラッ
チされるとともに、リード信号（ＳＲｅａｄ）の出力が
停止される。
【０１６６】そして、ステップＳ２５に進み、いまデー
タの読み出しを行った周辺装置が、フローティングタイ
ムを有するか否かが判定される。ステップＳ２５におい
て、いまデータの読み出しを行った周辺装置が、フロー
ティングタイムを有すると判定された場合、ステップＳ
２６に進み、そのフローティングタイム分のウエイト時
間がおかれ、ステップＳ２７に進む。
タの読み出しを行った周辺装置が、フローティングタイ
ムを有するか否かが判定される。ステップＳ２５におい
て、いまデータの読み出しを行った周辺装置が、フロー
ティングタイムを有すると判定された場合、ステップＳ
２６に進み、そのフローティングタイム分のウエイト時
間がおかれ、ステップＳ２７に進む。
【０１６７】ステップＳ２５において、いまデータの読
み出しを行った周辺装置が、フローティングタイムを有
さないと判定された場合、ステップＳ２６をスキップし
て、ステップＳ２７に進み、変数Ｎが１だけデクリメン
トされる。
み出しを行った周辺装置が、フローティングタイムを有
さないと判定された場合、ステップＳ２６をスキップし
て、ステップＳ２７に進み、変数Ｎが１だけデクリメン
トされる。
【０１６８】そして、ステップＳ２８に進み、変数Ｎが
０に等しいか否かが判定される。ステップＳ２８におい
て、変数Ｎが０に等しくないと判定された場合、ステッ
プＳ２９に進み、周辺装置からデータをさらに読み出す
ための次のアドレスの出力処理が行われる。
０に等しいか否かが判定される。ステップＳ２８におい
て、変数Ｎが０に等しくないと判定された場合、ステッ
プＳ２９に進み、周辺装置からデータをさらに読み出す
ための次のアドレスの出力処理が行われる。
【０１６９】即ち、ステップＳ２９では、まず図１２に
示すステップＳ４１において、図９のステップＳ７でバ
ス幅テーブル記憶部１４から読み出したバス幅テーブル
（図４）が参照され、いまデータの読み出しを行った周
辺装置のアドレス形式が固定であるか否かが判定され
る。
示すステップＳ４１において、図９のステップＳ７でバ
ス幅テーブル記憶部１４から読み出したバス幅テーブル
（図４）が参照され、いまデータの読み出しを行った周
辺装置のアドレス形式が固定であるか否かが判定され
る。
【０１７０】ステップＳ４１において、いまデータの読
み出しを行った周辺装置のアドレス形式が固定であると
判定された場合、即ちその周辺装置からデータをさらに
読み出すのに、アドレスバッファ２１に記憶されたアド
レスを増減させる必要がない場合、ステップＳ４２をス
キップして、処理を終了する。
み出しを行った周辺装置のアドレス形式が固定であると
判定された場合、即ちその周辺装置からデータをさらに
読み出すのに、アドレスバッファ２１に記憶されたアド
レスを増減させる必要がない場合、ステップＳ４２をス
キップして、処理を終了する。
【０１７１】また、ステップＳ４１において、いまデー
タの読み出しを行った周辺装置のアドレス形式が固定で
なく、可変であると判定された場合、ステップＳ４２に
進み、アドレスバッファ２１に記憶されたアドレスが１
だけインクリメントされ、処理を終了する。
タの読み出しを行った周辺装置のアドレス形式が固定で
なく、可変であると判定された場合、ステップＳ４２に
進み、アドレスバッファ２１に記憶されたアドレスが１
だけインクリメントされ、処理を終了する。
【０１７２】以上のようにして、次のアドレスの出力処
理が終了した後、即ち図１０のステップＳ２９の処理の
終了した後、ステップＳ２１に戻り、ステップＳ２８に
おいて、変数Ｎが０に等しいと判定されるまで、ステッ
プＳ２１乃至Ｓ２９の処理を繰り返す。
理が終了した後、即ち図１０のステップＳ２９の処理の
終了した後、ステップＳ２１に戻り、ステップＳ２８に
おいて、変数Ｎが０に等しいと判定されるまで、ステッ
プＳ２１乃至Ｓ２９の処理を繰り返す。
【０１７３】即ち、ステップＳ２１乃至Ｓ２９におい
て、周辺装置から、そのバス幅のデータが順次読み出さ
れ、そのデータが、データバッファ１１に、その下位ビ
ットの方から順次ラッチされることにより、パックされ
る。そして、この処理が、（ＣＰＵ１のアクセスタイ
プ）／（周辺装置のバス幅）回だけ繰り返される。
て、周辺装置から、そのバス幅のデータが順次読み出さ
れ、そのデータが、データバッファ１１に、その下位ビ
ットの方から順次ラッチされることにより、パックされ
る。そして、この処理が、（ＣＰＵ１のアクセスタイ
プ）／（周辺装置のバス幅）回だけ繰り返される。
【０１７４】一方、ステップＳ２８において、変数Ｎが
０に等しいと判定された場合、即ちステップＳ２１乃至
Ｓ２９の処理により、データバッファ１１に、その下位
ビットから順次ラッチされたデータのデータ長が、ＣＰ
Ｕ１のアクセスタイプに等しくなった場合、ステップＳ
３０に進み、データバッファ１１にラッチされているデ
ータがメインバス９を介してＣＰＵ１に供給され、処理
を終了する。
０に等しいと判定された場合、即ちステップＳ２１乃至
Ｓ２９の処理により、データバッファ１１に、その下位
ビットから順次ラッチされたデータのデータ長が、ＣＰ
Ｕ１のアクセスタイプに等しくなった場合、ステップＳ
３０に進み、データバッファ１１にラッチされているデ
ータがメインバス９を介してＣＰＵ１に供給され、処理
を終了する。
【０１７５】以上のようにして、周辺装置からのデータ
のリード処理が終了すると、即ち図９のステップＳ１３
の処理が終了すると、ステップＳ１４に進む。
のリード処理が終了すると、即ち図９のステップＳ１３
の処理が終了すると、ステップＳ１４に進む。
【０１７６】一方、図９のステップＳ１１において、ス
テップ１でＣＰＵ１より出力された信号がライト信号で
あると判定された場合、ステップＳ１２に進み、周辺装
置へのデータのライト処理が行われる。
テップ１でＣＰＵ１より出力された信号がライト信号で
あると判定された場合、ステップＳ１２に進み、周辺装
置へのデータのライト処理が行われる。
【０１７７】即ち、ステップＳ１２では、まずＣＰＵ１
からメインバス９を介して出力されたデータが、データ
バッファ１１にラッチされる。そして、図１３に示すス
テップＳ５１において、ＣＰＵ１に対し、信号Ｄａｔａ
Ｏｋが出力され、ステップＳ５２に進む。
からメインバス９を介して出力されたデータが、データ
バッファ１１にラッチされる。そして、図１３に示すス
テップＳ５１において、ＣＰＵ１に対し、信号Ｄａｔａ
Ｏｋが出力され、ステップＳ５２に進む。
【０１７８】これにより、上述したようにＣＰＵ１は、
周辺装置へのデータの書き込みが終了した（実際には、
終了していないが）と認識する。
周辺装置へのデータの書き込みが終了した（実際には、
終了していないが）と認識する。
【０１７９】ステップＳ５２において、上述した図１０
のステップＳ２１（図１１のステップＳ３１乃至Ｓ３
４）と同様のリカバリ処理が行われ、ステップＳ５３に
進み、データバッファ１１にラッチされたＣＰＵ１から
のデータが、いまそのデータの書き込みを行う周辺装置
のバス幅（本実施例では、８ビットまたは１６ビット）
にあわせて、その下位ビットの方からＭＵＸ１２ａ乃至
１２ｄを介して読み出され、信号ＳＤａｔａとしてサブ
バス１０に出力されるとともに、ライト信号（ＳＷｒｉ
ｔｅ）がサブバス１０に出力される。
のステップＳ２１（図１１のステップＳ３１乃至Ｓ３
４）と同様のリカバリ処理が行われ、ステップＳ５３に
進み、データバッファ１１にラッチされたＣＰＵ１から
のデータが、いまそのデータの書き込みを行う周辺装置
のバス幅（本実施例では、８ビットまたは１６ビット）
にあわせて、その下位ビットの方からＭＵＸ１２ａ乃至
１２ｄを介して読み出され、信号ＳＤａｔａとしてサブ
バス１０に出力されるとともに、ライト信号（ＳＷｒｉ
ｔｅ）がサブバス１０に出力される。
【０１８０】そして、ステップＳ５４に進み、図９のス
テップＳ６でタイミングテーブル記憶部１３から読み出
されたタイミングテーブルに記述された、いまデータの
書き込みを行おうとしている周辺装置のライトディレイ
タイムが参照され、その分だけのウエイト時間がおかれ
る。
テップＳ６でタイミングテーブル記憶部１３から読み出
されたタイミングテーブルに記述された、いまデータの
書き込みを行おうとしている周辺装置のライトディレイ
タイムが参照され、その分だけのウエイト時間がおかれ
る。
【０１８１】これにより、周辺装置のバス幅にあわせ
て、データバッファ１１から読み出されたデータが、そ
の周辺装置へ書き込まれる。
て、データバッファ１１から読み出されたデータが、そ
の周辺装置へ書き込まれる。
【０１８２】その後、ステップＳ５５において、ライト
信号（ＳＷｒｉｔｅ）の出力が停止され、ステップＳ５
６に進み、いまデータの書き込みを行った周辺装置が、
ホールドタイムを有するか否かが判定される。ステップ
Ｓ５６において、いまデータの書き込みを行った周辺装
置が、ホールドタイムを有すると判定された場合、ステ
ップＳ５７に進み、そのホールドタイム分のウエイト時
間がおかれ、ステップＳ５８に進む。
信号（ＳＷｒｉｔｅ）の出力が停止され、ステップＳ５
６に進み、いまデータの書き込みを行った周辺装置が、
ホールドタイムを有するか否かが判定される。ステップ
Ｓ５６において、いまデータの書き込みを行った周辺装
置が、ホールドタイムを有すると判定された場合、ステ
ップＳ５７に進み、そのホールドタイム分のウエイト時
間がおかれ、ステップＳ５８に進む。
【０１８３】一方、ステップＳ５６において、いまデー
タの書き込みを行った周辺装置が、ホールドタイムを有
さないと判定された場合、ステップＳ５７をスキップし
て、ステップＳ５８に進み、変数Ｎが１だけデクリメン
トされる。
タの書き込みを行った周辺装置が、ホールドタイムを有
さないと判定された場合、ステップＳ５７をスキップし
て、ステップＳ５８に進み、変数Ｎが１だけデクリメン
トされる。
【０１８４】そして、ステップＳ５９に進み、変数Ｎが
０に等しいか否かが判定される。ステップＳ５９におい
て、変数Ｎが０に等しくないと判定された場合、ステッ
プＳ６０に進み、周辺装置にデータをさらに書き込むた
めの次のアドレス、データの出力処理が行われる。
０に等しいか否かが判定される。ステップＳ５９におい
て、変数Ｎが０に等しくないと判定された場合、ステッ
プＳ６０に進み、周辺装置にデータをさらに書き込むた
めの次のアドレス、データの出力処理が行われる。
【０１８５】即ち、ステップＳ６０では、まず図１４に
示すステップＳ７１において、図９のステップＳ７でバ
ス幅テーブル記憶部１４から読み出されたバス幅テーブ
ル（図４）が参照され、いまデータの書き込みを行った
周辺装置のバス幅が、８ビットであるか否かが判定され
る。
示すステップＳ７１において、図９のステップＳ７でバ
ス幅テーブル記憶部１４から読み出されたバス幅テーブ
ル（図４）が参照され、いまデータの書き込みを行った
周辺装置のバス幅が、８ビットであるか否かが判定され
る。
【０１８６】ステップＳ７１において、いまデータの書
き込みを行った周辺装置のバス幅が、８ビットでないと
判定された場合、即ちそのバス幅が１６ビットである場
合（本実施例においては、サブバス１０に接続された周
辺装置のバス幅が８ビットまたは１６ビットのいずれか
としている）、ステップＳ７２に進み、データバッファ
１１にラッチされた３２ビットのデータの上位１６ビッ
トがＭＵＸ１２ａ，１２ｂに出力され、ステップＳ７４
に進む。
き込みを行った周辺装置のバス幅が、８ビットでないと
判定された場合、即ちそのバス幅が１６ビットである場
合（本実施例においては、サブバス１０に接続された周
辺装置のバス幅が８ビットまたは１６ビットのいずれか
としている）、ステップＳ７２に進み、データバッファ
１１にラッチされた３２ビットのデータの上位１６ビッ
トがＭＵＸ１２ａ，１２ｂに出力され、ステップＳ７４
に進む。
【０１８７】また、ステップＳ７１において、いまデー
タの書き込みを行った周辺装置のバス幅が、８ビットで
あると判定された場合、ステップＳ７３に進み、データ
バッファ１１にラッチされた３２ビットのデータのうち
の、直前に出力された８ビットの次の上位８ビットがＭ
ＵＸ１２ｃ（１２ｂまたは１２ａ）に出力され、ステッ
プＳ７４に進む。
タの書き込みを行った周辺装置のバス幅が、８ビットで
あると判定された場合、ステップＳ７３に進み、データ
バッファ１１にラッチされた３２ビットのデータのうち
の、直前に出力された８ビットの次の上位８ビットがＭ
ＵＸ１２ｃ（１２ｂまたは１２ａ）に出力され、ステッ
プＳ７４に進む。
【０１８８】ステップＳ７４においては、再びバス幅テ
ーブル（図４）が参照され、いまデータの書き込みを行
った周辺装置のアドレス形式が固定であるか否かが判定
される。
ーブル（図４）が参照され、いまデータの書き込みを行
った周辺装置のアドレス形式が固定であるか否かが判定
される。
【０１８９】ステップＳ７４において、いまデータの書
き込みを行った周辺装置のアドレス形式が固定であると
判定された場合、即ちその周辺装置にデータをさらに書
き込むのに、アドレスバッファ２１に記憶されたアドレ
スを増減させる必要がない場合、ステップＳ７５をスキ
ップして、処理を終了する。
き込みを行った周辺装置のアドレス形式が固定であると
判定された場合、即ちその周辺装置にデータをさらに書
き込むのに、アドレスバッファ２１に記憶されたアドレ
スを増減させる必要がない場合、ステップＳ７５をスキ
ップして、処理を終了する。
【０１９０】また、ステップＳ７４において、いまデー
タの書き込みを行った周辺装置のアドレス形式が固定で
なく、可変であると判定された場合、ステップＳ７５に
進み、アドレスバッファ２１に記憶されたアドレスが１
だけインクリメントされ、処理を終了する。
タの書き込みを行った周辺装置のアドレス形式が固定で
なく、可変であると判定された場合、ステップＳ７５に
進み、アドレスバッファ２１に記憶されたアドレスが１
だけインクリメントされ、処理を終了する。
【０１９１】以上のようにして、次のアドレス、データ
の出力処理が終了した後、即ち図１３のステップＳ６０
の処理の終了した後、ステップＳ５１に戻り、ステップ
Ｓ５９において、変数Ｎが０に等しいと判定されるま
で、ステップＳ５１乃至Ｓ６０の処理を繰り返す。
の出力処理が終了した後、即ち図１３のステップＳ６０
の処理の終了した後、ステップＳ５１に戻り、ステップ
Ｓ５９において、変数Ｎが０に等しいと判定されるま
で、ステップＳ５１乃至Ｓ６０の処理を繰り返す。
【０１９２】即ち、ステップＳ５１乃至Ｓ６０におい
て、ＣＰＵ１からのデータを記憶しているデータバッフ
ァ１１から、周辺装置のバス幅にあわせて、その下位ビ
ットの方からデータが順次読み出されることにより、デ
ータがアンパックされ、周辺装置に書き込まれる。そし
て、この処理が、（ＣＰＵ１のアクセスタイプ）／（周
辺装置のバス幅）回だけ繰り返される。
て、ＣＰＵ１からのデータを記憶しているデータバッフ
ァ１１から、周辺装置のバス幅にあわせて、その下位ビ
ットの方からデータが順次読み出されることにより、デ
ータがアンパックされ、周辺装置に書き込まれる。そし
て、この処理が、（ＣＰＵ１のアクセスタイプ）／（周
辺装置のバス幅）回だけ繰り返される。
【０１９３】一方、ステップＳ５９において、変数Ｎが
０に等しいと判定された場合、即ちステップＳ５１乃至
Ｓ６０の処理により、データバッファ１１の下位ビット
から、データが順次読み出され、そのデータが周辺装置
にすべて書き込まれた場合、ステップＳ６１に進み、周
辺装置へのデータ（ＳＤａｔａ）の出力が停止され、処
理を終了する。
０に等しいと判定された場合、即ちステップＳ５１乃至
Ｓ６０の処理により、データバッファ１１の下位ビット
から、データが順次読み出され、そのデータが周辺装置
にすべて書き込まれた場合、ステップＳ６１に進み、周
辺装置へのデータ（ＳＤａｔａ）の出力が停止され、処
理を終了する。
【０１９４】以上のようにして、周辺装置へのデータの
ライト処理が終了すると、即ち図９のステップＳ１２の
処理が終了すると、ステップＳ１４，Ｓ１５に順次進
み、周辺装置へ出力されていたチップセレクト信号、ア
ドレス（ＳＡｄｄｒｅｓｓ）の出力が停止される。
ライト処理が終了すると、即ち図９のステップＳ１２の
処理が終了すると、ステップＳ１４，Ｓ１５に順次進
み、周辺装置へ出力されていたチップセレクト信号、ア
ドレス（ＳＡｄｄｒｅｓｓ）の出力が停止される。
【０１９５】そして、ステップＳ１に戻り、再びステッ
プＳ１からの処理を繰り返す。
プＳ１からの処理を繰り返す。
【０１９６】以上のようにして、ゲートウェイ４では、
タイミングの制御と、バス幅およびアドレス形式の制御
と、並列して（同時に）行われるので、装置全体の処理
速度を向上させることができる他、ハードウェアに対す
る依存性の少ないアプリケーションプログラムを提供す
ることが可能となる。
タイミングの制御と、バス幅およびアドレス形式の制御
と、並列して（同時に）行われるので、装置全体の処理
速度を向上させることができる他、ハードウェアに対す
る依存性の少ないアプリケーションプログラムを提供す
ることが可能となる。
【０１９７】
【発明の効果】請求項１に記載のバス制御装置によれ
ば、記憶手段に記憶されている周辺装置の動作タイミン
グに基づいて、中央演算処理装置と周辺装置との間のア
クセスタイミングを制御する。従って、中央演算処理装
置と周辺装置との間のアクセスタイミングを調整する、
例えばウエイトコントローラなどのハードウェアを、周
辺装置ごとに設ける必要がなくなるので、装置全体を大
型化、高コスト化することなく、中央演算処理装置と周
辺装置との間のアクセスタイミングを制御することがで
きる。
ば、記憶手段に記憶されている周辺装置の動作タイミン
グに基づいて、中央演算処理装置と周辺装置との間のア
クセスタイミングを制御する。従って、中央演算処理装
置と周辺装置との間のアクセスタイミングを調整する、
例えばウエイトコントローラなどのハードウェアを、周
辺装置ごとに設ける必要がなくなるので、装置全体を大
型化、高コスト化することなく、中央演算処理装置と周
辺装置との間のアクセスタイミングを制御することがで
きる。
【０１９８】請求項２に記載のバス制御装置によれば、
記憶手段に記憶された周辺装置の動作タイミングが、書
き換え可能であるので、例えば周辺装置の仕様が変更さ
れたり、新たな周辺装置が追加されても、装置が、実質
上、使用不可能となることが防止される。
記憶手段に記憶された周辺装置の動作タイミングが、書
き換え可能であるので、例えば周辺装置の仕様が変更さ
れたり、新たな周辺装置が追加されても、装置が、実質
上、使用不可能となることが防止される。
【０１９９】請求項３に記載のバス制御装置によれば、
記憶手段には、周辺装置の少なくともホールドタイムま
たはリカバリタイムが記憶されているので、ホールドタ
イムまたはリカバリタイムに基づくタイミングの制御を
行うことができる。
記憶手段には、周辺装置の少なくともホールドタイムま
たはリカバリタイムが記憶されているので、ホールドタ
イムまたはリカバリタイムに基づくタイミングの制御を
行うことができる。
【０２００】請求項４に記載のバス制御装置によれば、
データラッチ手段によって、中央演算処理装置または周
辺装置が出力するデータをラッチし、アドレスラッチ手
段によって、中央演算処理装置が周辺装置に出力するア
ドレスをラッチする。そして、記憶手段に記憶されてい
る周辺装置のバス幅に基づいて、データラッチ手段にラ
ッチされたデータのパック／アンパックを制御するとと
もに、記憶手段に記憶されている周辺装置のアドレス形
式に基づいて、アドレスラッチ手段にラッチされたアド
レスを制御する。従って、データのパック／アンパック
およびアドレス形式を考慮することなく、アプリケーシ
ョンプログラムを設計することが可能となり、汎用性の
高いアプリケーションプログラムを提供することができ
るようになる。
データラッチ手段によって、中央演算処理装置または周
辺装置が出力するデータをラッチし、アドレスラッチ手
段によって、中央演算処理装置が周辺装置に出力するア
ドレスをラッチする。そして、記憶手段に記憶されてい
る周辺装置のバス幅に基づいて、データラッチ手段にラ
ッチされたデータのパック／アンパックを制御するとと
もに、記憶手段に記憶されている周辺装置のアドレス形
式に基づいて、アドレスラッチ手段にラッチされたアド
レスを制御する。従って、データのパック／アンパック
およびアドレス形式を考慮することなく、アプリケーシ
ョンプログラムを設計することが可能となり、汎用性の
高いアプリケーションプログラムを提供することができ
るようになる。
【０２０１】請求項５に記載のバス制御装置によれば、
記憶手段に記憶されている周辺装置のバス幅とアドレス
形式が、書き換え可能であるので、例えば周辺装置の仕
様が変更されたり、新たな周辺装置が追加されても、装
置が実質上、使用不可能となることが防止される。
記憶手段に記憶されている周辺装置のバス幅とアドレス
形式が、書き換え可能であるので、例えば周辺装置の仕
様が変更されたり、新たな周辺装置が追加されても、装
置が実質上、使用不可能となることが防止される。
【図１】本発明のバス制御装置を適用したコンピュータ
の一実施例の構成を示すブロック図である。
の一実施例の構成を示すブロック図である。
【図２】図１の実施例におけるゲートウェイ４のより詳
細なブロック図である。
細なブロック図である。
【図３】タイミングテーブルを示す図である。
【図４】バス幅テーブルを示す図である。
【図５】デバイス７からＣＰＵ１へデータの読み出しが
行われるときの動作を説明するタイミングチャートであ
る。
行われるときの動作を説明するタイミングチャートであ
る。
【図６】ＣＰＵ１からデバイス８へデータの書き込みが
行われるときの動作を説明するタイミングチャートであ
る。
行われるときの動作を説明するタイミングチャートであ
る。
【図７】ＲＯＭ５からＣＰＵ１へデータの読み出しが行
われるときの動作を説明するタイミングチャートであ
る。
われるときの動作を説明するタイミングチャートであ
る。
【図８】ＣＰＵ１からデバイス７へデータの書き込みが
行われるときの動作を説明するタイミングチャートであ
る。
行われるときの動作を説明するタイミングチャートであ
る。
【図９】ゲートウェイ４の動作を説明するフローチャー
トである。
トである。
【図１０】図９のフローチャートのステップＳ１３のデ
ータのリード処理のより詳細を説明するフローチャート
である。
ータのリード処理のより詳細を説明するフローチャート
である。
【図１１】図１０のフローチャートのステップＳ２１の
リカバリ処理のより詳細を説明するフローチャートであ
る。
リカバリ処理のより詳細を説明するフローチャートであ
る。
【図１２】図１０のフローチャートのステップＳ２９の
次のアドレスの出力処理のより詳細を説明するフローチ
ャートである。
次のアドレスの出力処理のより詳細を説明するフローチ
ャートである。
【図１３】図９のフローチャートのステップＳ１２のデ
ータのライト処理のより詳細を説明するフローチャート
である。
ータのライト処理のより詳細を説明するフローチャート
である。
【図１４】図１３のフローチャートのステップＳ６０の
次のアドレス、データの出力処理のより詳細を説明する
フローチャートである。
次のアドレス、データの出力処理のより詳細を説明する
フローチャートである。
４ ゲートウェイ １１ データバッファ １２ａ乃至１２ｄ 多重器 １３ タイミングテーブル記憶部 １４ バス幅テーブル記憶部 １５ カウンタ １６ コントローラ １７ メインバスアドレスデコーダ １８ アドレステーブル記憶部 １９ サブバスアドレスデコーダ ２０ ステイタスバッファ ２１ アドレスバッファ
Claims (5)
- 【請求項１】 中央演算処理装置が接続されたメインバ
スと、周辺装置が接続されたサブバスとの間に接続され
るバス制御装置であって、 前記周辺装置の動作タイミングを記憶している記憶手段
を備え、 前記記憶手段に記憶されている前記周辺装置の動作タイ
ミングに基づいて、前記中央演算処理装置と前記周辺装
置との間のアクセスタイミングを制御することを特徴と
するバス制御装置。 - 【請求項２】 前記記憶手段に記憶された周辺装置の動
作タイミングは、書き換え可能であることを特徴とする
請求項１に記載のバス制御装置。 - 【請求項３】 前記記憶手段には、周辺装置の少なくと
もホールドタイムまたはリカバリタイムが記憶されてい
ることを特徴とする請求項１または２に記載のバス制御
装置。 - 【請求項４】 中央演算処理装置が接続されたメインバ
スと、周辺装置が接続されたサブバスとの間に接続され
るバス制御装置であって、 前記周辺装置のバス幅とアドレス形式を記憶している記
憶手段と、 前記中央演算処理装置または周辺装置が出力するデータ
をラッチするデータラッチ手段と、 前記中央演算処理装置が前記周辺装置に出力するアドレ
スをラッチするアドレスラッチ手段と、 前記記憶手段に記憶されている前記周辺装置のバス幅に
基づいて、前記データラッチ手段にラッチされたデータ
のパック／アンパックを制御するとともに、前記記憶手
段に記憶されている前記周辺装置のアドレス形式に基づ
いて、前記アドレスラッチ手段にラッチされたアドレス
を制御する制御手段とを備えることを特徴とするバス制
御装置。 - 【請求項５】 前記記憶手段に記憶された周辺装置のバ
ス幅とアドレス形式は、書き換え可能であることを特徴
とする請求項４に記載のバス制御装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11284193A JP3608804B2 (ja) | 1993-05-14 | 1993-05-14 | バス制御装置 |
| TW089213161U TW535941U (en) | 1993-05-14 | 1994-04-19 | Bus control device |
| EP02000578A EP1197871A3 (en) | 1993-05-14 | 1994-05-09 | Bus control apparatus |
| EP94303326A EP0624846B1 (en) | 1993-05-14 | 1994-05-09 | Bus control apparatus |
| DE69432063T DE69432063T2 (de) | 1993-05-14 | 1994-05-09 | Bussteuereinrichtung |
| MYPI94001182A MY110919A (en) | 1993-05-14 | 1994-05-11 | Bus control apparatus |
| KR1019940010356A KR100319331B1 (ko) | 1993-05-14 | 1994-05-12 | 버스제어장치및버스제어방법 |
| US08/556,803 US5682555A (en) | 1993-05-14 | 1995-11-02 | Bus control apparatus |
| US08/707,059 US5935428A (en) | 1993-05-14 | 1996-09-03 | Apparatus and method for performing efficient read and write operations in a multiple bus system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11284193A JP3608804B2 (ja) | 1993-05-14 | 1993-05-14 | バス制御装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003186235A Division JP2004005713A (ja) | 2003-06-30 | 2003-06-30 | バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324990A true JPH06324990A (ja) | 1994-11-25 |
| JP3608804B2 JP3608804B2 (ja) | 2005-01-12 |
Family
ID=14596876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11284193A Expired - Lifetime JP3608804B2 (ja) | 1993-05-14 | 1993-05-14 | バス制御装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5682555A (ja) |
| EP (2) | EP0624846B1 (ja) |
| JP (1) | JP3608804B2 (ja) |
| KR (1) | KR100319331B1 (ja) |
| DE (1) | DE69432063T2 (ja) |
| MY (1) | MY110919A (ja) |
| TW (1) | TW535941U (ja) |
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| US5935428A (en) | 1999-08-10 |
| EP1197871A2 (en) | 2002-04-17 |
| EP1197871A3 (en) | 2009-09-30 |
| TW535941U (en) | 2003-06-01 |
| DE69432063T2 (de) | 2003-10-30 |
| EP0624846B1 (en) | 2003-01-29 |
| JP3608804B2 (ja) | 2005-01-12 |
| KR100319331B1 (ko) | 2002-04-06 |
| EP0624846A2 (en) | 1994-11-17 |
| US5682555A (en) | 1997-10-28 |
| MY110919A (en) | 1999-06-30 |
| EP0624846A3 (en) | 1995-01-18 |
| DE69432063D1 (de) | 2003-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040623 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 9 |
|
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