JP2004127305A

JP2004127305A - メモリ制御装置

Info

Publication number: JP2004127305A
Application number: JP2003346844A
Authority: JP
Inventors: Kakuju Go; 呉　鶴寿
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-10-04
Filing date: 2003-10-06
Publication date: 2004-04-22
Also published as: KR100438736B1; US20040123061A1; US7117307B2; KR20040031155A

Abstract

【課題】　メモリの読み取りと書き込みとが重複することによって発生するデータのボトルネック現象を除去し，データ処理速度を高める。
【解決手段】　システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：読み取りもしくは書き込みデータのアドレス，および書き込みデータを，アドレスライン３０５を通じて，メモリモジュール３１０に伝送する第１伝送部３０１と；データライン３０６を通じて，メモリモジュールから読み取ったデータをシステムの上位モジュールに伝送する第２伝送部３０２とを含むことを特徴とする，メモリ制御装置が提供される。かかる構成により，メモリの読み取りと書き込みとが重複することによって発生するデータのボトルネック現象を除去することができる。
【選択図】　　図３

Description

　本発明は，メモリ制御に係り，より詳細には，アドレスラインを通じてデータの書き込み伝送を行うメモリ制御装置に関する。

　最近，ＤＲＡＭ開発分野において，特に次世代ＤＲＡＭとして脚光を浴びているのはＤＤＲ　ＳＤＲＡＭ，ラムバスＤＲＡＭのような同期式のＤＲＡＭである。これらは一般のＤＲＡＭに比べて高速のデータアクセス動作が可能であり，今後のＲＡＭ市場を主導することが期待されている。

　図１は，一般的なＤＤＲ　ＳＤＲＡＭの読み取り／書き込み時のメモリアクセス制御方式を示すために，メモリ制御器およびメモリモジュールを簡略に示したブロック図である。

　メモリ制御器１００は，アドレスラッチ（ＡＬ）１０１，メモリアドレス待機列（ＭＡＱ）１０２，データラッチ（ＤＬ）１０３，読み取りデータ待機列（ＲＤＱ）１０４および書き込みデータ待機列（ＷＤＱ）１０５を含む。

　上記アドレスラッチ１０１は，上位システムからメモリ制御器１００に入力されるアドレスデータをラッチする。

　上記メモリアドレス待機列（ＭＡＱ）１０２は，上記アドレスラッチ１０１から伝送されたアドレスデータを順次に貯蔵して出力待機させるバッファである。このアドレスデータは，カラムアドレスデータとローアドレスデータとを含み，各カラムアドレスデータとローアドレスデータとはそれぞれ１２ビットのアドレスライン（アドレス伝送ライン）を通じて出力される。

　上記データラッチ（ＤＬ）１０３は，上位システムからメモリ制御器１００に入力されるデータ（書き込みデータ），もしくは上位システムに出力されるデータ（読み取りデータ）をラッチする。

　上記読み取りデータ待機列（ＲＤＱ）１０４は，メモリモジュール１１０から読み取った読み取りデータを順に貯蔵した後，データラッチ（ＤＬ）１０３に出力待機させるバッファである。

　上記書き込みデータ待機列（ＷＤＱ）１０５は，データラッチ（ＤＬ）１０３から伝送され，メモリモジュール１１０に書き込みする書き込みデータを順に貯蔵した後，メモリモジュール１１０に出力待機させるバッファである。

　メモリモジュール１１０は，メモリ制御器１００から提供されたカラムアドレスデータを解釈するレジスタ（ＣＡ）１１１，ローアドレスを解釈するレジスタ（ＲＡ）１１２，レジスタＣＡ１１１とレジスタＲＡ１１２とから解釈されたアドレス行列よりなるメモリセル（ＭＣ）１１３，メモリセル１１３から読み取ったデータを一旦貯蔵する読み取りデータバッファ（ＲＤ）１１４，および，メモリセル１１３に書き込まれるデータを一旦貯蔵するバッファ（ＷＲ）１１５を含む。

　図１に示した一般的なメモリ装置におけるメモリ制御器１００のメモリモジュールに対する操作は次の通りである。

　まず，インタフェース部やＣＰＵ（図示せず）のようなシステムの所定部分からシステムバス（図示せず）を通じて入力されるアドレスデータやデータを，それぞれアドレスラッチ１０１とデータラッチ１０３とが順次にラッチする。ラッチされたアドレスデータは，カラムアドレスとローアドレスとに分割されエンコーディングされた後，メモリアドレス待機列（ＭＡＱ）１０２に順次に貯蔵される。メモリモジュール操作プロトコルによって読み取りまたは書き込み状態への遷移が行われる。

　ここでは，読み取りまたは書き込み状態によってデータ伝送の流れが異なる。メモリ読み取り状態に遷移された時，データラインを通じてメモリモジュール１１０からメモリ制御器１００にフルバイト（８ｂｙｔｅまたは１６ｂｙｔｅ）のデータが伝送される。伝送されたデータはメモリ制御器の読み取りデータ待機列（ＲＤＱ）１０４に順次に貯蔵される。このデータは，データラッチを通じてシステムバスに出力され，システムバスを通じてマイコンなどに提供される。このようにしてメモリからのデータ読み取りが完了する。データ読み取り後は，状態遷移のためのアイドル状態に戻る。

　メモリ書き込みに状態遷移が行われる場合，データのバイト数によって書き込み種類は部分書き込みと全体書き込みに区分される。通常，直接メモリアクセス（ＤＭＡ：Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）伝送のような方式を除いては，ほとんど部分書き込み方式が使われる。全体書き込み方式は全体データバイトを一気に書く方式であり，部分書き込み方式は所定数のバイトグループ別にデータの書き込みを行う方式である。

　例えば，部分書き込み伝送方式を使って，貯蔵された１バイトのデータを修正する時，まず該当アドレスに位置した８バイトまたは１６バイトのデータをメモリモジュールからデータラインを通じて読み取る。修正すべきバイト領域をメモリ制御器１００で修正した後，修正された８バイト（または１６バイト）のデータを再びデータラインを経てメモリモジュールに伝送する。メモリの書き込み状態を完了するとメモリ制御器１００はアイドル状態に復帰する。

　図２は，図１のような従来のメモリの読み取りおよび書き込み制御時に可能な信号の流れの例を示したタイミング図である。

　所定のプロトコルにより，図２に示したシステムクロック信号としてのクロックに同期し，アドレスラインを通じて，読み取り時のローアドレスおよびカラムアドレスと書き込み時のローアドレスおよびカラムアドレスデータが伝送される。この時，カラムアドレスとローアドレスデータとはそれぞれＣＡＳ信号とＲＡＳ信号とに同期して伝送される。ＣＡＳやＲＡＳ信号およびクロック信号は共にシステムの上位モジュールから発生して下位モジュールのメモリ装置に入力される。アドレスは，これらのタイミングに合せて所定プロトコルにより伝送される。

　図２のタイミング図において読み取りアドレスと書き込みアドレスとがごく微小な時間間隔を置いて発生する場合，メモリモジュール１１０から読み取られ，データラインを通じてメモリ制御器１００に入力される読み取りデータと，書き込みにおけるメモリ制御器１００からメモリモジュール１１０に伝送される書き込みデータとが同じデータラインでぶつかってボトルネック現象が生じる。これを避けるためには読み取りと書き込みの間にメモリアクセスの時間ギャップを十分に用意しなければならない。即ち，ある状態（例えば書き込み状態）での伝送が完了するまで十分に待った後，次の状態（例えば読みとり状態）への状態遷移が行われる。しかし，このような読み取りおよび書き込み状態の間の遷移遅延はデータ処理遅延をもたらし，システムの全体的な性能低下を誘発する。また，部分書き込み伝送時においては，該当部分のデータを修正するため，まず全体読み取りサイクルによってメモリモジュール１１０から修正するデータを読まなくてはならないが，このような読み取り−書き込みサイクル方式の手順は煩わしさを生じる。これもやはり読み取られるサイクル分だけ処理速度遅延が発生し，他の伝送の処理待機時間を延ばす結果を生じる。

　本発明は，従来のメモリ制御装置が有する上記問題点に鑑みてなされたものであり，本発明の目的は，メモリの読み取りと書き込みとが重複することによって発生するデータのボトルネック現象を除去し，データ処理速度を高めることが可能な，新規かつ改良されたメモリ制御装置を提供することである。

　上記課題を解決するために，本発明のある観点によれば，システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：読み取りもしくは書き込みデータのアドレス，および書き込みデータを，アドレスラインを通じて，メモリモジュールに伝送する第１伝送部と；データラインを通じて，メモリモジュールから読み取ったデータをシステムの上位モジュールに伝送する第２伝送部とを含むことを特徴とする，メモリ制御装置が提供される。

　上記第１伝送部は，システムの上位モジュールから入力された，読み取りまたは書き込みデータのアドレスと書き込みデータとを，読み取りまたは書き込みデータのアドレス，書き込みデータの順に貯蔵してメモリモジュールへの伝送を待機するアドレスキューを含むとしても良い。

　上記第１伝送部を利用したデータの書き込み時には，上記アドレスキューに，書き込みデータのアドレスと書き込みデータとを，書き込みデータのアドレス，書き込みデータの順に貯蔵し，アドレスラインを通じて，貯蔵された書き込みデータのアドレスと書き込みデータとが，書き込みデータのアドレス，書き込みデータの順にメモリモジュールに伝送されるとしても良い。

　上記第２伝送部は，データラインを通じて，上記メモリモジュールから読み取ったデータを読み取った順に貯蔵し，システムの上位モジュールへの伝送を待機するデータキューを含むとしても良い。

　また，上記第１伝送部は，上記システムの上位モジュールから入力されたアドレスを順に貯蔵して上記アドレスラインを通じてメモリモジュールに伝送するアドレスキューを含み；上記第２伝送部は，上位モジュールから入力された書き込みデータを順に貯蔵してアドレスラインを通じて上記メモリモジュールに伝送する書き込みデータキュー，および，メモリモジュールからデータラインを通じて受信した読み取りデータを順に貯蔵して上位モジュールに伝送する読み取りデータキューを含むとしても良い。

　上記第１，第２伝送部を利用したデータの書き込み時には，アドレスキューに貯蔵されたアドレスがアドレスラインを通じてメモリモジュールに伝送され，所定タイミング後に，書き込みデータキューに貯蔵された書き込みデータがアドレスラインを通じてメモリモジュールに伝送されるとしても良い。

　上記課題を解決するために，本発明の別の観点によれば，システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：アドレスデータをラッチするアドレスラッチと；読み取り／書き込みデータをラッチするデータラッチと；上記アドレスラッチから受信されたアドレスと，上記データラッチから受信された書き込みデータとを順に貯蔵し，アドレスラインを通じて，アドレス，書き込みデータの順でメモリモジュールに伝送するアドレスおよび書き込みデータキューと；メモリモジュールからデータラインを通じて受信した読み取りデータを順に貯蔵し，受信した順に上位モジュールに伝送するデータキューとを含むことを特徴とする，メモリ制御装置が提供される。

　上記課題を解決するために，本発明の別の観点によれば，システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：アドレスデータをラッチするアドレスラッチと；読み取り／書き込みデータをラッチするデータラッチと；上記アドレスラッチから受信されたアドレスを順に貯蔵し，アドレスを受信した順にデータラインを通じてメモリモジュールに伝送するアドレスキューと；上記データラッチから受信された書き込みデータを順に貯蔵し，アドレスラインを通じてメモリモジュールに受信された順に伝送する書き込みデータキューと；メモリモジュールからデータラインを通じて受信した読み取りデータを順に貯蔵し，上位モジュールに受信した順に伝送する読み取りデータキューとを含むことを特徴とする，メモリ制御装置が提供される。

　上記課題を解決するために，本発明の別の観点によれば，システムの上位モジュールから発生したメモリ読み取り／書き込み命令を遂行するメモリ制御装置において：アドレスと書き込みデータとをアドレスラインを通じて伝送し，読み取りデータをデータラインを通じて受信するメモリ制御器と；メモリバッファおよび書き込みデータバッファを備え，アドレスと書き込みデータとを分離してそれぞれメモリバッファと書き込みデータバッファとに送った後，メモリセルに書き込みし，データラインを通じてメモリセルから読み取られた読み取りデータをメモリ制御器に伝送するメモリモジュールとを含むことを特徴とする，メモリ制御装置が提供される。

　上記メモリ制御器は，アドレスデータをラッチするアドレスラッチと；読み取り／書き込みデータをラッチするデータラッチと；上記アドレスラッチから受信されたアドレスと，データラッチから受信された書き込みデータを順に貯蔵し，アドレスラインを通じてメモリモジュールに受信された順に伝送するアドレスおよび書き込みデータキューと；メモリモジュールからデータラインを通じて受信した読み取りデータを順に貯蔵し，上位モジュールに受信した順に伝送するデータキューとを含むとしても良い。

　また，上記メモリ制御器は，アドレスデータをラッチするアドレスラッチと；読み取り／書き込みデータをラッチするデータラッチと；アドレスラッチから受信されたアドレスを順に貯蔵し，アドレスラインを通じてメモリモジュールに受信した順に伝送するアドレスキューと；データラッチから受信された書き込みデータを順に貯蔵し，アドレスラインを通じてメモリモジュールに受信した順に伝送する書き込みデータキューと；メモリモジュールからデータラインを通じて受信した読み取りデータを順に貯蔵し，上位モジュールに受信した順に伝送する読み取りデータキューとを含むとしても良い。

　さらに，上記メモリモジュールは，アドレスラインを通じて受信したアドレスデータのうちカラムアドレスを貯蔵するカラムアドレスバッファ（ＣＡ）と；アドレスデータのうちローアドレスを貯蔵するローアドレスバッファ（ＲＡ）と；アドレスラインを通じて受信したデータを貯蔵する書き込みデータバッファと；書き込み時には，カラムアドレスバッファとローアドレスバッファによる該当アドレス位置に，書き込みデータバッファに貯蔵されたデータを貯蔵させ，読み取り時には，該当アドレス位置にあるデータを流出するメモリセルと；読み取り時，メモリセルから流出されたデータを貯蔵し，データラインを通じてメモリ制御器に伝送させる読み取りデータバッファとを含むとしても良い。

　以上説明したように本発明によれば，読み取り／書き込みデータの伝送ラインを独立に分け，メモリからデータアクセスをした場合のボトルネック現象を解消することによって，速い伝送率と安定的伝送とを可能にするものである。

　以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。

（第１の実施形態）
　図３は，本実施形態のメモリ制御装置を簡略に示したブロック図である。

　図３を参照すると，メモリ制御装置は，メモリ制御器３００を含み，システムの上位モジュール（図示せず）からの指示に従ってメモリモジュール３１０をアクセスし，データの読み取りまたは書き込みを行う。

　上記メモリ制御器３００は，第１伝送部３０１と第２伝送部３０２とを備える。

　上記第１伝送部３０１は，読み取りまたは書き込み対象となるデータのアドレス，および，これと伝送方向が同じ書き込みデータを，アドレスライン３０５を通じてメモリモジュール３１０に伝送する。第１伝送部３０１に入力されるアドレスデータおよび書き込みデータは，システムの上位モジュールからメモリ制御器３００に入力される。

　上記第２伝送部３０２は，メモリモジュール３１０から読み取られたデータを，データライン（データ伝送ライン）３０６を通じて入力し，システムの上位モジュールに送信する。

　図３のメモリ制御装置は，信号の伝送方向を固定して信号伝送処理を遂行する。即ち，メモリモジュール３１０に書き込むデータとメモリセルのアドレスとは，アドレスライン３０５を通じてメモリモジュール３１０に伝送され，メモリモジュール３１０で読み取ったデータはデータライン３０６を通じて伝送される。従って，読み取りおよび書き込み命令の時間的なギャップ少なくても，読み取りデータと書き込みデータとがぶつかることなく，同じ伝送ラインによって生じていたボトルネック現象が発生しない。

（第２の実施形態）
　図４は，図３に示されたようなメモリ制御装置の一実施形態を示したブロック図である。

　図４を参照すると，メモリ制御装置のメモリ制御器４００は，アドレスラッチ（ＡＬ）４０１，データラッチ（ＤＬ）４０２，アドレスおよび書き込みデータキュー（ＭＷＡＱ）４０３および読み取りデータ待機列（ＲＤＱ）４０４を含む。

　上記アドレスラッチ４０１は，システムの上位モジュール（図示せず）からメモリ制御器４００に入力されるアドレスデータをラッチする。

　上記データラッチ４０２は，システムの上位モジュールから入力されメモリモジュール４１０に書き込まれるデータ，またはメモリモジュール４１０から読み取られシステムの上位モジュールに送信する読み取りデータをラッチする。

　上記アドレスおよび書き込みデータキュー４０３は，アドレスラッチ４０１においてラッチされたアドレスデータと，データラッチ４０２においてラッチされた書き込みデータとを順に貯蔵して伝送待機させるバッファである。待機中であるアドレスおよび書き込みデータは，システムで与えられたメモリアクセスプロトコルによって，上記アドレスおよび書き込みデータキュー４０３から，メモリ制御器４００とメモリモジュール４１０間のアドレスライン４０５を通じてメモリモジュール４１０に伝送される。

　上記読み取りデータキュー４０４は，メモリ制御器４００とメモリモジュール４１０間のデータライン４０６を通じてメモリモジュール４１０から受信した読み取りデータを順に貯蔵し，このデータをデータラッチ４０２を通じてシステムの上位モジュールに伝送するバッファである。

　データの書き込み時，書き込む位置アドレスは，アドレスおよび書き込みデータキュー４０３に先に貯蔵され，書き込みデータが次に貯蔵される。このようにして待機しているデータは，アドレスライン４０５を通じて貯蔵された順にメモリモジュール４１０に伝送され，メモリモジュール４１０で書き込みが遂行される。

　メモリモジュール４１０の構成は，図１に示されたような一般的な構成要素を含み，図１と多少類似した機能を遂行する。即ち，メモリ制御器４００から提供されたカラムアドレスデータを解釈するレジスタ（ＣＡ）４１１，ローアドレスデータを解釈するローアドレスを解釈するレジスタ（ＲＡ）４１２，上記のレジスタＣＡとＲＡから解釈されるアドレス行列よりなるメモリセル４１３，メモリセル４１３で読み取ったデータを臨時貯蔵する読み取りデータバッファ（ＲＤ）４１４およびメモリセル４１３に書き込まれるデータを臨時貯蔵するバッファ（ＷＲ）４１５を含む。

　しかし，本実施形態の適用にあたって，読み取りデータと書き込みデータとの伝送経路を別にしたメモリ制御器４００の構成に合わせ，メモリモジュール４１０は，アドレスデータライン４０５から入力される書き込みデータをアドレスデータと分離して書き込みデータバッファ４１５に送る追加信号ライン４１６を備えなければならない。アドレスデータライン４０５から入力される書き込みデータをアドレスデータと分離する動作は，外部のマイコン（ｍｉｃｒｏ　ｃｏｍｐｕｔｅｒ）（図示せず）を利用して遂行されるか，所定のロジック回路を構成して遂行される。他にも本実施形態のメモリ制御方式によって，アドレスデータと書き込みデータとを区分して，書き込みデータをメモリのセル４１３に貯蔵する多様な方式を備えることができる。

　図５は，図４のメモリ制御装置におけるデータ読み取りおよび書き込みのタイミング図である。

　図５の（ａ）は，システムで生成されたクロック信号であって，メモリアクセス時にはクロック信号に合せて所定メモリアクセスプロトコルが遂行される。

　図５の（ｂ）は，所定のメモリアクセスプロトコルによって，所定間隔でアドレスラインを通じて伝送されるアドレスおよびデータを示す。図５の（ｂ）では，システム上位モジュールからのメモリ読み取り命令に次いでメモリ書き込み命令が遂行された場合の信号タイミングを示している。即ち，読み取るアドレスのローアドレス−書き込みアドレスのローアドレス−読み取るアドレスのカラムアドレス−書き込みアドレスのカラムアドレス−書き込みデータの順序に信号の流れが示される。アドレス伝送以後の該当データの伝送間隔などは前述した所定のメモリアクセスプロトコルによって決定される。

　図５の（ｃ）は，ローアドレス伝送の同期のためのローアドレスストロボ信号ＲＡＳである。このローアドレスストロボ信号ＲＡＳによりロードアドレスがラッチされる。

　図５の（ｄ）は，カラムアドレス伝送の同期のためのカラムアドレスストロボ信号ＣＡＳである。このカラムアドレスストロボ信号ＣＡＳによりカラムアドレスがラッチされる。

　図５の(e)は，メモリモジュールから読み取られデータラインを通じて伝送される読み取りデータを示す。

　図５の（ａ）〜（ｅ）により，メモリ読み取り命令と書き込み命令がほとんど同時に発生した場合にも，伝送ラインを別にしたデータ伝送によって，読み取りデータと書き込みデータとが一つのデータラインで衝突するボトルネック現象が起こらないことが分かる。

（第３の実施形態）
　図６は，メモリ制御装置の第３の実施形態を示したブロック図である。

　図６を参照すれば，メモリ制御装置のメモリ制御器６００はアドレスラッチ（ＡＬ）６０１，データラッチ（ＤＬ）６０２，アドレスキュー６０３，読み取りデータキュー６０４および書き込みデータキュー６０５を含む。

　上記アドレスラッチ６０１は，システムの上位モジュール（図示せず）からメモリ制御器６００に入力されるアドレスデータをラッチする。

　上記データラッチ６０２は，システムの上位モジュールから入力されメモリモジュール６１０に書き込まれる書き込みデータ，またはメモリモジュール６１０から読み取られシステムの上位モジュールに送信する読み取りデータをラッチする。

　上記アドレスキュー６０３は，アドレスラッチ６０１においてラッチされたアドレスデータを順に貯蔵し，伝送待機させた後，このアドレスデータを，アドレスライン６０６を通じて所定タイミングでメモリモジュール６１０に伝送する。

　上記読み取りデータキュー６０４は，メモリ制御器６００とメモリモジュール６１０間のデータライン６０７を通じてメモリモジュール６１０から受けた読み取りデータを順に貯蔵し，データラッチ６０２を通じてシステムの上位モジュールに伝送するバッファである。

　上記書き込みデータキュー６０５は，データラッチ６０２においてラッチされた書き込みデータを順に貯蔵し，伝送待機させるバッファである。書き込みデータキュー６０５で待機している書き込みデータは，システムで与えられたメモリアクセスプロトコルによって，メモリ制御器６００とメモリモジュール６１０間のアドレスライン６０６を通じて，メモリモジュール６１０に伝送される。

　データの書き込み時，アドレスキュー６０３に貯蔵されたアドレスはアドレスライン６０６を通じてメモリモジュール６１０に先に伝送され，所定タイミング後に書き込みデータキュー６０５に貯蔵されたデータが上記アドレスライン６０６を通じてメモリモジュール６１０に伝送される。このようにしてメモリモジュール６１０においてデータの書き込みが遂行される。

　上記メモリモジュール６１０の構成は，図４で示されたメモリモジュール４１０と同一である。

　図６の実施形態も図５に示されたタイミング図と実質的に同等の動作が行われる。

（第４の実施形態）
　図７は，本実施形態におけるメモリ制御装置でメモリの書き込み時の制御方法を説明するための説明図である。

　図４を参照して図７を説明すれば，メモリモジュールへのデータの書き込み（または読み取り）時，データの大きさに比べてアドレスラインの収容能力が足りないために，所定数のデータに分け，数回に渡ってアドレスモジュールのあるアドレスの中に書き込んでいる。

　アドレスおよび書き込みデータキュー４０３は順に，Ｒ−Ｃ−０−１，Ｒ−Ｃ−２−３，Ｒ−Ｃ−４−５，Ｒ−Ｃ−６−７の単位で貯蔵した後，単位別に入力された順にメモリモジュール４１０に伝送される。Ｒはローアドレスを示し，Ｃはカラムアドレスを示す。０，１，２，３，４，５，６，７はそれぞれ１バイトずつのデータの順序を示したものである。ここで，Ｒ，Ｃは図７にあるような４つの場合のストリームに共通して同じローアドレスおよびカラムアドレスが使用される。しかし，上記Ｒ，Ｃに他の方法による相違するアドレスを使用しても良い。また，書き込む全体データは順に２バイト毎に，アドレスおよび書き込みデータキュー４０３から伝送されている。これはメモリ書き込み方式が全体書き込み方式の場合に適している。

　メモリ書き込み方式が部分書き込み方式の場合，システムの上位モジュールから送られた一部のバイトのデータは，アドレスおよび書き込みデータキュー４０３のうち該当するバイトの貯蔵部分に貯蔵され，伝送される。

　本実施形態のメモリ制御方式による読み取りと書き込みデータの伝送ラインの分離は，ＤＤＲ　ＳＲＡＭのようにクロック信号のアップおよびダウンエッジの両方においてデータを伝送するメモリの場合，より効率的に適用できる。即ち，読み取り命令と書き込み命令とがほとんど同時に行われる。それによって伝送方向の相異なる読み取りデータと書き込みデータとが同じ伝送ラインを通じて伝送される場合に生じるボトルネック現象が解決される。

　このような技術を，特にＤＤＲ　ＳＤＲＡＭに適用する場合，ＤＤＲ　ＳＤＲＡＭの長所である速いデータ伝送率を担保しつつ，ラムバスＤＲＡＭの安定的伝送性能が得られる。また，既存のＳＤＲＡＭのコアをそのまま使用するために，製品生産時のコストについての負担を軽減できる。

　以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。

　本発明は，メモリ制御に係り，より詳細には，アドレスラインを通じてデータの書き込み伝送を行うメモリ制御装置に適応できる。

従来のメモリ制御器およびメモリモジュールを簡略に示したブロック図である。従来のメモリ読み取りおよび書き込み制御時に可能な信号の流れの例を示したタイミング図である。第１の実施形態のメモリ制御装置を簡略に示したブロック図である。メモリ制御装置の一実施形態を示したブロック図である。メモリ制御装置におけるデータ読み取りおよび書き込みのタイミング図である。メモリ制御装置の第３の実施形態を示したブロック図である。第４の実施形態におけるメモリ制御装置でメモリの書き込み時の制御方法を説明するための説明図である。

符号の説明

３００，４００　メモリ制御器
３０１　第１伝送部
３０２　第２伝送部
３０５，４０５，６０６　アドレスライン
３０６，４０６，６０７　データライン
３１０，４１０　メモリモジュール
４０１，６０１　アドレスラッチ
４０２，６０２　データラッチ
４０３　アドレスおよび書き込みデータキュー
４０４，６０４　読み取りデータキュー
４１３　メモリセル
６０３　アドレスキュー
６０５　書き込みデータキュー

Claims

　システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：
　データが記憶されるメモリモジュールと；
　前記メモリモジュールと接続されたアドレスラインと；
　前記メモリモジュールと接続されたデータラインと；
　読み取りもしくは書き込みデータのアドレス，および書き込みデータを，前記アドレスラインを通じて，前記メモリモジュールに伝送する第１伝送部と；
　前記データラインを通じて，前記メモリモジュールから読み取ったデータを前記システムの上位モジュールに伝送する第２伝送部と；
を含むことを特徴とする，メモリ制御装置。
　前記メモリ制御装置は，前記上位モジュールからのデータ読み取り命令に従ってメモリモジュールに記憶されたデータを読み取り上位モジュールに送信し，または，前記上位モジュールからのデータ書き込み命令に従って上位モジュールからデータを受信しメモリモジュールにデータを書き込むこと特徴とする，請求項１に記載のメモリ制御装置。
　前記アドレスラインを通じた前記第１伝送部の読み取りもしくは書き込みデータアドレスおよび書き込みデータのメモリモジュールへの伝送と，前記データラインを通じた前記第２伝送部のメモリモジュールから読み取ったデータの伝送とは，データのボトルネック現象を引き起こすことなく同時に行うことが可能であることを特徴とする，請求項１に記載のメモリ制御装置。
　前記読み取りデータおよび書き込みデータは，クロック信号のアップまたはダウンエッジに応じて伝送されることを特徴とする，請求項１に記載のメモリ制御装置。
　前記メモリモジュールは，ＤＤＲ　ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　
Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　ＲＭＡ）を含むことを特徴とする，請求項４に記載のメモリ制御装置。
　前記第１伝送部は，前記システムの上位モジュールから入力された，読み取りまたは書き込みデータのアドレスと書き込みデータとを，読み取りまたは書き込みデータのアドレス，書き込みデータの順に貯蔵してメモリモジュールへの伝送を待機するアドレスキューを含むことを特徴とする，請求項１に記載のメモリ制御装置。
　データの書き込み時には，
　メモリ制御装置は，前記アドレスキューに，書き込みデータのアドレスと書き込みデータとを，書き込みデータのアドレス，書き込みデータの順に貯蔵し，
　前記アドレスラインを通じて，貯蔵された書き込みデータのアドレスと書き込みデータとが，書き込みデータのアドレス，書き込みデータの順にメモリモジュールに伝送されることを特徴とする，請求項６に記載のメモリ制御装置。
　全体書き込み方式におけるデータの書き込み時には，
　メモリ制御装置は，書き込みデータをバイト単位に分割し，所定数のバイトで順に並べられたデータと，各バイトに応じたアドレスとを合わせて前記アドレスキューに貯蔵し，各バイトに応じたアドレス，データの順でメモリモジュールに伝送することを特徴とする，請求項７に記載のメモリ制御装置。
　前記システムの上位モジュールをさらに備え，
　部分書き込み方式におけるデータの書き込み時には，
　前記システムの上位モジュールから伝送された特定バイト位置のデータがアドレスキューに貯蔵され，アドレスと共に，アドレスキューからメモリモジュールに伝送されることを特徴とする，請求項７に記載のメモリ制御装置。
　前記第２伝送部は，データラインを通じて，前記メモリモジュールから読み取ったデータを読み取った順に貯蔵し，システムの上位モジュールへの伝送を待機するデータキューを含むことを特徴とする，請求項１に記載のメモリ制御装置。
　前記第１伝送部は，前記システムの上位モジュールから入力されたアドレスを順に貯蔵して前記アドレスラインを通じて前記メモリモジュールに伝送するアドレスキューを含み；
　前記第２伝送部は，上位モジュールから入力された書き込みデータを順に貯蔵して前記アドレスラインを通じて前記メモリモジュールに伝送する書き込みデータキュー，および，前記メモリモジュールから前記データラインを通じて受信した読み取りデータを順に貯蔵して上位モジュールに伝送する読み取りデータキューを含むことを特徴とする，請求項２に記載のメモリ制御装置。
　データの書き込み時には，
　前記アドレスキューに貯蔵されたアドレスが前記アドレスラインを通じて前記メモリモジュールに伝送され，
　所定タイミング後に，書き込みデータキューに貯蔵された書き込みデータが前記アドレスラインを通じてメモリモジュールに伝送されることを特徴とする，請求項１１に記載のメモリ制御装置。
　全体書き込み方式におけるデータの書き込み時には，
　メモリ制御装置は，書き込みデータをバイト単位に分割し，所定数のバイトで順に並べられたデータと，各バイトに応じたアドレスとを合わせて，前記アドレスキューおよび書き込みデータキューからアドレス，データの順でメモリモジュールに伝送することを特徴とする，請求項１２に記載のメモリ制御装置。
　部分書き込み方式におけるデータの書き込み時には，
　前記システムの上位モジュールから伝送された特定バイト位置のデータがアドレスキューに貯蔵され，アドレスと共に，アドレスキューからメモリモジュールに伝送されることを特徴とする，請求項１２に記載のメモリ制御装置。
　システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：
　アドレスラインと；
　データラインと；
　アドレスデータをラッチするアドレスラッチと；
　読み取り／書き込みデータをラッチするデータラッチと；
　前記アドレスラッチから受信されたアドレスと，前記データラッチから受信された書き込みデータを順に貯蔵し，前記アドレスラインを通じて，アドレス，書き込みデータの順でメモリモジュールに伝送するアドレスおよび書き込みデータキューと；
　メモリモジュールから前記データラインを通じて受信した読み取りデータを順に貯蔵し，受信した順に上位モジュールに伝送するデータキューと；
を含むことを特徴とする，メモリ制御装置。
　システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：
　アドレスラインと；
　データラインと；
　アドレスデータをラッチするアドレスラッチと；
　読み取り／書き込みデータをラッチするデータラッチと；
　前記アドレスラッチから受信されたアドレスを順に貯蔵し，アドレスを受信した順に前記データラインを通じてメモリモジュールに伝送するアドレスキューと；
　前記データラッチから受信された書き込みデータを順に貯蔵し，前記アドレスラインを通じてメモリモジュールに受信された順に伝送する書き込みデータキューと；
　メモリモジュールからデータラインを通じて受信した読み取りデータを順に貯蔵し，上位モジュールに受信した順に伝送する読み取りデータキューと；
を含むことを特徴とする，メモリ制御装置。
　システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：
　メモリモジュールと接続されたアドレスラインと；
　メモリモジュールと接続されたデータラインと；
　データが記憶されるメモリセルと；
　アドレスと書き込みデータとをアドレスラインを通じて伝送し，読み取りデータをデータラインを通じて受信するメモリ制御器と；
　メモリバッファおよび書き込みデータバッファを備え，アドレスと書き込みデータとを分離してそれぞれメモリバッファと書き込みデータバッファとに送った後，前記メモリセルに書き込みし，データラインを通じて前記メモリセルから読み取られた読み取りデータをメモリ制御器に伝送するメモリモジュールと；
を含むことを特徴とする，メモリ制御装置。
　上位モジュールをさらに備え，
　前記メモリ制御装置は，前記上位モジュールからのデータ読み取り命令に従ってメモリモジュールに記憶されたデータを読み取り上位モジュールに送信し，または，前記上位モジュールからのデータ書き込み命令に従って上位モジュールからデータを受信しメモリモジュールにデータを書き込むこと特徴とする，請求項１７に記載のメモリ制御装置。
　前記メモリ制御器は，
　前記メモリモジュールと；
　アドレスデータをラッチするアドレスラッチと；
　読み取り／書き込みデータをラッチするデータラッチと；
　前記アドレスラッチから受信されたアドレスと，データラッチから受信された書き込みデータとを順に貯蔵し，アドレスラインを通じて前記メモリモジュールに受信された順に伝送するアドレスおよび書き込みデータキューと；
　メモリモジュールからデータラインを通じて受信した読み取りデータを順に貯蔵し，上位モジュールに受信した順に伝送するデータキューと；
を含むことを特徴とする，請求項１７に記載のメモリ制御装置。
　全体書き込み方式におけるデータの書き込み時には，
　書き込みデータをバイト単位に分離し，所定数のバイトで順に並べられたデータと，各バイトに応じたアドレスとを合わせて前記アドレスおよびデータの書き込みキューに貯蔵し，各バイトに応じたアドレス，データの順でメモリモジュールに伝送することを特徴とする，請求項１９に記載のメモリ制御装置。
　部分書き込み方式におけるデータの書き込み時には，
　前記システムの上位モジュールから伝送された特定バイト位置のデータが前記アドレスおよびデータの書き込みキューに貯蔵され，アドレスと共に，メモリモジュールに伝送されることを特徴とする，請求項１９に記載のメモリ制御装置。
　前記メモリ制御器は，
　前記アドレスデータをラッチするアドレスラッチと；
　読み取り／書き込みデータをラッチするデータラッチと；
　前記アドレスラッチから受信されたアドレスを順に貯蔵し，アドレスラインを通じてメモリモジュールに受信した順に伝送するアドレスキューと；
　データラッチから受信された書き込みデータを順に貯蔵し，アドレスラインを通じてメモリモジュールに受信した順に伝送する書き込みデータキューと；
　メモリモジュールからデータラインを通じて受信した読み取りデータを順に貯蔵し，上位モジュールに受信した順に伝送する読み取りデータキューと；
を含むことを特徴とする，請求項１７に記載のメモリ制御装置。
　全体書き込み方式におけるデータの書き込み時には，
　書き込みデータをバイト単位に分離し，所定数で順に並べられたデータと，各バイトに応じたアドレスとを合わせて前記アドレスキューおよびデータの書き込みキューに貯蔵し，各バイトに応じたアドレス，データの順でメモリモジュールに伝送することを特徴とする，請求項２２に記載のメモリ制御装置。
　部分書き込み方式におけるデータの書き込み時には，
　前記システムの上位モジュールから伝送された特定バイト位置のデータが前記アドレスキューに貯蔵され，アドレスと共に，メモリモジュールに伝送されることを特徴とする，請求項２２に記載のメモリ制御装置。
　前記メモリモジュールは，
　アドレスラインを通じて受信したアドレスデータのうちカラムアドレスを貯蔵するカラムアドレスバッファ（ＣＡ）と；
　アドレスデータのうちローアドレスを貯蔵するローアドレスバッファ（ＲＡ）と；
　アドレスラインを通じて受信したデータを貯蔵する書き込みデータバッファと；
　書き込み時には，前記カラムアドレスバッファと前記ローアドレスバッファによる該当アドレス位置に，前記書き込みデータバッファに貯蔵されたデータを貯蔵させ，読み取り時には，該当アドレス位置にあるデータを流出するメモリセルと；
　読み取り時，前記メモリセルから流出されたデータを貯蔵し，データラインを通じてメモリ制御器に伝送させる読み取りデータバッファと；
を含むことを特徴とする，請求項１７に記載のメモリ制御装置。
　システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：
　メモリモジュールと；
　メモリ制御器と；
　カラムアドレス，ローアドレスおよび／または書き込みデータをメモリ制御器からメモリモジュールに伝送する第１伝送ラインと；
　読み取りデータのみをメモリモジュールからメモリ制御器に伝送する第２伝送ラインと；
を含むことを特徴とする，メモリ制御装置。
　システムの上位モジュールからのデータ読み取り／書き込み命令に従ってメモリを制御するメモリ制御装置において：
　カラムアドレス，ローアドレスおよび／または書き込みデータをメモリ制御器からメモリモジュールに伝送するアドレスラインと；
　読み取りデータのみをメモリモジュールからメモリ制御器に伝送するデータラインと；
を含むことを特徴とする，メモリ制御装置。