JPH05173932A

JPH05173932A - データ転送装置

Info

Publication number: JPH05173932A
Application number: JP3341222A
Authority: JP
Inventors: Tomohito Inoue; 智史井上; Takashi Miyamori; 高宮森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-12-24
Filing date: 1991-12-24
Publication date: 1993-07-13
Also published as: KR930014089A; US5594923A; KR960012993B1

Abstract

(57)【要約】【目的】本発明は、ＤＭＡ転送において、複数語に及
ぶ一連のデータを高速に転送することができるデータ転
送装置を提供することを目的とする。【構成】外部装置から連続して読み込んだ複数語のデ
ータを格納するレジスタファイル６と、レジスタファイ
ル６に対するバスＢＵＳからのデータの書き込み及び読
み出しを制御する制御手段７と、データ転送の転送元の
装置のタイプ、転送先の装置のタイプ、及び複数語のデ
ータ転送における転送単位を保持する動作定義保持手段
８を有して構成し、また制御手段７は、バスアクセスの
状態を保持する状態保持手段１１と、レジスタファイル
に格納されているデータのバイト数を計数する計数手段
１２とを有して構成し、ＤＭＡ転送により前記外部の装
置間の１語或いは複数語のデータ転送を一度に行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばメモリと外部Ｉ
／Ｏデバイス間、或いはメモリとメモリ間のデータ転送
を行なうデータ転送装置に関し、特に、複数語に及ぶ一
連のデータを高速に転送することが可能なデータ転送装
置に関する。

【０００２】

【従来の技術】従来のデータ転送装置の一例として、プ
ロセッサに代わってデータ転送を制御するＤＭＡコント
ローラ（Direct Memory Access Controller ）の構成図
を図１１に示す。

【０００３】同図において従来のＤＭＡコントローラ５
０は、データレジスタＤＴＲ、デスティネーションアド
レスレジスタＤＡＲ、ソースアドレスレジスタＳＡＲ、
バイトカウントレジスタＢＣＲ、動作定義レジスタＯＤ
Ｒ、減算器５３、加算器５４及び５５、並びにＤＭＡ制
御回路５２から構成されている。

【０００４】この従来のＤＭＡコントローラ５０は、メ
モリと外部Ｉ／Ｏ間、或いはメモリとメモリ間のデータ
転送を行なうことができる。ＤＭＡコントローラ５０に
よる転送には、転送データを一旦ＤＭＡコントローラ５
０内部のデータレジスタＤＴＲに格納して行なう方法が
ある。

【０００５】この方法では、先ず、ＤＭＡコントローラ
５０は転送元のデバイスのアドレスをアドレスバスＡＢ
ＵＳに出力し、転送データはデータバスＤＢＵＳを介し
て一旦ＤＭＡコントローラ５０内部のデータレジスタＤ
ＴＲに格納するリードバスサイクルを行なう。次に、Ｄ
ＭＡコントローラ５０は転送先のデバイスのアドレスを
アドレスバスＡＢＵＳに出力し、データレジスタＤＴＲ
に格納しておいた転送データをデータバスＤＢＵＳ上に
出力してデータ転送をするライトバスサイクルを行な
う。

【０００６】従来のデータ転送装置によるデータ転送で
は、ＤＭＡコントローラ５０内部のデータレジスタＤＴ
Ｒは１語分しかない為、メモリへのアクセスは最大で１
語単位である。

【０００７】データレジスタＤＴＲはＤＭＡ制御回路５
２より出力されるリード信号ＲＤ＃、ライト信号ＷＲ
＃、及びタイミング信号ＬＴＣ＃により制御される。リ
ード信号ＲＤ＃は内部レジスタに転送データを読み込む
時にアクティブになり、ライト信号ＷＲ＃は内部レジス
タから転送データを出力するときにアクティブになる。
またタイミング信号ＬＴＣ＃は転送データをデータレジ
スタＤＴＲに格納するタイミングを取る。尚、信号の表
記法として、信号名に続いて＃の付される信号は負論理
信号（”Ｌ”レベルの時、真、即ちアクティブである）
を示すものとする。

【０００８】図１２に、バスステートの状態遷移のよう
すを示す。ここでＴｉステートはＤＭＡコントローラ５
０がバスマスタではないアイドル状態にあることを、Ｔ
ａステートはＤＭＡ転送のバスサイクルの開始サイクル
であることを、ＴｄステートはＤＭＡ転送のデータ転送
サイクルであることをそれぞれ示す。１つのバスサイク
ルは１つのＴａステートと１つ以上のＴｄステートより
成る。

【０００９】メモリから外部Ｉ／Ｏデバイスへ１語（３
２ビット）単位で４語転送するときの動作を、図１３に
示すタイミングチャートを用いて説明する。

【００１０】ＤＭＡコントローラ５０内部または外部Ｉ
／Ｏデバイスで転送要求が発生すると、ＤＭＡコントロ
ーラ５０はプロセッサからバス権を獲得して、Ｔｉステ
ートからＴａステートへ移り、メモリリードサイクルに
なる。Ｔａステートが開始されると、アドレスバスＡＢ
ＵＳ（信号Ａ００〜Ａ２９及び信号ＢＣ０＃〜ＢＣ３
＃）に転送元アドレスの値（ソースアドレスレジスタＳ
ＡＲの値）を出力し、リードライト信号Ｒ／Ｗ＃を”
Ｈ”レベル、バススタート信号ＢＳ＃を”Ｌ”レベルに
する。またＴａステートの立ち下がりでアドレスストロ
ーブ信号ＡＳ＃を”Ｌ”レベルにする。

【００１１】続くＴｄステートでは、クロック信号ＣＬ
Ｋの最初の立ち上がりでバススタート信号ＢＳ＃を”
Ｈ”レベルに、データストローブ信号ＤＳ＃を”Ｌ”レ
ベルにする。またＴｄステートのクロック信号ＣＬＫの
立ち下がりでデータ転送終了信号ＤＣ＃のサンプリング
を行なう。この時、ＤＭＡ制御回路５２は、リード信号
ＲＤ＃を”Ｌ”レベルに、ライト信号ＷＲ＃を”Ｈ”レ
ベルにし、データバスＤＢＵＳ（信号Ｄ００〜Ｄ３１）
上の転送データをデータレジスタＤＴＲに格納する。

【００１２】サンプリングされたデータ転送終了信号Ｄ
Ｃ＃が”Ｌ”レベルであれば、アドレスストローブ信号
ＡＳ＃及びデータストローブ信号ＤＳ＃を”Ｈ”レベル
にし、ソースアドレスレジスタＳＡＲの値を加算器５４
によって転送データのバイト数分（ここでは４バイト）
増加させ、このサイクルでメモリリードサイクルを終了
する。また、データ転送終了信号ＤＣ＃が”Ｈ”レベル
であれば、このサイクルはウェイトサイクルとなりＴｄ
ステートを継続する。

【００１３】メモリリードサイクルが終了すると、次に
Ｉ／Ｏライトサイクルに移る。Ｔａステートが開始され
ると、アドレスバスＡＢＵＳ上に転送先アドレスの値
（デスティネーションアドレスレジスタＤＡＲの値）を
出力し、リードライト信号Ｒ／Ｗ＃を”Ｌ”レベルに、
ＤＭＡ転送応答信号ＤＡＣＫ＃を”Ｌ”レベルにする。
Ｔａステートのクロック信号ＣＬＫの立ち下がりでアド
レスストローブ信号ＡＳ＃を”Ｌ”レベルにする。

【００１４】続くＴｄステートのクロック信号ＣＬＫの
最初の立ち上がりでバススタート信号ＢＳ＃を”Ｈ”レ
ベルに、データストローブ信号ＤＳ＃を”Ｌ”レベルに
する。また、ＤＭＡ制御回路５２は、リード信号ＲＤ＃
を”Ｈ”レベルに、ライト信号ＷＲ＃を”Ｌ”レベルに
して、データレジスタＤＴＲに格納されていた転送デー
タをデータバスＤＢＵＳ上に出力する。

【００１５】Ｔｄステートのクロック信号ＣＬＫの立ち
下がりでデータ転送終了信号ＤＣ＃のサンプリングを行
なう。サンプリングされたデータ転送終了信号ＤＣ＃
が”Ｌ”レベルであれば、アドレスストローブ信号ＡＳ
＃及びデータストローブ信号ＤＳ＃を”Ｈ”レベルに
し、バイトカウントレジスタＢＣＲの値を減算器５３に
よって転送データのバイト数分（ここでは４バイト）減
少させ、このサイクルでＩ／Ｏライトサイクルを終了す
る。また、データ転送終了信号ＤＣ＃が”Ｈ”レベルで
あれば、このサイクルはウェイトサイクルとなりＴｄス
テートを継続する。また、Ｉ／Ｏライトサイクルが終了
した後に次の転送要求が発生していれば、Ｔａステート
に移り、上述した転送を繰り返し、転送要求が発生して
いなければバス権を解放してＴｉステートに移る。

【００１６】以上のように従来のＤＭＡコントローラ５
０によるＤＭＡ転送では、１語分の転送を行なうのに、
リードバスサイクルで少なくともＴａステート及びＴｄ
ステートの２クロック、ライトサイクルでも少なくとも
Ｔａステート及びＴｄステートの２クロックと、最低で
も必ず４クロックを必要とし、ｎ語分転送する際には、
４×ｎクロックを要する。

【００１７】

【発明が解決しようとする課題】以上のように、従来の
データ転送装置では、データ転送装置内部のデータレジ
スタが１語分しかない為に、メモリへのアクセスは最大
で１語単位でしか行なえないという問題があり、このこ
とはＤＭＡ転送の速度を制約する１つの要因となってい
る。

【００１８】例えばメモリの１種であるダイナミックＲ
ＡＭでは、通常のアクセス方法以外に、ページモード等
の高速アクセスモードによってアクセス可能となってい
る。高速アクセスモードでは、１つのアドレスを与える
と、そのアドレスからの一連の幾つかのデータの読み出
し或いは書き込みが可能であり、２つ目以降のデータア
クセスを高速に行なうことが可能となっている。

【００１９】従来のデータ転送装置では、このような複
数語に及ぶ一連のデータを一度に扱うことができず、上
記のようなメモリの高速アクセスモードを利用すること
ができないという欠点があった。

【００２０】本発明は、上記問題点を解決するもので、
その目的は、ＤＭＡ転送において、複数語に及ぶ一連の
データを高速に転送することができるデータ転送装置を
提供することにある。

【００２１】

【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴のデータ処理装置は、図１に示
す如く、当該データ転送装置１とバスＢＵＳを介して接
続される外部の装置から連続して読み込んだ複数語のデ
ータを格納するレジスタファイル６を具備し、ＤＭＡ転
送により前記外部の装置間の１語或いは複数語のデータ
転送を一度に行なう。

【００２２】本発明の第２の特徴のデータ処理装置は、
当該データ転送装置１とバスＢＵＳを介して接続される
外部の装置から連続して読み込んだ複数語のデータを格
納するレジスタファイル６と、前記レジスタファイル６
に対するバスＢＵＳからのデータの書き込み及び読み出
しを制御する制御手段７とを具備し、ＤＭＡ転送により
前記外部の装置間の１語或いは複数語のデータ転送を一
度に行なう。

【００２３】本発明の第３の特徴は、請求項２に記載の
データ転送装置において、前記データ転送装置１は、デ
ータ転送の転送元の装置のタイプ、転送先の装置のタイ
プ、及び複数語のデータ転送における転送単位を保持す
る動作定義保持手段８を具備し、前記制御手段７は、当
該データ転送装置が行なうバスアクセスの状態を保持す
る状態保持手段１１と、前記レジスタファイル６に格納
されているデータのバイト数を計数する計数手段１２と
を具備することである。

【００２４】本発明の第４の特徴は、請求項２または３
に記載のデータ転送装置において、前記状態保持手段１
１が保持するバスアクセスの状態として、当該データ転
送装置がアクセスする前記外部装置のアドレス出力を行
なう第１の状態Ｔａと、１語分のデータ転送を行なう第
２の状態Ｔｄを備え、前記制御手段７は、１回の第１の
状態Ｔａに続いてその語数回の第２の状態Ｔｄに遷移し
ていくことにより、複数語のデータ転送を行なうことで
ある。

【００２５】本発明の第５の特徴は、請求項２、３、ま
たは４に記載のデータ転送装置において、前記制御手段
７は、前記動作定義保持手段８、状態保持手段１１、及
び計数手段１２が保持する情報に基づき次に遷移すべき
状態を判断することである。

【００２６】

【作用】本発明の第１及び第２の特徴のデータ転送装置
では、図１に示すように、外部の装置間、例えばメモリ
３とメモリ４との間で複数語のデータ転送を一度に行な
う場合、一方のメモリにアクセスして、連続して複数語
をレジスタファイル６に取り込み、次に他方のメモリに
アクセスして、レジスタファイル６に格納されている複
数語のデータを連続してメモリに転送する。

【００２７】これにより、複数語のデータを連続して一
度に転送することができ、例えばページモード等の高速
アクセスモードによるアクセスが可能なメモリに対し
て、その高速モードを利用したデータ転送を行なうこと
ができ、高速なデータ転送が可能となる。

【００２８】また、本発明の第３、第４、及び第５の特
徴のデータ転送装置では、図１に示すように、外部の装
置間、例えばメモリ３とメモリ４との間で複数語のデー
タ転送を一度に行なう場合、プロセッサ２からデータ転
送の要求がなされると共に、動作定義保持手段８にデー
タ転送の転送元の装置のタイプ、転送先の装置のタイ
プ、及び複数語のデータ転送における転送単位が指定さ
れる。データ転送装置１は、先ず、状態保持手段１１を
第１の状態Ｔａに設定して、転送元のメモリに対してア
ドレス出力を行なってアクセスする。次に、状態保持手
段１１が第２の状態Ｔｄに遷移して、１語分のデータを
レジスタファイル６に取り込む。この時、計数手段は１
語のデータのバイト数だけカウントアップする。この第
２の状態における動作を複数語分連続して行なう。レジ
スタファイル６への転送データの取り込みが終わると、
次にデータ転送装置１は、状態保持手段１１を第１の状
態Ｔａに設定して、転送先のメモリに対してアドレス出
力を行なってアクセスする。次に、状態保持手段１１が
第２の状態Ｔｄに遷移して、１語分のデータをレジスタ
ファイル６からバスＢＵＳに出力して、転送先のメモリ
に書き込む。この時、計数手段は１語のデータのバイト
数だけカウントダウンする。この第２の状態における動
作を計数手段の内容が”０”になるまで連続して行な
う。尚、レジスタファイル６の転送データの取り込み及
び取り出しは、計数手段１２の値により制御されてお
り、また、データ転送装置の状態の遷移は、動作定義保
持手段８、状態保持手段１１、及び計数手段１２が保持
する情報に基づき、制御手段７が次に遷移すべき状態を
判断して遷移している。

【００２９】これにより、複数語のデータを連続して一
度に転送することができ、高速なデータ転送が可能とな
る。また、動作定義保持手段８、状態保持手段１１、及
び計数手段１２が保持する情報に基づき次に遷移すべき
状態を判断することとしており、複雑な状態遷移の制御
を簡単に行なうことが可能である。更に、高速転送する
際の転送単位の語数をプログラマブルに設定でき、任意
の転送単位で複数語のデータ転送が可能となる。

【００３０】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００３１】図２に本発明の一実施例に係るＤＭＡコン
トローラの構成図を示す。図２において、図１１（従来
例）と重複する部分には同一の符号を附す。

【００３２】同図において、本実施例のＤＭＡコントロ
ーラ２０は、ＤＭＡ制御回路２２、減算器２３、加算器
２４及び２５、並びに内部レジスタ群から構成されてい
る。本実施例では、１チャネルのＤＭＡ転送を制御する
場合を想定しており、内部レジスタ群は、動作定義レジ
スタＯＤＲ、バイトカウントレジスタＢＣＲ、ソースア
ドレスレジスタＳＡＲ、デスティネーションアドレスレ
ジスタＤＡＲ、及びデータレジスタＤＴＲ０〜ＤＴＲ３
を備えている。

【００３３】また、ＤＭＡコントローラ２０は、以下の
外部信号とのインタフェースを有している。

【００３４】ＤＭＡ転送要求信号ＤＲＥＱ＃は、外部Ｉ
／Ｏデバイスからの転送要求のための信号であり、外部
Ｉ／Ｏデバイスは、ＤＭＡ転送をＤＭＡコントローラ２
０に要求する時にこの信号をアクティブにする。また、
ＤＭＡ転送応答信号ＤＡＣＫ＃は、外部Ｉ／Ｏデバイス
からの転送要求に応答してＤＭＡ転送が行なわれている
ことを示す信号である。

【００３５】バス権要求信号ＢＲＥＱ＃は、プロセッサ
へバス権を要求するため信号である。また、バス権応答
信号ＢＡＣＫ＃は、バス権要求信号ＢＲＥＱ＃によるバ
ス権要求に対する応答である。この信号がアクティブに
なるとＤＭＡコントローラ２０はバスマスタとなり、Ｄ
ＭＡ転送サイクルを実行する。

【００３６】アドレスバス信号Ａ００〜Ａ２９は、ＤＭ
Ａ転送でアクセスするアドレスの上位３０ビットを示
す。バイトコントロール信号ＢＣ０＃〜ＢＣ３＃は、デ
ータバス信号Ｄ００〜Ｄ３１の内、有効なバイトを示す
信号である。本実施例では、データバス信号Ｄ００〜Ｄ
３１の幅は３２ビットであるので、バイトコントロール
信号はＢＣ０＃からＢＣ３＃の４本が用意されている。
つまり、ＢＣ０＃はＤ００〜Ｄ０７、ＢＣ１＃はＤ０８
〜Ｄ１５、ＢＣ２＃はＤ１６〜Ｄ２３、ＢＣ３＃はＤ２
４〜Ｄ３１が有効であることをそれぞれ示している。
尚、アドレスバス信号Ａ００〜Ａ２９とバイトコントロ
ール信号ＢＣ０＃〜ＢＣ３＃はアドレスバスＡＢＵＳを
構成する信号である。また、アドレスストローブ信号Ａ
Ｓ＃は、ＤＭＡコントローラ２０がバスマスタの時、出
力するアドレス情報が有効であることを示す。

【００３７】データバス信号Ｄ００〜Ｄ３１は、メモリ
や外部Ｉ／Ｏデバイスとデータのやり取りをするための
信号である。この信号はデータバスＤＢＵＳを構成す
る。データストローブ信号ＤＳ＃は、データが有効であ
ることを示す信号である。

【００３８】バススタート信号ＢＳ＃は、バスサイクル
の開始を示す信号であり、バスサイクルの最初のクロッ
クの間だけアクティブになる。リードライト信号Ｒ／Ｗ
＃は、バスサイクルがリードバスサイクルであるかライ
トバスサイクルであるかを示す信号である。また、デー
タ転送終了信号ＤＣ＃は、バスサイクルの終了を示す信
号であり、バスサイクルでアクセスされたメモリや外部
Ｉ／Ｏデバイス等の外部回路によりアクティブにされる
とＤＭＡコントローラ２０はバスサイクルを終了する。

【００３９】チップセレクト信号ＣＳ＃は、プロセッサ
からＤＭＡコントローラ２０の内部レジスタ群をアクセ
スする時に、外部よりアクティブにされる信号である。
また、高速アクセス要求信号ＢＳＴＲＥＱ＃は、メモリ
に高速アクセスモードで動作することを要求する信号で
ある。

【００４０】次に、ＤＭＡコントローラ２０の内部レジ
スタ群について説明する。内部レジスタ群の構成を図３
（１）に示す。

【００４１】動作定義レジスタＯＤＲはＤＭＡ転送の動
作を規定する。ＥＸビットはチャネルが動作中であるこ
とを示し、”１”の時は動作中であることを、”０”の
時はＤＭＡ転送を行なわないことを示す。ＳＴＰフィー
ルドはソースデバイスのタイプを示す。”００”及び”
０１”の時はメモリに対するもので、”００”の時には
高速転送モードを、”０１”の時には通常の（高速転送
モードでない）転送モードであることをそれぞれ示す。
また”１０”の時は外部Ｉ／Ｏデバイスに対するもので
あるが、外部Ｉ／Ｏデバイスでは高速転送モードでは動
作せず、通常転送モードのみである。ＤＴＰフィールド
はデスティネーションデバイスのタイプを示す。”０
０”及び”０１”の時はメモリに対するもので、”０
０”の時には高速転送モードを、”０１”の時には通常
の（高速転送でない）転送モードであることをそれぞれ
示す。また”１０”の時は外部Ｉ／Ｏデバイスに対する
ものであるが、外部Ｉ／Ｏデバイスでは高速転送モード
では動作せず、通常転送モードのみである。ＤＰＳフィ
ールドは外部Ｉ／Ｏデバイスのポートサイズを示し、”
００”の時には１バイト、”０１”の時には２バイ
ト、”１０”の時には４バイト（１語）である。ＴＢＳ
フィールドは高速転送モードでの転送単位を示し、”０
０”の時には１語ずつ、”０１”の時には２語ずつ、”
１０”の時には４語ずつ転送を行なう。尚、ＳＴＰフィ
ールド及びＤＴＰフィールドで共に通常転送モードが選
択されている時には、ＴＢＳフィールドの値は”００”
でなければならない。

【００４２】バイトカウントレジスタＢＣＲはＤＭＡ転
送するバイト数を示す。ＤＭＡ転送を行なう度に転送し
たバイト数だけ減少し、”０”になるとＤＭＡ転送を終
了する。バイトカウントレジスタＢＣＲの値は転送単位
のバイト数の整数倍でなくてはならない。

【００４３】ソースアドレスレジスタＳＡＲは、ＤＭＡ
転送でアクセスするソースデバイスのアドレスを格納す
る。ソースアドレスレジスタＳＡＲの値は、ソースデバ
イスのタイプがメモリの時には、ＤＭＡ転送が行なわれ
る度に転送したバイト数分だけ増加し、ソースデバイス
のタイプが外部Ｉ／Ｏデバイスの時には変化しない。ま
たソースアドレスレジスタＳＡＲの値は、アライメント
がとれていなくてはならない。即ち、ソースデバイスの
タイプが外部Ｉ／Ｏデバイスの時には、ソースアドレス
レジスタＳＡＲの下位２ビットの値は、動作定義レジス
タＯＤＲのＤＰＳフィールドが”００”の時には任意
で、”０１”の時には”００”または”１０”で、”１
０”の時には”００”でなくてはならない。またソース
デバイスのタイプがメモリの時には、１語単位でアライ
メントがとれていなければならない。従って、ソースア
ドレスレジスタＳＡＲの下位２ビットは”００”でなけ
ればならない。

【００４４】デスティネーションアドレスレジスタＤＡ
Ｒは、ＤＭＡ転送でアクセスするデスティネーションデ
バイスのアドレスを格納する。デスティネーションアド
レスレジスタＤＡＲの値は、デスティネーションデバイ
スのタイプがメモリの時には、ＤＭＡ転送が行なわれる
度に転送したバイト数分だけ増加し、デスティネーショ
ンデバイスのタイプが外部Ｉ／Ｏデバイスの時には変化
しない。またデスティネーションアドレスレジスタＤＡ
Ｒの値は、アライメントがとれていなくてはならない。
即ち、デスティネーションデバイスのタイプが外部Ｉ／
Ｏデバイスの時には、デスティネーションアドレスレジ
スタＤＡＲの下位２ビットの値は、動作定義レジスタＯ
ＤＲのＤＰＳフィールドが”００”の時には任意で、”
０１”の時には”００”または”１０”で、”１０”の
時には”００”でなくてはならない。またデスティネー
ションデバイスのタイプがメモリの時には、１語単位で
アライメントがとれていなければならない。従って、デ
スティネーションアドレスレジスタＤＡＲの下位２ビッ
トは”００”でなければならない。

【００４５】データレジスタＤＴＲ０〜ＤＴＲ３は転送
データを格納しておく為のレジスタである。本実施例で
は、４語分のデータレジスタが用意されている。データ
レジスタＤＴＲ０〜ＤＴＲ３は、ＤＭＡ制御回路２２に
より出力されるリード信号ＲＤ＃、ライト信号ＷＲ＃、
タイミング信号ＬＴＣ＃、データレジスタ選択信号ＤＲ
Ｓ０＃及びＤＲＳ１＃、並びにデータレジスタバイトコ
ントロール信号ＤＲＢＣ０＃〜ＤＲＢＣ３＃の信号によ
って制御される。リード信号ＲＤ＃は転送データを内部
レジスタへ読み込む時にアクティブになる。ライト信号
ＷＲ＃は転送データを出力するときにアクティブにな
る。タイミング信号ＬＴＣ＃は転送データをデータレジ
スタＤＴＲ０〜ＤＴＲ３に取り込むタイミングを取る。
また、データレジスタ選択信号ＤＲＳ０＃及びＤＲＳ１
＃は４本のデータレジスタＤＴＲ０〜ＤＴＲ３の内の１
本を選択する為に用いられる。データレジスタ選択信号
ＤＲＳ０＃及びＤＲＳ１＃の状態と選択されるデータレ
ジスタの関係を図４に示す。データレジスタＤＴＲ０〜
ＤＴＲ３はバイトアクセスが可能で、データレジスタバ
イトコントロール信号ＤＲＢＣ０＃〜ＤＲＢＣ３＃が１
本のデータレジスタ４バイト中の有効なバイトを示す。
即ち、ＤＲＢＣ０＃は０〜７ビット、ＤＲＢＣ１＃は８
〜１５ビット、ＤＲＢＣ２＃は１６〜２３ビット、ＤＲ
ＢＣ３＃は２４〜３１ビットがそれぞれ有効であること
を示す。

【００４６】次に、ＤＭＡ制御回路２２はＤＭＡ転送の
制御を行なう。ＤＭＡ制御回路２２は、データバス信号
Ｄ００〜Ｄ３１を除く全ての外部信号により、外部のプ
ロセッサ、Ｉ／Ｏデバイス、及びメモリと接続されてい
る。

【００４７】ＤＭＡ制御回路２２により、プロセッサと
のバス権要求信号ＢＲＥＱ＃及びバス権応答信号ＢＡＣ
Ｋ＃によるバス権のやりとり、並びに、外部Ｉ／Ｏデバ
イスからＤＭＡ転送要求信号ＤＲＥＱ＃により要求され
たＤＭＡ転送のバスサイクルの実行を制御する。

【００４８】ＤＭＡ制御回路２２はＤＭＡコントローラ
２０内部動作の制御の為、各内部レジスタと接続されて
いる。また、ＤＭＡ転送によるバイトカウントレジスタ
ＢＣＲ、ソースアドレスレジスタＳＡＲ、及びデスティ
ネーションアドレスレジスタＤＡＲの値の更新の為、減
算器２３、加算器２４及び２５と接続されている。

【００４９】また、前述のようにデータレジスタＤＴＲ
０〜ＤＴＲ３の制御も行なう。ＤＭＡ制御回路２２は、
内部にデータレジスタＤＴＲ０〜ＤＴＲ３に格納されて
いる転送データのバイト数を示す４ビットの転送データ
バイトカウントレジスタＴＢＣを備えている（図３
（２）参照）。転送データバイトカウントレジスタＴＢ
Ｃは、転送開始時には”００００”である。ＤＭＡ転送
が開始されると内部レジスタに取り込んだバイト数分そ
の値を増加させる。但し、動作定義レジスタＯＤＲのＴ
ＢＳフィールドが”００”の時（１語ずつ転送する場
合）には、レジスタＴＢＣの上位２ビットは”００”に
固定され、ＴＢＳフィールドが”０１”の時（２語ずつ
転送する場合）には、レジスタＴＢＣの上位１ビット
は”０”に固定される。

【００５０】この時、データ転送バイトカウントレジス
タＴＢＣの第０ビットが信号ＤＲＳ１＃に、第１ビット
が信号ＤＲＳ０＃にそれぞれ対応し、下位２ビットと動
作定義レジスタＯＤＲのＤＰＳフィールドの値に従っ
て、データレジスタバイトコントロール信号ＤＲＢＣ０
＃〜ＤＲＢＣ３＃を出力する。この時の関係を図５に示
す。

【００５１】データレジスタＤＴＲ０〜ＤＴＲ３にデー
タを読み込む余地がない時、即ち動作定義レジスタＯＤ
ＲのＴＢＳフィールドで示されたデータレジスタ全てに
データを格納した時、或いは、データレジスタＤＴＲ０
〜ＤＴＲ３から出力するデータがない時、即ち格納して
あったデータを全て出力してしまった時には、レジスタ
ＴＢＣは”００００”になる。

【００５２】また、ＤＭＡ制御回路２２は、バスの状態
を示す３ビットのレジスタＳＲを持っている（図３
（２）参照）。ＳＴフィールドは後述するバスステート
を示し、”００”の時Ｔｉステート、”１０”の時Ｔａ
ステート、”１１”の時Ｔｄステートである。ＲＷビッ
トはバスサイクルがリードであるかライトであるかを示
し、”０”の時リード、”１”の時ライトである。バス
状態レジスタＳＲはＤＭＡ制御回路２２の状態に従って
変化する。

【００５３】ＤＭＡ制御回路２２は、上述のようにＴｉ
ステート、Ｔａステート、及びＴｄステートの３つの状
態を持ち、図６に示すような状態遷移を行なう。

【００５４】ＴｉステートはＤＭＡコントローラ２０が
バスマスタではないアイドル状態である。

【００５５】ＴａステートはＤＭＡ転送のバスサイクル
の開始サイクルで、Ｔａステートに入るとバスサイクル
の始まりを示すバススタート信号ＢＳ＃を”Ｌ”レベル
にし、リードバスサイクルの時にはソースアドレスレジ
スタＳＡＲの値を、ライトバスサイクルの問にはデステ
ィネーションアドレスレジスタＤＡＲの値を、それぞれ
アドレスバスＡＢＵＳに出力する。この時、リードの時
にはリードライト信号Ｒ／Ｗ＃を”Ｈ”レベルに、ライ
トの時にはリードライト信号Ｒ／Ｗ＃を”Ｌ”レベルに
する。また、高速転送モードで動作する場合には、高速
アクセス要求信号ＢＳＴＲＥＱ＃を”Ｌ”レベルにす
る。クロック信号ＣＬＫの立ち下がりでは、アドレスス
トローブ信号ＡＳ＃を”Ｌ”レベルにする。Ｔａステー
トを１クロックを行なった後Ｔｄステートに移る。

【００５６】Ｔｄステートはデータ転送サイクルであ
る。Ｔｄステートが開始されると、バススタート信号Ｂ
Ｓ＃は”Ｈ”レベルに、データストローブ信号ＤＳ＃
は”Ｌ”レベルになる。リードバスサイクルでは、クロ
ック信号ＣＬＫの立ち下がりでデータ転送終了信号ＤＣ
＃が”Ｌ”レベルになっていれば、データバス信号Ｄ０
０〜Ｄ３１上の転送データを内部のデータレジスタＤＴ
Ｒ０〜ＤＴＲ３に取り込み、データストローブ信号ＤＳ
＃を”Ｈ”レベルにして次の状態に移る。

【００５７】また、ライトサイクルでは、Ｔｄステート
開始のクロック信号ＣＬＫの立ち上がりで、内部のデー
タレジスタＤＴＲ０〜ＤＴＲ３に格納してあった転送デ
ータをデータバス信号Ｄ００〜Ｄ３１に出力する。クロ
ック信号ＣＬＫの立ち下がりでデータ転送終了信号ＤＣ
＃が”Ｌ”レベルになっていれば、データストローブ信
号ＤＳ＃を”Ｈ”レベルにして次の状態に移る。何れの
場合にも、データ転送終了信号ＤＣ＃が”Ｌ”レベルに
なるまでＴｄステートを繰り返す。

【００５８】Ｔｉステートでは、ＤＭＡ制御回路２２の
バス状態レジスタＳＲのＳＴフィールドは”００”であ
る。また、リード信号ＲＤ＃及びライト信号ＷＲ＃は共
に”Ｈ”レベルである。バス状態レジスタＳＲのＲＷビ
ットは、次に実行するバスサイクルがリードの時”
０”、ライトの時”１”となっている。ＤＭＡコントロ
ーラ２０は、メモリ間の転送が起動された時、またはメ
モリと外部Ｉ／Ｏデバイス間の転送で外部Ｉ／Ｏデバイ
スから転送要求が発生すると、プロセッサからバス権を
獲得してバスマスタとなり、Ｔａステートに移る。この
時、バス状態レジスタＳＲのＳＴフィールドは”１０”
になる。

【００５９】Ｔａステートが１クロック間行なわれる
と、Ｔｄステートに移る。この時、バス状態レジスタＳ
ＲのＳＴフィールドは”１１”になる。

【００６０】Ｔｄステートではデータ転送が行なわれ
る。クロック信号ＣＬＫの立ち下がりでデータ転送終了
信号ＤＣ＃が”Ｈ”レベルの期間、同じデータ転送のＴ
ｄステートを継続する。バス状態レジスタＳＲのＲＷビ
ットが”０”の時にはリードバスサイクルを実行する。
リード信号ＲＤ＃を”Ｌ”レベル、ライト信号ＷＲ＃
を”Ｈ”にし、データ転送バイトカウントレジスタＴＢ
Ｃの各ビットに従って、データレジスタ選択信号ＤＲＳ
０＃及びＤＲＳ１＃、並びにデータレジスタバイトコン
トロール信号ＤＲＢＣ０＃〜ＤＲＢＣ３＃を出力し、そ
れによって指定されたデータレジスタ内の領域に転送デ
ータを格納する。

【００６１】データを格納するタイミングはタイミング
信号ＬＴＣ＃でとる。タイミング信号ＬＴＣ＃はデータ
転送終了信号ＤＣ＃と同じタイミングで変化する。Ｔｄ
ステートの開始からタイミング信号ＬＴＣ＃は”Ｌ”に
なり、Ｔｄステートのクロック信号ＣＬＫの立ち下がり
でデータバス信号Ｄ００〜Ｄ３１上の転送データはデー
タレジスタに取り込まれる。

【００６２】バス状態レジスタＳＲのＲＷビットが”
１”の時にはリード信号ＲＤ＃を”Ｈ”レベル、ライト
信号ＷＲ＃を”Ｌ”レベルにして、転送データをデータ
バスＤＢＵＳに出力する。その際、データ転送バイトカ
ウントレジスタＴＢＣの各ビットに従って、データレジ
スタ選択信号ＤＲＳ０＃及びＤＲＳ１＃、並びにデータ
レジスタバイトコントロール信号ＤＲＢＣ０＃〜ＤＲＢ
Ｃ３＃を出力し、それによって指定されたデータレジス
タ内の領域から転送データをデータバス信号Ｄ００〜Ｄ
３１上に出力する。

【００６３】データ転送バイトカウントレジスタＴＢＣ
及びバス状態レジスタＳＲの値は、状態が遷移する時
（クロック信号ＣＬＫの立ち上がり）に変化する。レジ
スタＴＢＣは転送したバイト数、即ち外部Ｉ／Ｏデバイ
スであれば動作定義レジスタＯＤＲのＤＰＳフィールド
で示される値、メモリであれば１語（４バイト）分増加
させる。バス状態レジスタＳＲの変化については後述す
る。変化後のデータ転送バイトカウントレジスタＴＢＣ
が”００００”で、変化前のバス状態レジスタＳＲのＲ
Ｗビットが”１”の時には、格納してあった転送データ
を全て出力したことを意味するので、減算器２３を用い
てバイトカウントレジスタの値を、動作定義レジスタＯ
ＤＲのＳＴＰフィールド及びＤＴＰフィールドで共に通
常転送モードが選択されている時は４減算し、そうでな
い時には動作定義レジスタＯＤＲのＴＢＳフィールドで
決まる語数の４倍（即ち、バイト数）減算する。またデ
バイスがメモリである時には、ソースアドレスレジスタ
ＳＡＲ及びデスティネーションアドレスレジスタＤＡＲ
の値を加算器２４及び２５を用いて、動作定義レジスタ
ＯＤＲのＴＢＳフィールドで決まる語数の４倍（即ち、
バイト数）増加させる。デバイスが外部Ｉ／Ｏデバイス
の場合には増加させない。

【００６４】データ転送終了信号ＤＣ＃がクロック信号
ＣＬＫの立ち下がり時点で”Ｌ”レベルの場合には、次
のクロックの立ち上がりから次の状態に遷移する。この
時、ＴｄステートからＴｄステート、Ｔｄステートから
Ｔａステート、及びＴｄステートからＴｉステートの状
態遷移が考えられるが、それぞれの状態遷移の条件を以
下にまとめる。

【００６５】（１）ＴｄステートからＴｄステート（高速転送モード）且つ（更新後のデータ転送バイトカ
ウントレジスタＴＢＣ≠”００００”）の時には、高速
転送の途中であるので、次の１語の転送を行なうＴｄス
テートになる。

【００６６】（２）ＴｄステートからＴａステート (2-1) （通常転送モード）且つ（更新後のデータ転送バ
イトカウントレジスタＴＢＣ≠”００００”）且つ
｛（次のアクセスはメモリ）或いは（次のアクセスは外
部Ｉ／Ｏデバイス且つＤＭＡ転送要求信号ＤＲＥＱ＃
＝”Ｌ”レベル）｝の時にはＴａステートに移る。その
際、バス状態レジスタＳＲのＳＴフィールドを”１０”
にし、ＲＷビットは変化させない。

【００６７】(2-2) （更新後のデータ転送バイトカウン
トレジスタＴＢＣ＝”００００”）且つ｛（次のアクセ
スはメモリ）或いは（次のアクセスは外部Ｉ／Ｏデバイ
ス且つＤＭＡ転送要求信号ＤＲＥＱ＃＝”Ｌ”レベ
ル）｝且つ（更新後のバイトカウントレジスタＢＣＲ
≠”０”）の時にはＴａステートに移る。その際、バス
状態レジスタＳＲのＳＴフィールドを”１０”にし、Ｒ
Ｗビットは反転させる。

【００６８】（３）ＴｄステートからＴｉステート (3-1) バイトカウントレジスタＢＣＲを更新して”０”
になった時にはＴｉステートに移る。その際、バス状態
レジスタＳＲのＳＴフィールドを”００”にし、ＲＷビ
ットは反転させる。

【００６９】(3-2) （通常転送モード）且つ（更新後の
データ転送バイトカウントレジスタＴＢＣ≠”０００
０”）且つ（次のアクセスは外部Ｉ／Ｏデバイス且つＤ
ＭＡ転送要求信号ＤＲＥＱ＃＝”Ｈ”レベル）｝の時に
はＴｉステートに移る。その際、バス状態レジスタＳＲ
のＳＴフィールドを”００”にし、ＲＷビットは変化さ
せない。

【００７０】(3-3) （更新後のデータ転送バイトカウン
トレジスタＴＢＣ＝”００００”）且つ（次のアクセス
は外部Ｉ／Ｏデバイス且つＤＭＡ転送要求信号ＤＲＥＱ
＃＝”Ｈ”レベル）｝且つ（更新後のバイトカウントレ
ジスタＢＣＲ≠”０”）の時にはＴｉステートに移る。
その際、バス状態レジスタＳＲのＳＴフィールドを”０
０”にし、ＲＷビットは反転させる。

【００７１】尚、次のアクセスがメモリであるか外部Ｉ
／Ｏデバイスであるかは、更新後のデータ転送バイトカ
ウントレジスタＴＢＣ、更新前のバス状態レジスタＳＲ
のＲＷビット、並びに動作定義レジスタＯＤＲのＳＴＰ
フィールド或いはＤＴＰフィールドからわかる。更新後
のデータ転送バイトカウントレジスタＴＢＣが”０００
０”の場合、更新前のバス状態レジスタＳＲのＲＷビッ
トが”０”の時は動作定義レジスタＯＤＲのＤＴＰフィ
ールドで示されたデバイス、ＲＷビットが”１”の時に
は動作定義レジスタＯＤＲのＤＴＰフィールドで示され
たデバイスが次にアクセスされる。また、更新後のデー
タ転送バイトカウントレジスタＴＢＣが”００００”で
ない場合には、更新前のバス状態レジスタＳＲのＲＷビ
ットが”０”の時には動作定義レジスタＯＤＲのＳＴＰ
フィールドで示されたデバイス、ＲＷビットが”１”の
時には動作定義レジスタＯＤＲのＤＴＰフィールドで示
されたデバイスが次にアクセスされる。これらの関係を
図７にまとめる。

【００７２】また、更新後のデータ転送バイトカウント
レジスタＴＢＣが”００００”であるとは、更新前の値
に転送バイト数（外部Ｉ／Ｏデバイスの場合には動作定
義レジスタＯＤＲのＤＰＳフィールドで示された値、メ
モリの場合には１語（４バイト））を加えると”０００
０”になるということであり、更新後のデータ転送バイ
トカウントレジスタＴＢＣの値が”００００”になる場
合を図８にまとめて示す。

【００７３】次に、本実施例の動作を説明する。一例と
して、メモリからメモリへ４語を高速転送する場合を考
える。ＤＭＡコントローラ２０の外部信号、内部信号、
並びにＤＭＡ制御回路２２の内部レジスタの動作も含め
たタイミングチャートを図９に示す。

【００７４】先ず、データ転送を行なう為に、プロセッ
サからＤＭＡコントローラ２０内部のレジスタの設定を
行なう。ＤＭＡコントローラ２０が初期状態の時、ＤＭ
Ａ制御回路２２内部のバス状態レジスタＳＲのＳＴフィ
ールドは”００”、ＲＷビットは”０”にそれぞれなっ
ている。また、データ転送バイトカウントレジスタＴＢ
Ｃの値は”００００”である。内部信号であるリード信
号ＲＤ＃、ライト信号ＷＲ＃、及びタイミング信号ＬＴ
Ｃ＃は共に”Ｈ”レベルになっている。設定するのは、
動作定義レジスタＯＤＲ、ソースアドレスレジスタＳＡ
Ｒ、デスティネーションアドレスレジスタＤＡＲ、及び
バイトカウントレジスタＢＣＲである。

【００７５】動作定義レジスタＯＤＲのＳＴＰ及びＤＴ
Ｐフィールドは、メモリ間の高速転送を行なうので共
に”００”にする。ＤＰＳフィールドはメモリ間の転送
であるので設定する必要はない。また４語ずつ転送する
のでＴＢＳフィールドは”１０”にする。ソースアドレ
スレジスタＳＡＲには転送元のアドレスを設定し、デス
ティネーションアドレスＤＡＲには転送先のアドレスを
設定する。またバイトカウントレジスタＢＣＲには転送
するバイト数”００００００１０（１６進表記）”を設
定する。動作定義レジスタＯＤＲのＴＢＳフィールド
は”１０”であり、４語ずつ転送するので、バイトカウ
ントレジスタの値は４語（１６バイト）の倍数でなけれ
ばならない。

【００７６】内部レジスタ群を上記のように設定した
後、動作定義レジスタＯＤＲのＥＸビットに”１”を書
き込む。これによりＤＭＡコントローラ２０はバス権要
求信号ＢＲＥＱ＃をアクティブにし、プロセッサにバス
権を要求する。プロセッサはそれに応えてバス権応答信
号ＢＡＣＫ＃をアクティブにし、ＤＭＡコントローラ２
０はバス権を得てＴａステートに移る。Ｔａステートに
移るクロック信号ＣＬＫの立ち上がりでバス状態レジス
タＳＲのＳＴフィールドを”１０”にする。

【００７７】Ｔａステートに移ると、リードバスサイク
ルを開始する。バススタート信号ＢＳ＃を”Ｌ”レベル
に、リードライト信号Ｒ／Ｗ＃を”Ｈ”レベルにし、ソ
ースアドレスレジスタＳＡＲの値ａｄｒ１をアドレスバ
スＡＢＵＳ上に出力する。また、高速転送モードである
ので、高速アクセス要求信号ＢＳＴＲＥＱ＃を”Ｌ”レ
ベルにする。Ｔａステートのクロック信号ＣＬＫの立ち
上がりで、アドレスストローブ信号ＡＳ＃を”Ｌ”レベ
ルにして、出力しているアドレス値ａｄｒ１が有効であ
ることを示す。Ｔａステートを１クロック行なうと、Ｔ
ｄ（１）ステートに移る。Ｔｄ（１）ステートに移るク
ロク信号ＣＬＫの立ち上がりで、バス状態レジスタＳＲ
のＳＴフィールドを”１１”にする。

【００７８】Ｔｄ（１）ステートに移ると、ライトバス
サイクルを開始する。バススタート信号ＢＳ＃を”Ｈ”
レベルに、データストローブ信号ＤＳ＃を”Ｌ”レベル
に、またリード信号ＲＤ＃及びタイミング信号ＬＴＣ＃
を”Ｌ”レベルにする。クロック信号ＣＬＫの立ち下が
りでデータ転送終了信号ＤＣ＃が”Ｌ”レベルなので、
タイミング信号ＬＴＣ＃の立ち上がりの時に、データレ
ジスタ選択信号ＤＲＳ０＃及びＤＲＳ１＃、並びにデー
タレジスタバイトコントロール信号ＤＲＢＣ０＃〜ＤＲ
ＢＣ３＃で示されるデータレジスタＤＴＲ０内の領域０
〜３１ビットに転送データｄ１が取り込まれる。またこ
の時、データストローブ信号ＤＳ＃を”Ｈ”レベルにす
る。４バイトの転送データをデータレジスタＤＴＲ０内
に取り込んだので、次のステートに移る時（クロック信
号ＣＬＫの立ち上がり）には、転送データバイトカウン
トレジスタＴＢＣの値を４増加させて”０１００”にす
ることになる。高速転送モードで、また更新されたレジ
スタＴＢＣの値が”００００”ではないので、続いてＴ
ｄ（２）ステートに移る。

【００７９】Ｔｄ（２）ステートでは、Ｔｄ（１）ステ
ートと同様な動作が行なわれ、転送データｄ２はデータ
レジスタＤＴＲ１の０〜３１ビットに格納される。続く
Ｔｄ（３）ステートでは転送データｄ３がデータレジス
タＤＴＲ２の０〜３１ビットに、更にＴｄ（４）ステー
トでは転送データｄ４がデータレジスタＤＴＲ３の０〜
３１ビットに格納される。

【００８０】Ｔｄ（４）ステートでは、データ転送バイ
トカウントレジスタＴＢＣの値は”１１００”なので、
更新すると”００００”となる。つまり、更新後のレジ
スタＴＢＣの値が”００００”で、バス状態レジスタＳ
ＲのＲＷビットが”０”の高速転送モードなので、次は
Ｔａステートに移ることになる。Ｔｄ（４）ステートの
クロック信号ＣＬＫの立ち下がりで、アドレスストロー
ブ信号ＡＳ＃及び高速アクセス要求信号ＢＳＴＲＥＱ＃
を”Ｈ”レベルにする。Ｔａステートに移るクロック信
号ＣＬＫの立ち上がりで、バス状態レジスタＳＲのＳＴ
フィールドは”１０”に、ＲＷビットは”１”に、また
データ転送バイトカウントレジスタＴＢＣは”０００
０”に変化する。

【００８１】Ｔａステートに移ると、バススタート信号
ＢＳ＃を”Ｌ”レベルに、リードライト信号Ｒ／Ｗ＃
を”Ｌ”レベルにして、デスティネーションアドレスレ
ジスタＤＡＲの値ａｄｒ２をアドレスバスＡＢＵＳに出
力する。また、高速アクセス要求信号ＢＳＴＲＥＱ＃
を”Ｌ”レベルにする。クロック信号ＣＬＫの立ち下が
りでアドレスストローブ信号ＡＳ＃を”Ｌ”レベルにす
る。Ｔａステートを１クロック動作後、Ｔｄ（１）ステ
ートに移る。Ｔｄ（１）ステートに移る時（クロック信
号ＣＬＫの立ち上がり）に、バス状態レジスタＳＲのＳ
Ｔフィールドを”１１”に変化させる。

【００８２】Ｔｄ（１）ステートに入ると、バススター
ト信号ＢＳ＃を”Ｈ”レベルに、データストローブ信号
ＤＳ＃を”Ｌ”レベルにする。また、ライト信号ＷＲ＃
を”Ｌ”レベルにし、データレジスタ選択信号ＤＲＳ０
＃及びＤＲＳ１＃、並びにデータレジスタバイトコント
ロール信号ＤＲＢＣ０＃〜ＤＲＢＣ３＃で示されたデー
タレジスタＤＴＲ０内の領域０〜３１ビットに格納され
ていた転送データｄ１をデータバスＤＢＵＳに出力す
る。クロック信号ＣＬＫの立ち下がりでデータ転送終了
信号ＤＣ＃が”Ｌ”レベルであるので、データストロー
ブ信号ＤＳ＃を”Ｈ”レベルにして次のステートに移
る。４バイトの転送データを出力したので、次のステー
トに移る時（クロック信号ＣＬＫの立ち上がり）には、
転送データバイトカウントレジスタＴＢＣの値を４増加
させて”０１００”にすることになる。高速転送モード
で、また更新されたレジスタＴＢＣの値が”００００”
ではないので、次のステートはＴｄ（２）である。

【００８３】Ｔｄ（２）ステートでは、Ｔｄ（１）ステ
ートと同様な動作が行なわれ、データレジスタＤＴＲ１
の０〜３１ビットに格納されていた転送データｄ１が出
力される。続くＴｄ（３）ステートではデータレジスタ
ＤＴＲ２の０〜３１ビットに格納されていた転送データ
ｄ３が、更にＴｄ（４）ステートではデータレジスタＤ
ＴＲ３の０〜３１ビットに格納されていた転送データｄ
４が出力される。

【００８４】Ｔｄ（４）ステートでは、データ転送バイ
トカウントレジスタＴＢＣの値は”１１００”であり、
これに転送バイト数（４バイト）を加えると”０００
０”となる。つまり、更新後のレジスタＴＢＣの値が”
００００”で、バス状態レジスタＳＲのＲＷビットが”
１”の高速転送モードなので、クロック信号ＣＬＫの立
ち下がりで、アドレスストローブ信号ＡＳ＃、高速アク
セス要求信号ＢＳＴＲＥＱ＃及びリードライト信号Ｒ／
Ｗ＃を”Ｈ”レベルにする。

【００８５】また、次のステートに移るクロック信号Ｃ
ＬＫの立ち上がりで、バス状態レジスタＳＲ、データ転
送バイトカウントレジスタＴＢＣ、ソースアドレスレジ
スタＳＡＲ、デスティネーションアドレスレジスタＤＡ
Ｒ、及びバイトカウントレジスタＢＣＲの値を更新す
る。即ち、レジスタＴＢＣの値は”００００”になり、
メモリ間の転送なので、レジスタＳＡＲ及びＤＡＲは共
に転送したバイト数即ち１６バイト分増加させる。また
レジスタＢＣＲの値は転送したバイト数即ち１６バイト
分減少させる。バイトカウントレジスタＢＣＲの値が”
００００００００（１６進表記）”になるので、転送は
終了し、バス権要求信号ＢＲＥＱ＃を”Ｈ”レベルにし
てバス権を解放してＴｉステートに移る。またバス状態
レジスタＳＲのＳＴフィールドは”００”に、ＲＷビッ
トは”０”になる。

【００８６】以上のように本実施例によれば、メモリか
らメモリへデータ転送する場合には、メモリから転送デ
ータを読み出す時も、書き込む時にも高速転送モードを
用いることができるので、従来のＤＭＡコントローラ５
０によるデータ転送と比較すると、従来（図１３）の場
合には１６クロックを要していたのに対し、本実施例の
ＤＭＡコントローラ２０によれば１０クロックで転送す
ることができるので、１６−１０＝６クロック速く処理
できる。

【００８７】次に、本実施例の動作説明の為の他の例と
して、メモリから外部Ｉ／Ｏデバイスへデータを転送す
る場合を考える。この時のＤＭＡコントローラ２０の外
部信号、内部信号、並びにＤＭＡ制御回路２２の内部レ
ジスタの動作も含めたタイミングチャートを図１０に示
す。

【００８８】この場合にも、高速転送モードでメモリリ
ードを行なうと、前例と同様に、Ｔａ−Ｔｄ（１）−Ｔ
ｄ（２）−Ｔｄ（３）−Ｔｄ（４）のバスステートの遷
移により、５クロックで４語分のデータをデータレジス
タＤＴＲ０〜ＤＴＲ３に格納することができる。

【００８９】次に、外部Ｉ／Ｏデバイスに対して、デー
タレジスタＤＴＲ０〜ＤＴＲ３に格納されている転送デ
ータを出力する。この時には高速転送モードでは動作し
ないので、Ｔａ−Ｔｄのサイクルを４回繰り返すことと
なり、４語分のデータを出力するのに８クロックを要す
る。

【００９０】従って、メモリから外部Ｉ／Ｏデバイスに
転送するには１３クロックかかることになる。従来のＤ
ＭＡコントローラ５０によるデータ転送と比較すると、
１６−１３＝３クロック速く処理できる。

【００９１】本実施例では、１つのチャネルしか備えて
いないＤＭＡコントローラを考えたが、チャネルの数に
関わらず、本実施例のＤＭＡコントローラ２０を拡張し
て本発明のＤＭＡコントローラを構成することは容易で
ある。

【００９２】また、本実施例では、内部のデータレジス
タＤＴＲｎの数ｎを４語分として構成したが、これを８
語分、１６語分、或いは他の語数分としても構成可能で
ある。その場合には、データレジスタＤＴＲｎの数に合
わせてデータレジスタ選択信号ＤＲＳｍ＃の数を変更す
ればよい。また、高速転送モードで一度に転送する語数
も２、４語に固定されることはなく、変更可能である。
この場合、データレジスタＤＴＲｎの数ｎを増やすと共
に、データ転送バイトカウントレジスタＴＢＣのビット
数を増やすことになる。

【００９３】更に、本実施例では、高速転送モードで動
作中の時にアドレスを固定としたが、アドレスの上位は
固定しておいて、下位アドレスのみ連続して変化させて
アクセスする方法も考えられる。例えば、内部のデータ
レジスタが４語分であれば、アドレスの下位２ビット
（Ａ２８，Ａ２９）を連続して（０，０）、（０，
１）、（１，０）、（１，１）のように変化させても構
わない。この時、連続アクセスする語数により、変化さ
せる下位ビットの数は変化する。

【００９４】

【発明の効果】以上のように本発明のデータ転送装置に
よれば、外部の装置間で複数語のデータ転送を一度に行
なう場合、一方の装置にアクセスして、連続して複数語
をレジスタファイルに取り込み、次に他方の装置にアク
セスして、レジスタファイルに格納されている複数語の
データを連続してメモリに転送することとしたので、複
数語のデータを連続して一度に転送することができ、例
えばページモード等の高速アクセスモードによるアクセ
スが可能なメモリに対しても、その高速モードを利用し
たデータ転送を行なうことができるので、複数語に及ぶ
一連のデータを一度に扱うことができ、高速なデータ転
送が可能なデータ転送装置を提供することができる。

【００９５】また、本発明のデータ転送装置によれば、
外部の装置間の複数語のデータ転送において、レジスタ
ファイルの転送データの取り込み及び取り出しを計数手
段の値により制御し、またデータ転送装置の状態の遷移
を、動作定義保持手段、状態保持手段、及び計数手段が
保持する情報に基づき、次に遷移すべき状態を判断する
こととしたので、複雑な状態遷移の制御を簡単に行なう
ことができ、また、高速転送する際の転送単位の語数を
プログラマブルに設定でき、任意の転送単位で複数語の
データ転送を高速に行なうことが可能なデータ転送装置
を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例に係るデータ転送装置の構成
図である。

【図３】本発明のデータ転送装置の内部レジスタ群の構
成図である。

【図４】データレジスタ選択信号ＤＲＳ０＃及びＤＲＳ
１＃の状態と選択されるデータレジスタの関係図であ
る。

【図５】データレジスタバイトコントロール信号ＤＲＢ
Ｃ０＃〜ＤＲＢＣ３＃の真理値を説明する図である。

【図６】本発明のデータ転送装置の状態遷移図である。

【図７】データ転送バイトカウントレジスタＴＢＣ、バ
ス状態レジスタＳＲのＲＷビット、並びに動作定義レジ
スタＯＤＲのＳＴＰ及びＤＴＰフィールドと、次にアク
セスされるデバイスとの関係を説明する図である。

【図８】更新後のデータ転送バイトカウントレジスタＴ
ＢＣの値が”００００”になる場合を説明する図であ
る。

【図９】本発明のデータ転送装置によりメモリからメモ
リへ４語を高速転送する場合のタイミングチャートであ
る。

【図１０】本発明のデータ転送装置によりメモリから外
部Ｉ／Ｏデバイスへ４語のデータを転送する場合のタイ
ミングチャートである。

【図１１】従来のデータ転送装置の構成図である。

【図１２】従来のデータ転送装置の状態遷移図である。

【図１３】従来のデータ転送装置によりメモリから外部
Ｉ／Ｏデバイスへ４語のデータを転送する場合のタイミ
ングチャートである。

【符号の説明】

１データ転送装置２プロセッサ３，４メモリ５Ｉ／Ｏ装置６レジスタファイル７制御手段８動作定義保持手段１１状態保持手段１２計数手段ＢＵＳバス２０，５０ＤＭＡコントローラ２２，５２ＤＭＡ制御回路２３，５３減算器２４，２５，５４，５５加算器ＯＤＲ動作定義レジスタＢＣＲバイトカウントレジスタＳＡＲソースアドレスレジスタＤＡＲデスティネーションアドレスレジスタＤＴＲ０〜ＤＴＲ３，ＤＴＲデータレジスタＴＢＣデータ転送バイトカウントレジスタＳＲバス状態レジスタＤＲＥＱ＃ＤＭＡ転送要求信号ＤＡＣＫ＃ＤＭＡ転送応答信号ＢＲＥＱ＃バス権要求信号ＢＡＣＫ＃バス権応答信号Ａ００〜Ａ２９アドレスバス信号ＢＣ０＃〜ＢＣ３＃バイトコントロール信号Ｄ００〜Ｄ３１データバス信号ＡＢＵＳアドレスバスＡＳ＃アドレスストローブ信号ＤＢＵＳデータバスＤＳ＃データストローブ信号ＢＳ＃バススタート信号Ｒ／Ｗ＃リードライト信号ＤＣ＃データ転送終了信号ＣＳ＃チップセレクト信号ＢＳＴＲＥＱ＃高速アクセス要求信号ＲＤ＃リード信号ＷＲ＃ライト信号ＬＴＣ＃タイミング信号ＤＲＳ０＃，ＤＲＳ１＃データレジスタ選択信号ＤＲＢＣ０＃〜ＤＲＢＣ３＃データレジスタバイトコ
ントロール信号

Claims

【特許請求の範囲】

【請求項１】当該データ転送装置とバスを介して接続
される外部の装置から連続して読み込んだ複数語のデー
タを格納するレジスタファイルを有し、ＤＭＡ転送によ
り前記外部の装置間の１語或いは複数語のデータ転送を
一度に行なうことを特徴とするデータ転送装置。
【請求項２】当該データ転送装置とバスを介して接続
される外部の装置から連続して読み込んだ複数語のデー
タを格納するレジスタファイルと、前記レジスタファイ
ルに対するバスからのデータの書き込み及び読み出しを
制御する制御手段とを有し、ＤＭＡ転送により前記外部
の装置間の１語或いは複数語のデータ転送を一度に行な
うことを特徴とするデータ転送装置。
【請求項３】前記データ転送装置は、データ転送の転
送元の装置のタイプ、転送先の装置のタイプ、及び複数
語のデータ転送における転送単位を保持する動作定義保
持手段を有し、前記制御手段は、当該データ転送装置が
行なうバスアクセスの状態を保持する状態保持手段と、
前記レジスタファイルに格納されているデータのバイト
数を計数する計数手段とを有することを特徴とする請求
項２に記載のデータ転送装置。
【請求項４】前記状態保持手段が保持するバスアクセ
スの状態として、当該データ転送装置がアクセスする前
記外部装置のアドレス出力を行なう第１の状態と、１語
分のデータ転送を行なう第２の状態を備え、前記制御手
段は、１回の第１の状態に続いてその語数回の第２の状
態に遷移していくことにより、複数語のデータ転送を行
なうことを特徴とする請求項２または３に記載のデータ
転送装置。
【請求項５】前記制御手段は、前記動作定義保持手
段、状態保持手段、及び計数手段が保持する情報に基づ
き次に遷移すべき状態を判断することを特徴とする請求
項２、３、または４に記載のデータ転送装置。