JPH06244254A

JPH06244254A - 半導体集積回路素子

Info

Publication number: JPH06244254A
Application number: JP5031047A
Authority: JP
Inventors: Toshiaki Kou; 敏章巧; Hiroshi Ishida; 大士石田; Fumiyoshi Sato; 文良佐藤; Yoichi Matsuno; 庸一松野; Junichi Arita; 順一有田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-22
Filing date: 1993-02-22
Publication date: 1994-09-02

Abstract

(57)【要約】【目的】半導体集積回路素子の割れ、欠け、層間剥が
れ等の不良半導体集積回路素子の選別を、低コストで効
率よく、確実に行う。【構成】半導体集積回路素子１の表面上の四辺の内周
に、クラック検出用の導電体パターン２を配線し、その
導電体パターン２の先端部に針あて測定用のパッド３を
電気的に接続し、そのパッド３から導電体パターン２の
抵抗変動を測定することによって、半導体集積回路素子
１の割れ、欠け、層間剥がれ等を容易に、短時間で効率
よく検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路素子の
割れ、欠け、層間剥がれ等の検出技術に関し、特に、高
集積半導体回路装置やＬＯＣ（Lead on Chip）構造の半
導体集積回路素子等の割れ、欠けや層間剥がれ等の不良
素子の検出技術に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】近年、高集積半導体回路装置やＬＯＣ構
造等の半導体集積回路素子等の半導体集積回路素子は、
半導体集積回路素子の大型化に伴い、素子端部と回路パ
ターンとの間隔が少ないため、半導体集積回路素子の割
れ、欠けや層間剥がれ等が問題となっている。

【０００３】この半導体集積回路素子の割れ、欠け、層
間剥がれ等の検査は、たとえば、ダイシングやワイヤボ
ンディング等の各工程毎に外観検査によって、不良半導
体集積回路素子の選別を行っている。

【０００４】

【発明が解決しようとする課題】ところが、半導体集積
回路素子の外観検査は、人による顕微鏡を使用しての目
視検査であるので、人件費や工数等のコストが大きくな
ってしまう。

【０００５】また、作業者の熟練度等による検出能力の
ばらつきが生じてしまい、不良素子を選別できない恐れ
もある。

【０００６】本発明の目的は、半導体集積回路素子の割
れ、欠け、層間剥がれ等の検査を電気的に行うことによ
って、不良素子の選別を低コストで効率よく行うことの
できる半導体集積回路素子を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体集積回路素子
は、半導体集積回路素子における割れ、欠けや層間剥が
れ等を抵抗変動によって検出する検出用の導電体パター
ンを半導体集積回路素子上に設けたものである。

【００１０】また、半導体集積回路素子に既存するパタ
ーンを、前記検出用の導電体パターンである被抵抗測定
パターンとして用いることもできる。

【００１１】さらに、検出用の導電体パターンを、複数
の半導体集積回路素子の層上に設けることもできる。

【００１２】また、検出用の導電体パターンの抵抗変動
を検出した時に、電気的に半導体装置の特定のリードピ
ンを特定の出力状態に固定する回路を有することができ
る。

【００１３】また、検出用の導電体パターンの抵抗変動
を測定した後、前記特定のリードピンの出力を特定の出
力状態に固定する回路が誤動作するのを防止するため
に、前記回路を切断することもできる。

【００１４】さらに、検出用の導電体パターンを針あて
測定用パッドに配線することにより、前記検出用の導電
体パターンの抵抗変動を、針あて測定により検出しても
よい。

【００１５】

【作用】上記した半導体集積回路素子によれば、半導体
集積回路素子の割れ、欠けや層間の剥がれ等の不良半導
体集積回路素子の検出が電気的に行われるので、不良半
導体集積回路素子の選別が容易となる。

【００１６】その結果、顕微鏡による外観目視検査が不
要となって、低コストで、また、作業者の熟練度等に関
係なく、不良半導体集積回路素子を選別できる。

【００１７】

【実施例１】図１は、本発明の実施例１による針あて測
定用パッド付きのクラック検出用導電体パターンを設け
た１層の半導体集積回路素子の平面図である。

【００１８】本実施例１において、半導体集積回路素子
１の表面上の四辺の内周に、両端部がそれぞれ接続され
ていないクラック検出用の導電体パターン２を配線し、
その導電体パターン２の先端部に針あて測定用パッド３
を電気的に接続する。

【００１９】その針あて測定用パッド３に、抵抗計等の
抵抗値を測定できる計測器の測定用プローブ（図示せ
ず）等を接触させ、導電体パターン２の抵抗値を測定す
る。

【００２０】前記導電体パターン２は、半導体集積回路
素子１上に配線されているので、半導体集積回路素子１
に、割れ、欠け等が発生していると導電体パターン２は
断線し、抵抗値は、無限大または非常に大きくなる。

【００２１】したがって、本実施例においては、この導
電体パターン２の抵抗値を測定することによって、半導
体集積回路素子１の割れ、欠け等が容易に短時間で効率
よく検出できるようになる。

【００２２】なお、導電体パターン２を新たに配線せず
に、半導体回路素子に既存するパターン、たとえば、半
導体回路の電源線のパターン等を、導電体パターン２の
代わりとして用いることもできる。

【００２３】

【実施例２】図２は、本発明の実施例２による導電体パ
ターンにコンタクトを設けた半導体集積回路素子の側面
断面図である。

【００２４】図２に示す、２層の半導体集積回路素子４
の１層毎の表面上に、それぞれの両端部が接続されてい
ない導電体パターン５，６を半導体集積回路素子４の四
辺の内周に配線する。次に、半導体集積回路素子４にコ
ンタクト７をスルーホール状に貫通させ、前記導電体パ
ターン５，６とコンタクト７を電気的に接続する。

【００２５】その導電体パターン５，６に、抵抗値を測
定できる計測器の測定用プローブ等を接触させ、コンタ
クト７の抵抗値を測定する。

【００２６】コンタクト７間の抵抗値が無限大または非
常に大きい場合は、半導体集積回路素子５の層間剥がれ
等が生じている。また、導電体パターン５または６の抵
抗値を測定することで、２層の半導体集積回路素子４の
割れ、欠けの検出もできる。

【００２７】したがって、本実施例においても、コンタ
クト７間および導電体パターン５，６の抵抗値を測定す
ることで、半導体集積回路素子の割れ、欠け、層間剥が
れ等を容易に短時間で効率よく検出できるようになる。

【００２８】

【実施例３】図３は、本発明の実施例３によるクラック
検出用導電体パターンを設けた３層の半導体集積回路素
子の側面断面図、図４は、その検出回路例である。

【００２９】多層の半導体集積回路素子、たとえば、図
３に示す３層の半導体集積回路素子８の場合、１層毎に
導電体パターン９，１０，１１をその半導体集積回路素
子８の四辺の内周に配線する。

【００３０】それぞれの両端部が接続されていない前記
導電体パターン９，１０，１１のそれぞれ一方の先端部
に、図４に示す、電源１２を接続して電圧を印加し、他
方の先端部を、検出回路１３の入力１４，１５，１６に
接続し、検出回路１３の出力部である出力１７と半導体
装置の特定のリードピン１８を電気的に接続することに
よって、検出回路１３の出力１７がリードピン１８に出
力されるようになり、そのリードピン１８の出力を電圧
測定器等によって測定する。

【００３１】この検出回路１３は、ＡＮＤ回路で構成さ
れており、半導体集積回路素子８に割れ、欠け等がない
場合には、検出回路１３の入力１４，１５，１６は、す
べてＨｉの入力となっているので、ＡＮＤ回路である検
出回路１３の出力１７もＨｉの出力となっている。よっ
て、電気的に接続されているリードピン１８も、Ｈｉの
出力となる。

【００３２】しかし、半導体集積回路素子８の３層のう
ち、１層でも割れや欠け等が発生していると、導電体パ
ターン９，１０，１１のいずれかが断線するので、検出
回路１３の入力１４，１５，１６のいずれかの入力がＬ
ｏ入力となり、検出回路１３の出力１７はＬｏ出力とな
り、リードピン１８の出力も反転し、Ｌｏ出力となって
しまう。

【００３３】したがって、本実施例においても、検出回
路１３の出力であるリードピン１８を測定することで、
半導体集積回路素子の割れや欠け等が容易に、短時間に
効率よく検出できる。

【００３４】また、前記検出回路１３が半導体装置の特
定のリードピンに電気的に接続していることから、半導
体装置の使用時に、誤動作する恐れがあるので、図５の
検出回路１４の出力１７と特定のリードピン１８の間に
ヒューズ１９を接続し、製品出荷時に、出力１７とリー
ドピン１８に高電圧を印加することによって、ヒューズ
１９を切断し、出力１７の影響を受けないようにするこ
ともできる。

【００３５】さらに、ヒューズ１９を切断せずに製品出
荷し、製品出荷後のクレーム対応の検査に検出回路１３
を使用することもできる。

【００３６】以上、本発明者によってなされた発明を実
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

【００３７】たとえば、導電体パターンに付いては、前
記実施例以外の形状でも良く、図６に示す、導電体パタ
ーン２０の両端間が相互に入り組んでいるものでもよ
い。

【００３８】

【発明の効果】本発明によって開示される発明のうち、
代表的なものによって得られる効果を簡単に説明すれ
ば、以下のとおりである。

【００３９】（１）本発明によれば、半導体集積回路素
子の割れ、欠け、層間剥がれ等の外観検査において、顕
微鏡等による黙視検査工程が不要となるので、作業者の
熟練度等による不良半導体集積回路素子の選別のばらつ
きがなくなる。

【００４０】（２）また、電気的に不良半導体集積回路
素子の選別を行うので、黙視検査工程が不要となるため
に、容易に短時間で効率よく、低コストで半導体集積回
路素子の選別を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施例１による針あて測定用パッド付
きのクラック検出用導電体パターンを設けた１層の半導
体集積回路素子の平面図である。

【図２】本発明の実施例２による導電体パターンにコン
タクトを設けた半導体集積回路素子の側面断面図であ
る。

【図３】本発明の実施例３によるクラック検出用導電体
パターンを設けた３層の半導体集積回路素子の側面断面
図である。

【図４】本発明の実施例３による検出回路例を示す回路
図である。

【図５】本発明の実施例３に用いることができる検出回
路の他の例を示す回路図である。

【図６】本発明の実施例３による導電体パターンの他の
例の配線形状図である。

【符号の説明】

１半導体集積回路素子２導電体パターン３針あて測定用パッド４半導体集積回路素子５導電体パターン６導電体パターン７コンタクト８半導体集積回路素子９導電体パターン１０導電体パターン１１導電体パターン１２電源１３検出回路１４入力１５入力１６入力１７出力１８リードピン１９ヒューズ２０導電体パターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者松野庸一東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者有田順一東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体集積回路素子における割れ、欠け
や層間剥がれ等を抵抗変動によって検出する導電体を、
半導体集積回路素子上に設けたことを特徴とする半導体
集積回路素子。
【請求項２】前記半導体集積回路素子に既存するパタ
ーンを、前記導電体である被抵抗測定パターンとして用
いることを特徴とする請求項１記載の半導体集積回路素
子。
【請求項３】前記導電体を、多層よりなる半導体集積
回路素子の複数の層に設けたことを特徴とする請求項１
または２記載の半導体集積回路素子。
【請求項４】前記導電体を針あて測定用パッドに接続
配線することにより、前記導電体の抵抗変動を針あて測
定により検出することを特徴とする請求項１，２または
３記載の半導体集積回路素子。
【請求項５】前記導電体の抵抗変動を検出した時に、
電気的に半導体装置の特定のリードピンを特定の出力状
態に固定する回路を有することを特徴とする請求項１ま
たは３記載の半導体集積回路素子。
【請求項６】前記導電体の抵抗変動を測定した後、請
求項５記載の回路が誤動作するのを防止するために、前
記回路を電気的に切断することが可能である手段を有す
ることを特徴とする請求項５記載の半導体集積回路素
子。