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JPH06216142A - 改良形バイポーラトランジスタ - Google Patents

改良形バイポーラトランジスタ

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Publication number
JPH06216142A
JPH06216142A JP5293489A JP29348993A JPH06216142A JP H06216142 A JPH06216142 A JP H06216142A JP 5293489 A JP5293489 A JP 5293489A JP 29348993 A JP29348993 A JP 29348993A JP H06216142 A JPH06216142 A JP H06216142A
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Japan
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emitter
substrate
dopant
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Application number
JP5293489A
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Perumal Ratnam
ペルーマル・ラトナム
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH06216142A publication Critical patent/JPH06216142A/ja
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Publication of JP3470155B2 publication Critical patent/JP3470155B2/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs

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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【構成】 改良された壁付エミッタのバイポーラトラン
ジスタ、及びかかるトランジスタを製造する方法が開示
される。この方法は、活性ベースの両端縁(56,58)にお
けるドーピングレベルを増大させ、従来の場合に存して
いた狭ベース効果を防止するために、絶縁酸化膜に隣接
する活性ベースの両端縁を別個にドーピングする工程を
含む。 【効果】 絶縁端縁においてベースの厚みを増大させる
ことが可能となり、従来のようにエミッタとコレクタの
間で電流漏洩部位が提供されることはなく、これに従っ
て降伏電圧の減少も防止される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にはバイポーラ
トランジスタに関し、より詳しくは改良されたベース特
性を有する、壁付（walled）エミッタ、多結晶シリコン
接点のバイポーラトランジスタ、及びかかるトランジス
タを製造する方法に関するものである。
【０００２】
【従来の技術】壁付エミッタのバイポーラトランジスタ
は、エミッタと活性ベースとを有し、これらは１つ以上
の場所において絶縁酸化膜にまで延びている。図１は、
縦型で壁付エミッタのバイポーラトランジスタ10の平面
図を示している。破線12は、トランジスタ10のドープさ
れた領域と、周りの絶縁酸化膜14との間の境界を画定し
ている。コレクタ接点16、ベース接点18及びエミッタ接
点20が、トランジスタのコレクタ、ベース及びエミッタ
のそれぞれとの電気接続を形成している。トランジスタ
10のエミッタは、エミッタ接点20の下側に位置するドー
プされた領域内にある。エミッタは、２つの場所22及び
24で、絶縁酸化膜14まで延びている。トランジスタ10の
活性ベースはエミッタ領域の下側にあり、場所22及び24
で絶縁酸化膜14へと同様に延びている。壁付エミッタの
トランジスタ構造の一つの利点は、それが活性ベース領
域を有効に使用し、しかも所与のエミッタ領域について
の寄生コレクタ-ベース静電容量を最小にすることであ
る。
【０００３】バイポーラトランジスタのドープされた領
域に対する接続又は接点は、多結晶シリコンで形成する
ことができ、この多結晶シリコンは種々のデバイス間に
１レベルの相互接続を効果的に加える。バイポーラトラ
ンジスタの多結晶シリコン接点は、同じチップ上にバイ
ポーラ及びＭＯＳ（又はＣＭＯＳ）の両デバイスを有す
る集積回路では普通のことである。
【０００４】多結晶シリコン接点のバイポーラＮＰＮト
ランジスタの製造プロセスは、下記の工程を典型的に含
む。即ち、ｎ+埋込層及びエピタキシャル層を基板上に
形成した後、絶縁酸化膜を形成して基板の複数の領域を
別個のトランジスタのｎ形ウェルに分離する。次に、多
結晶シリコン層を基板の一番上に堆積させる。多結晶シ
リコンにｐ形ドーパント、例えばホウ素をイオン注入
し、基板内に拡散させてバイポーラトランジスタのベー
スを形成する。次に、基板の各部をマスクし、多結晶シ
リコンにｎ形ドーパント、例えばヒ素をイオン注入し
て、バイポーラトランジスタのエミッタ及びエミッタ接
点を形成する。基板を再びマスクし、多結晶シリコンに
ｐ形ドーパントを注入してトランジスタのベース接点を
形成する。この最後の工程中、エミッタ領域をマスクし
てｐ形ドーパントがエミッタ領域に入らないようにす
る。注入後、基板をアニーリングしてドーパントをシリ
コン基板内に拡散させる。上述した３つの注入工程は、
それぞれベース注入、ｎ+多結晶シリコン注入、及びｐ+
多結晶シリコン注入と称することができる。ｎ+及びｐ+
多結晶シリコン注入工程の順序は、入れ換えることがで
きる。
【０００５】
【発明が解決しようとする課題】壁付エミッタを有する
高性能の多結晶シリコン接点トランジスタを製造するこ
とに対する一つの制約は、漏洩電流（Ｉceo）及び降伏
電圧（ＢＶceo）のような重要なパラメータに対してデ
バイスの分離が有することのできる効果にある。図２に
示すように、典型的な壁付エミッタトランジスタが有す
る活性ベース領域26は、絶縁端縁22及び24において薄く
なっているという問題がある。エミッタ領域28は絶縁酸
化膜14にまで延びていて、場所22及び24に「壁付エミッ
タ」を形成していることに注意されたい。また図２に
は、埋込層30と基板32が示されている。埋込層30は、ト
ランジスタ10のコレクタ領域の一部である。
【０００６】活性ベース26が絶縁端縁22及び24で薄くな
っている理由は、これらの場所においてはベース注入の
効果が低いことにある。ベース注入に際してベースが形
成される際、絶縁酸化膜の角度の付いた端縁、即ち「バ
ーズビーク」が、ベースの端縁に重なってシールドす
る。ベース注入の間、バーズビークは注入される原子の
いくらかを吸収し、その結果ベースの端縁においてはよ
り少量のドーパント原子が注入される。また、ベースの
端縁に注入されるベースドーパント原子のいくらかは、
次のアニーリング工程中に、ベースから酸化物中へと側
方に拡散する。この酸化物のバーズビークによるシール
ドと、酸化物中への側方拡散とが組み合わさった結果と
して、活性ベース26は絶縁端縁22及び24において、これ
らの端縁から遠ざかるにしたがって薄くなっている。
【０００７】絶縁端縁22及び24におけるより薄いベース
26は、エミッタ28とコレクタ30との間での電流漏洩部位
を提供し、また降伏電圧をも減少させる。降伏電圧は、
トランジスタが最大給電電圧で動作できない程低くなる
こともある。このようなトランジスタの垂直方向のスケ
ーリングは厳しく制約されており、ベータ及び単位利得
遮断周波数のようなベースの厚みによって決定されるデ
バイスパラメータが妥協に晒される。
【０００８】上述した問題を解決するための一つの手法
は、酸化物ウェル領域を側方に拡大し、酸化物とエミッ
タ領域の端縁との間にギャンプを開けることである。こ
のようなトランジスタは、「壁付エミッタ」トランジス
タでない。なぜならエミッタは酸化物の壁にまで延びて
いないからである。このトランジスタは、絶縁酸化膜の
端縁による影響を受けない、比較的一様な厚さのエミッ
タの下側に活性ベースを有することになる。この手法の
欠点は、壁付エミッタのトランジスタの挙動に匹敵する
挙動を有するトランジスタを製造するために、より大き
な表面積を必要とすることである。
【０００９】
【課題を解決するための手段】図示の好適実施例によれ
ば、本発明は挙動の改善された、壁付エミッタのバイポ
ーラトランジスタと、かかるトランジスタを製造する方
法とを提供する。本発明による方法は、半導体基板にお
いて第１の極性（ｎ）の領域を分離する工程と、第２の
極性（ｐ）のドーパントで基板をドーピングして絶縁酸
化膜まで延びるベースを形成する工程と、第１の極性
（ｎ）のドーパントで基板をドーピングして絶縁酸化膜
まで延びるエミッタを形成する工程と、エミッタが絶縁
酸化膜まで延びる場所で基板を第２の極性（ｐ）のドー
パントでさらにドーピングして、絶縁酸化膜に隣接する
活性ベースにおいて第２の極性（ｐ）のドーパントのレ
ベルを増大させる工程とを含む。最後のドーピング工程
は、絶縁酸化膜に隣接するベースのドーピングを増大さ
せ、他の場合に存在する狭ベース効果に対処するように
なっている。上記に括弧内で指定した極性は、本発明に
より作成されるＮＰＮトランジスタについてのものであ
る。本発明により作成されるＰＮＰトランジスタは、上
述したＮＰＮのものとは逆の極性を有する。
【００１０】本発明は、多結晶シリコン接点を有するバ
イポーラトランジスタを製造するのに特に有用である。
その場合、本発明による方法は、絶縁酸化膜を半導体基
板に形成して第１の極性（ｎ）の領域を分離する工程
と、多結晶シリコン層を基板上に堆積させる工程と、基
板の一部を第２の極性（ｐ）のドーパントでドーピング
してベース領域を形成する工程と、基板内に拡散された
場合に絶縁酸化膜まで延びるエミッタ領域を形成する第
１の極性（ｎ）のドーパントで多結晶シリコンの一部に
イオン注入を行う工程と、エミッタ領域が絶縁酸化膜に
延びる部分で多結晶シリコンの一部に第２の極性（ｐ）
のドーパントでイオン注入を行う工程と、基板をアニー
リングしてイオン注入された第２の極性（ｐ）のドーパ
ントを絶縁酸化膜に隣接するベース領域の端縁内に拡散
させる工程とを含む。この場合も、括弧内の極性の指定
は本発明によって作成されるＮＰＮトランジスタに対す
るものであり、これらの極性はＰＮＰトランジスタでは
逆にされる。
【００１１】本発明は、如何なる付加的なマスキング又
は注入工程もなしに、多結晶シリコン技術でもって実施
することができる。一例としてＮＰＮトランジスタを用
いると、在来のプロセスでは、多結晶シリコンはベース
注入後に、マスクされて２度注入される。すなわち１度
目はエミッタを形成するｎ+多結晶シリコン注入であ
り、もう１度目はベース接点を形成するｐ+多結晶シリ
コン注入である。本発明によれば、ｐ+多結晶シリコン
注入は、絶縁酸化膜の部分におけるベース端縁のドーピ
ングを増加させるためにも用いられる。これを行うため
に、標準のｐ+多結晶シリコン注入マスクを僅かに修正
されて、絶縁酸化膜の部分において、エミッタ領域の端
縁が露出される。次にｐ+注入が行われ、ベース端縁に
余分のｐ+ドーパントを加えると共に、ベース接点が形
成される。
【００１２】本発明は、絶縁酸化膜の端縁における活性
ベース層中の電荷キャリヤの数を増加させることによっ
て、漏洩電流を減少させ、降伏電圧を向上させる。実
際、絶縁酸化膜の端縁における活性ベース層の厚みは、
当該領域に第２のｐ+注入（ＮＰＮトランジスタについ
て）を行うことによって増大される。本発明は、壁付エ
ミッタのバイポーラトランジスタを製造するために開発
された、広範囲のプロセス及びアーキテクチャに適用す
ることができる。
【００１３】本明細書に記載の特徴及び利点は全てを網
羅したものではなく、特に、多くの付加的な特徴及び利
点が、本願の図面、明細書及び請求の範囲から当業者に
は明らかとなろう。さらにまた、本明細書に用いられて
いる用語は基本的には、読み易さと説明の目的で選ばれ
たものであり、本発明の主題を描写し又は限定するため
に選ばれたものではないことに注意しなければならな
い。発明的な主題を確定するためには、特許請求の範囲
を斟酌することが必要である。
【００１４】
【実施例】図面及び明細書は、本発明の種々の好適実施
例を示すが、これは例示の目的のために過ぎない。当業
者は以下の説明から、ここに例示される構造及び方法の
代替的な実施形態を、ここに記述される本発明の原理か
ら逸脱することなしに採用可能であることを容易に認識
するであろう。
【００１５】本発明の好適実施例は、挙動の改善され
た、壁付エミッタのバイポーラトランジスタ、及びかか
るトランジスタを製造する方法である。図３及び図６に
示すように、本発明による壁付エミッタのＮＰＮバイポ
ーラトランジスタ50は、ｎ極性のエミッタ領域52（図
６）を有し、この領域は絶縁酸化膜領域54へと、２つの
箇所56及び58において延びている。コレクタ接点60、ベ
ース接点62及びエミッタ接点64が、トランジスタ50のコ
レクタ、ベース及びエミッタのそれぞれとの電気的接続
を形成している。トランジスタ50の活性ベース66（図
６）はエミッタ領域52の下側に位置し、箇所56及び58に
おいて絶縁酸化膜の端縁にまで延びている。また、図６
にはｐ型基板70及びｎ極性のコレクタ領域６８が示され
ており、このコレクタ領域はｎ+埋込層を含む。
【００１６】本発明の方法は、ベース及びエミッタが箇
所56及び58において絶縁酸化膜の端縁に出会う部分にお
いて、活性ベース領域66の厚みを増大させている。図４
及び図５に示すように、本発明の方法は在来のプロセス
のｎ+及びｐ+多結晶シリコン注入工程の修正を取り入れ
ている。
【００１７】図４に示すｎ+多結晶シリコン注入工程の
前に、コレクタ領域68及び絶縁酸化膜領域54が形成され
ている。また、図４に示す工程の前に、多結晶シリコン
層72が基板の頂部に堆積されており、またベース領域66
が、好ましくはイオン注入によって形成されている。図
４に示す在来のｎ+多結晶シリコン注入工程において
は、多結晶シリコン層72にヒ素のようなｎ形ドーパント
が注入される。このｎ型ドーパントは、後に基板の頂部
に拡散されて、トランジスタ50のエミッタ及びエミッタ
接点を形成する。ｎ+多結晶シリコン注入工程において
は、ベース接点領域上の基板区域がマスクされる。
【００１８】本発明により改良された、ｐ+多結晶シリ
コン注入工程を図５に示す。このｐ+多結晶シリコン注
入工程は、図４に示したｎ+多結晶シリコン注入工程の
前又は後の何れに行うこともできる。従来の製造方法に
よれば、ｐ+多結晶シリコン注入工程は、ベース接点領
域のみにおいて多結晶シリコンをイオン注入し、エミッ
タ上の多結晶シリコンはマスクしてｐ形ドーパントがエ
ミッタ又は活性ベース領域に注入されないようにしてい
た。しかしながら本発明によれば、ｐ+イオン注入にお
いてイオン注入される区域は拡大され、エミッタ領域の
両端縁を含むようになってい。これによって、上記区域
に注入されるｐ形ドーパント原子の数は増大され、端縁
における活性ベースの厚みが増大される。
【００１９】図５に示すように、ｐ+イオン注入マスク7
4はベース領域66の端縁56及び58から除去されており、
これらの端縁をｐ+イオン注入に対して露出させてい
る。好ましくは、ホウ素がイオン注入のドーパントとし
て用いられる。また本発明のｐ+イオン注入工程は、ベ
ース接点領域において多結晶シリコンにイオン注入する
在来の工程をも同時に行う。エミッタ領域52となる中央
区域は、ｐ+イオン注入マスク74によってマスクされ
る。ｐ+イオン注入工程のイオン注入エネルギーは、従
来の製造方法でのイオン注入エネルギーよりも幾分増加
し、例えば従来プロセスの40ＫＶから本発明では60ＫＶ
になる。好ましくは、注入エネルギーは20ＫＶから100
ＫＶの範囲内とされる。増加したエネルギーは、活性ベ
ース領域66の端縁における基板内への貫通をより良好な
ものとする。
【００２０】ｐ+注入マスク74の端縁は好ましくは、約
0.2マイクロメートルの活性ベース領域66をｐ形イオン
注入に対して露出している。酸化物の端縁56及び58に対
するマスク74の端縁の相対的位置を調整して、ｐ形イオ
ン注入に対して露出される活性ベース領域66の面積を変
化させることができ、これにより活性ベース領域の端縁
に注入されるｐ形原子の量を制御することができる。露
出を減少させると、活性ベース領域の端縁におけるドー
パント原子の数が減少される。活性ベースの端縁におい
て必要とされる余分のｐ形ドーパントの量に依存して、
活性ベース内へのドーパントの拡散に基づき、マスク端
縁と酸化物端縁との間の重なり合いが僅かな場合であっ
ても、所望の効果を達成することができる。
【００２１】上述したところから明らかなように、本明
細書に開示した発明は、挙動の改善された、壁付エミッ
タのバイポーラトランジスタを製造する新規且つ有利な
方法、並びにトランジスタ自身を提供する。上述したと
ころは単に、本発明の例示的な方法及び実施例を開示し
記述したに過ぎない。当業者には理解されうるように、
本発明はその本質的な特徴から逸脱することなしに、他
の特定的な形態において実施可能なものである。例え
ば、本明細書では単層多結晶シリコンプロセスが記載さ
れているが、しかし本発明は二重層多結晶シリコンプロ
セスを含む他のプロセスにも用いることができる。従っ
て、本発明の開示は例示を意図したに過ぎず、特許請求
の範囲に記載された本発明の範囲を限定するものもので
はない。
【００２２】
【発明の効果】以上の如く本発明によれば、絶縁端縁に
おいてベースの厚みを増大させることが可能となる。従
って従来のようにエミッタとコレクタの間で電流漏洩部
位が提供されることはなく、これに従って降伏電圧の減
少も防止される。この場合にトランジスタの垂直方向の
寸法を増大させることは不要であり、また酸化物ウェル
領域を側方に拡大して酸化物とエミッタ領域の端縁との
間にギャンプを開けて表面積を増大させることも必要で
ない。かくして壁付エミッタを有する良好なバイポーラ
トランジスタが提供される。
【図面の簡単な説明】
【図１】従来技術による壁付エミッタ、多結晶シリコン
接点のバイポーラトランジスタの平面図である。
【図２】従来技術による壁付エミッタ、多結晶シリコン
接点のバイポーラトランジスタを図１の断面線で示す断
面で取って示す断面図である。
【図３】本発明による壁付エミッタ、多結晶シリコン接
点のバイポーラトランジスタの平面図である。
【図４】本発明による壁付エミッタ、多結晶シリコン接
点のＮＰＮバイポーラトランジスタを、製造におけるｎ
+注入工程中、図３の断面線で示す断面で取って示す断
面図である。
【図５】本発明による壁付エミッタ、多結晶シリコン接
点のＮＰＮバイポーラトランジスタを、製造におけるｐ
+注入工程中、図３の断面線で示す断面で取って示す断
面図である。
【図６】本発明による壁付エミッタ、多結晶シリコン接
点のＮＰＮバイポーラトランジスタを、図３の断面線で
示す断面で取って示す断面図である。
【符号の説明】
50 ＮＰＮバイポーラトランジスタ 52 ｎ極性エミッタ領域 54 絶縁酸化膜領域 56, 58 端縁 60 コレクタ接点 62 ベース接点 64 エミッタ接点 66 活性ベース 68 ｎ極性コレクタ領域 70 ｐ形基板 72 多結晶シリコン層 74 注入マスク

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 エミッタと、第１の極性のコレクタと、
    第２の極性のベースとを有する壁付エミッタバイポーラ
    トランジスタの製造方法であって、 絶縁酸化膜によって分離された第１の極性の領域を有す
    る半導体基板を準備する工程と、 第２の極性のドーパントで基板をドーピングして絶縁酸
    化膜に延びるベースを形成する工程と、 第１の極性のドーパントで基板をドーピングして絶縁酸
    化膜に延びるエミッタを形成する工程と、及びエミッタ
    が絶縁酸化膜に延びている部分で半導体基板を第２の極
    性のドーパントでさらにドーピングして、絶縁酸化膜に
    隣接するベースにおいて第２の極性のドーパントのレベ
    ルを増大させる工程とからなる方法。
  2. 【請求項２】 トランジスタがＮＰＮトランジスタであ
    り、エミッタ及びコレクタの極性が負であり、ベースの
    極性が正である、請求項１の方法。
  3. 【請求項３】 エミッタが絶縁酸化膜に延びている場所
    において半導体基板をさらにドーピングする工程が、ド
    ーパントを30〜60ＫＶの範囲内のエネルギーでイオン注
    入することによって行われる、請求項２の方法。
  4. 【請求項４】 トランジスタがＰＮＰトランジスタであ
    り、エミッタ及びコレクタの極性が正であり、ベースの
    極性が負である、請求項１の方法。
  5. 【請求項５】 各ドーピング工程が、イオン注入工程
    と、その後のアニーリング工程を含む、請求項１の方
    法。
  6. 【請求項６】 絶縁酸化膜領域の端縁に延びるエミッタ
    領域を有する壁付エミッタバイポーラトランジスタの製
    造方法であって、 第１の極性の領域を分離するよう半導体基板に絶縁酸化
    膜を形成する工程と、 多結晶シリコン層を基板上に堆積する工程と、 第２の極性のドーパントで基板の一部をドーピングして
    第２の極性のベース領域を形成する工程と、 基板のエミッタ領域を形成すべき場所において、基板の
    一部及び多結晶シリコンを第１の極性のドーパントでイ
    オン注入し、形成された場合にエミッタ領域を絶縁酸化
    膜まで延在させる工程と、 エミッタ領域が絶縁酸化膜に延びる場所において、基板
    の一部及び多結晶シリコンを第２の極性のドーパントで
    イオン注入する工程と、及び基板をアニーリングしてイ
    オン注入された第２の極性のドーパントを絶縁酸化膜に
    隣接するベース領域内に拡散させる工程とからなる方
    法。
  7. 【請求項７】 エミッタ領域が絶縁酸化膜に延びる場所
    において、基板の一部及び多結晶シリコンを第２の極性
    のドーパントでイオン注入する工程が、多結晶シリコン
    にベース結合を形成するよう第２の極性のドーパントで
    基板及び多結晶シリコンをドーピングする工程と同時に
    行われる、請求項６の方法。
  8. 【請求項８】 エミッタが絶縁酸化膜に延びる場所にお
    いて、第２の極性のドーパントで基板の一部及び多結晶
    シリコンをイオン注入する工程が、エミッタ領域上の多
    結晶シリコンをマスクして絶縁酸化膜に隣接するエミッ
    タ領域の部分だけを露出させる工程を含む、請求項６の
    方法。
  9. 【請求項９】 エミッタ領域上の多結晶シリコンをマス
    クする工程が、絶縁酸化膜に隣接するエミッタ領域の約
    0.2マイクロメートルを露出する、請求項８の方法。
  10. 【請求項１０】 トランジスタがＮＰＮトランジスタで
    あり、エミッタ及びコレクタの極性が負であり、ベース
    の極性が正である、請求項６の方法。
  11. 【請求項１１】 エミッタが絶縁酸化膜に延びる場所に
    おいて、第２の極性のドーパントで基板の一部及び多結
    晶シリコンをイオン注入する工程が、ドーパントを20〜
    100ＫＶの範囲内のエネルギーでイオン注入することに
    よって行われる、請求項１０の方法。
  12. 【請求項１２】 トランジスタがＰＮＰトランジスタで
    あり、エミッタ及びコレクタの極性が正であり、ベース
    の極性が負である、請求項６の方法。
  13. 【請求項１３】半導体基板に絶縁酸化膜を形成して第１
    の極性の領域を分離する工程と、 多結晶シリコン層を基板上に堆積する工程と、 基板の一部を第２の極性のドーパントでドーピングして
    第２の極性のベース領域を形成する工程と、 基板の一部と多結晶シリコンを第１の極性のドーパント
    によってドーピングして、絶縁酸化膜に延びる第１の極
    性のエミッタ領域を形成する工程と、及びエミッタ領域
    が絶縁酸化膜に延びる場所において、第２の極性のドー
    パントで基板及び多結晶シリコンをさらにドーピング
    し、絶縁酸化膜に隣接するベース領域における第２の極
    性のドーパントのレベルを上昇させる工程とからなるプ
    ロセスによって製造される、壁付エミッタバイポーラト
    ランジスタ。
  14. 【請求項１４】 エミッタ領域が絶縁酸化膜に延びる場
    所において、第２の極性のドーパントで基板及び多結晶
    シリコンをさらにドーピングする工程が、第２の極性の
    ドーパントによって基板及び多結晶シリコンをドーピン
    グして多結晶シリコンにベース接続を形成する工程と同
    時に行われる、請求項１３のトランジスタ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5863823A (en) * 1993-07-12 1999-01-26 Peregrine Semiconductor Corporation Self-aligned edge control in silicon on insulator
US5973363A (en) * 1993-07-12 1999-10-26 Peregrine Semiconductor Corp. CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator
US5864162A (en) * 1993-07-12 1999-01-26 Peregrine Seimconductor Corporation Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire
US5930638A (en) * 1993-07-12 1999-07-27 Peregrine Semiconductor Corp. Method of making a low parasitic resistor on ultrathin silicon on insulator
US5581115A (en) * 1994-10-07 1996-12-03 National Semiconductor Corporation Bipolar transistors using isolated selective doping to improve performance characteristics
WO1997027630A1 (en) * 1994-10-07 1997-07-31 National Semiconductor Corporation Bipolar transistor having a collector region with selective doping profile and process for manufacturing the same
US5605849A (en) * 1994-10-07 1997-02-25 National Semiconductor Corporation Use of oblique implantation in forming base of bipolar transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4199380A (en) * 1978-11-13 1980-04-22 Motorola, Inc. Integrated circuit method
JPS5852339B2 (ja) * 1979-03-20 1983-11-22 富士通株式会社 半導体装置の製造方法
JPS57149770A (en) * 1981-03-11 1982-09-16 Mitsubishi Electric Corp Manufacture of semiconductor device
US4465528A (en) * 1981-07-15 1984-08-14 Fujitsu Limited Method of producing a walled emitter semiconductor device
JPS5812337A (ja) * 1981-07-16 1983-01-24 Nec Corp 半導体装置の製造方法
US4624046A (en) * 1982-01-04 1986-11-25 Fairchild Camera & Instrument Corp. Oxide isolation process for standard RAM/PROM and lateral PNP cell RAM
JPS5969946A (ja) * 1982-10-15 1984-04-20 Toshiba Corp 半導体集積回路及びその製造方法
US4669179A (en) * 1985-11-01 1987-06-02 Advanced Micro Devices, Inc. Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions
KR100200058B1 (ko) * 1990-08-07 1999-06-15 클라크 3세 존 엠 반전 주입물을 분리시키는 방법
US5289024A (en) * 1990-08-07 1994-02-22 National Semiconductor Corporation Bipolar transistor with diffusion compensation

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