JPS63185067A - 半導体絶縁ゲート電界効果トランジスタとその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｘ　２−ｈ匹皿旦皇Ｉ この発明は半導体トランジスタ、更に具体的に云えば、
金属−酸化物一半導体（ＭＯＳ）トランジスタの様な絶
縁ゲート電界効宋トランジスタに関する。

、従来の技術及び問題点 個別部品としてのトランジスタからＶＬＳＩ（ｌｉ１人
規模集積）回路までに及ぶ電子装置は、過去何年かにわ
たって、いろいろの方法でコスト及び性能が改善されて
いる。その１つのやり方は、使われる回路素子の寸法を
小ざくすることである。

７１幕本回路素子がトランジスタであり、更に高級で一
層密度の高い回路では、絶縁ゲート電界効果トランジス
タ（ＩＧＦＥＴ＞である。現在の技術はこの様なトラン
ジスタで土にシリコンを′＋導体、ぞして酸化シリコン
を絶縁体として用いている。

この為、この結果得られるトランジスタが普通金属−酸
化物−半導体電界効果トランジスタ、即ち、ＭＯＳＦＥ
Ｔとげばれる。従って、製造し１ｇるＭＯ８Ｆ［Ｔが小
さくなればなるほど、シリコン・スライス上の所定の表
面積を占めるＭＯ８Ｆ［Ｉ’がそれだ（〕多くなり、こ
れによって一層″？ＱＩでイｊ力なＶＬＳ　（回路をコ
ストを上ばて製造することが出来る。

ＭＯＳＦＥＴの寸法を縮小する際のυ１約が、トランジ
スタのチャンネル長の寸法である場合が多い。チャンネ
ル長 インの間の区域であり、ディジタルの用途では、これを
選択的に非導電にし及び導電させて、所望のディジタル
動作を行なわせる。従って、作用能力のある半導体装置
を製造する為には、明確に限定されたチャンネル長 のチャンネル長が次第に小さくなるにつれて、僅かなｎ
上の誤差又は小さな粒子状汚染物によって、チャンネル
が直ぐに永久的に短絡し、トランジスタ及びＶＬＳ　Ｉ
装置が作用しなくなる様にすることがある。

更に、周知の様に、チャンネル長は装置の重要な電気特
性を左右する。その１つの特性は、ゲート電圧に対する
ソース・ドレイン電流の依存性の値であり、これは普通
装置のトランスコンダクタンスと呼ばれる。装置のトラ
ンスコンダクタンスが増加するにつれて、トランジスタ
のスイッチング速皮が高くなる。所望の電気的な挙動を
持つ集積回路を製造する為には、集積回路内にある個別
のトランジスタのトランスコンダクタンスを十分に！、
１ｌｔｌｌな番）ればならない。この為には、こういう
装置のＭＯＳトランジスタのチャンネル長を十分にｉ、
ＩＪ　ｍすることが必要である。

従って、非常に小さいが制ｍ　’１１能なチャンネル長
を持つＭＯＳ　Ｆ　Ｆ　１−をＶＬＳＩの回路設計に取
入れることが望まし、い。従来、制御可能であった最小
のチャンネル長は１ミク［１ン（マイク１１メータ）程
度であった。現在の方法は、主に写真製版であるが、許
容公差を２０％よりよくして、１ミクロンより小さいパ
ターンを焼付１Ｊるのが現在の装置では困難であるため
、一層小さいトランジスタを実質的に製造することが出
来ない。１つの装置の中で又は装置毎にブヤンネル艮が
２０％変化すると、回路の電気的な性能は希望するもの
に至らない。

従って、この発明の目的は、ｎ度のチャンネル長の制御
が出来る様な方法によって製造することの出来る、短い
ヂ１１ンネル長を持つＭＯＳトランジスタ構造を提供す
ることである。

この発明の別の目的は、１分に制御されたヂトンネル長
を持つと共にゲート・ドレイン闇静電容醋を最小限に抑
えたＭＯＳトランジスタ構造を提供することである。

この発明の別の目的は、１ミクロン未満のチャンネル長
を持つと共に、占めるシリコン表面積が小さいＭＯＳト
ランジスタ構造を提供することである。

この発明の別の１的は、この様なＭＯＳトランジスタ構
造を￥Ｊ造する方法を提供することである。

ディジタル論理動作では、チャンネルのどちら側を反対
側に対して正にバイアスするか（即ち、ｎチャンネル拡
散部のドレインとして作用させるか）に関係なく、トラ
ンジスタの動作が同じであることが好ましい。更に、高
圧の用途では、この様なトランジスタを構成する時の高
いドーピング密度を避けるのが役立つ場合が多い。こう
いう高いドーピング密度は、短いチャンネル長とＩｌｌ
連して、ソース・チャンネル間のｐｎ接合のダイオード
降伏電圧を制限すると共に、チャンネル領域が比較的低
い電圧で「パンチスルー」を起し、こうしてトランジス
タに印加することの出来るバイアス１１ζ圧を制限する
。

従って、この発明の目的は、１ミクロンより小さい短い
ブーヤンネル長を持ち、高度のチャンネル長の制御が出
来る様な方法によってＭ造され、トランジスタの動作が
、チャンネル間 レイン領域として作用させるかに無関係である様なＭＯ
Ｓトランジスタ構造を提供することである。

この発明の別の目的は、チャンネル長が十分に制御され
、ゲート・ドレイン間の静電容縫を最小限に抑え、使う
シリコン表面積が小さいと云う利点を持ち、高圧動作が
出来る縦形Ｍ　ＯＳ　’Ｉ・ランジスタ１Ｍ３２ｔを提
供することである。

この発明の別の目的は、上に述べた利点を持つと共に、
改良されたダイオード降伏電圧及び改良されたバンチス
ルー電圧を持つＭ　ＯＳ　ｌ−ランジスタを提供するこ
とである。

この発明のその他の目的及び利点は、１ス下図面につい
て説明する所から、当業者に明らかになろう。

、１　、を解決する　の手段及び作 この発明は、ゲート酸化物をトレンチ内にデポジットし
、チャンネルがトレンチの側面に沿って垂直方向に作ら
れる様なＭＯ８ｊｆｆ界効果トランジスタに用いること
が出来る。ソース、チャンネル及びドレイン領域が基板
に対する３回の拡散によって形成され、ドレイン領域が
この３者の内で一番深く、チャンネルが次に深く、ｎつ
ソース及びドレインとは反対の８Ｉ電型であり、ソース
領域が・一番浅い拡散である。トレン１内のゲート酸化
物に隣接して同形に配置した電極により、トレンチの側
面に沿った、ソースからドレインまでのＳ電ヂャンネル
の有無をａ、１ＩＩＩｌすることが出来る。一番深い拡
散、即ち、ドレインは、その電極の下にある、トレンチ
から隔たる領域で一層深くなる様に作り、こうしてドレ
イン抵抗及びゲート・ドレイン間静電容量を最小限に抑
える。装置の閾値ＭＬ〔を外部から制御する為に、電極
をチャンネル拡散部に接続することが出来る。

更にこの発明は、トレンチ内にゲート酸化物がデボジツ
ｉ・されていて、チャンネルがトレンチのＪ１側に沿っ
て垂ｉ方向に作られている様なＭＯ８電界効果トランジ
スタに用いることが出来る。エピタキシャル層にチャン
ネル領域を拡散することにより、トランジスタが作られ
る。この拡散は多数の段階に分けて行なうことが出来る
。第１の打込み及び拡散が、隣合ったトランジスタの間
の隔Ｖ領域を形成する。この拡散はエピタキシャル層よ
り上方の基板に達する。第２の打込み及び拡散はエピタ
キシャル層の表面から拡厚っていてよく、エピタキシャ
ル層の部分を互いに隔離するのに役ｔｒち、こうしてソ
ース及びドレイン領域がｒｉＪＪ格しない様にする。第
３の段階はエピタキシャル層の表面の下にチャンネル領
域を形成するものであり、このチャンネル領域が第２の
打込み及び拡散によって形成された領域に接続される。

エピタキシャル層を通って基板まで入込むトレンチをエ
ッチした後、そしてトレンチ内にゲート酸化物を成長さ
せた後、ゲート酸化物に隣接してゲート１権を同形に配
置する。このゲート電極がトレンチの側面に沿って、ソ
ースからドレインまでのチャンネルの導電を制御する。

トランジスタの閾値電圧を制御する為に、電極をチャン
ネル拡散部又は基板に接続することが出来る。エピタキ
シャル領域を使ってソース及びドレイン領域を形成する
ことにより、ダイオード降伏電圧及びバンチスルー電圧
が高くなると共に、トランジスタの対称的な動作が出来
る。

友−隻−１ 従来、１ミク［コン未満のチャンネル長を持つ金属−酸
化物−半導体電界効果１〜ランジスタ（ＭＯ８ＦＥ　ｒ
）を製造する種々の方法が提案されている。こういう方
法は、ＶＬＳ　１回路に要求される許容公差に一員性を
もって製造するのが困難であるとか、処理が非常に費用
がかかる又はｌ！ｉ雑であるとか或いはその両りである
と云う欠点があった。

こういう方法がトランジスタを反復的に経済的に製造す
ることが出来なかったことが、この出願の発明の取上げ
る所である。

第１ａ図には、周知の写真製版方法によって製造された
ＭＯＳトランジスタの断面図が示されている。ゲート酸
化物２は、二酸化シリコン、窒化シリコン又はその他の
誘電体材料の薄膜であるが、シリコン基板３の表面の選
ばれた区域の上に成長ざｔ！’Ｕ、ＭＯ８Ｆ［Ｔの絶縁
誘電体として作用させる。ポリシリコン層４を基板３の
全面の上にデポジットし、ゲート電極として作用させる
が、パターンを定めて所望の幅（今の場合は約０．５ミ
クロン）にエッチ覆る。この様にパターンを定めで１ツ
チングした後、燐又は砒素（ｎ形ドーピングの場合）又
は硼素（ｐ形ドーピングの場合）の様なドーパントをデ
ポジットし、拡散させて、ソース領１ｄ６及びドレイン
領域８を作る。第１ａ図の例では、ソース領域６及びド
レイン領域８の１（Ｉ）ｊの名称は任意である。第１ａ
図は、ソース領域６、ドレイン領域８及びゲート電極４
に対りる夫々のソース、ドレイン及びゲート接続部を略
図で示しである。

動作について説明すると、第１ａ図のＭＯＳトランジス
タは、ソース領域６とドレイン領域８の間の導電が、ポ
リシリコン・ゲート４の下にある導電チャンネルの存在
及びその範囲に関係する様になっており、この導電チャ
ンネルがソース領域６に対するポリシリコン・ゲート４
の電圧に関係することは周知の通りである。、基板３が
ｐ形であると仮定し、ソース領１４６及びドレイン領域
８がｎ形であると仮定すると、ソース領＋ｆＪ、６に較
べてポリシリコン・ゲート４に正の電圧を印加すると、
ゲート酸化物２にかかる電界の為に、ソース領域６及び
ドレイン領１４８の間のｐ影領域が反転する傾向がある
。この領域の１強い」反転が起る点（その簡のソース領
域６に対するポリシリコン・ゲート４の電圧を閾値電圧
と定義する）で、ソース領域６に較べてドレイン領域８
に正の電位を印加すれば、電流がドレイン領域８からソ
ース領域６にＳ電する。今日の集積回路では、第１ａ図
のトランジスタはエンハンスメント・モード形であり、
これはポリシリコン・ゲート４とソース領域領域６の間
の電圧の差がゼロの状態（ドレイン領域８はソース領域
６に対して正のバイアスを持つている状態）で、ソース
領域６からドレイン領域８までのポリシリコン・ゲート
４の下にＪ［チャンネルが存在しない（即ら、閾ｆＩｉ
電１［がゼロより大きい）ことを意味する。

然し、トランジスタのチャンネル長が短くなるにつれて
、第１ａ図のトランジスタの性能の望ましくない変動性
が大きくなる。例えば、現在の写真製版技術は最小のゲ
ート幅と、パターンを定めた時に約０．５ミクロンにｖ
１限している。ポリシリコン・エッチ・ブＯセスの変動
により、ポリシリコン・ゲート４の幅がかなり（０，１
ミクロン程度、又は所期のゲート幅の２０％）変化する
ことがある。更に、第１ａ図から明らかな様に、ソース
領域６及びドレイン領域８はポリシリコン・ゲート４の
下に横方向の拡散部を持つ拡散領域である。従って、拡
散過程の変動により、横方向拡散部に変動が起り、その
結果ソース領１４６とドレイン領域８の間のチャンネル
長に史に変動が起ることがある。第１ａ図で、チャンネ
ル長全体が基板３の表面にあるから、トランジスタが占
める表面積がチャンネル長と直接的な関係があることに
注意されたい。こういう理由で、製造設備が１ミクロン
未満のチャンネル長を持つ第１ａ図のトランジスタ、を
−ｒ３竹をもっＵＩＦＪ造する能力並びに第１ａ図のト
ランジスタを用いた集積回路の表面積を縮小し得る能力
が必然的にｌ＋ＩＪ限される。

次に第１ｂ図には、第１ａ図のトランジスタに固有なこ
ういう問題の幾つかを軒減しようとする従来のＭＯＳト
ランジスタが示されている。第１ｂ図のＭＯＳトランジ
スタは第１ａ図のＭＯＳトランジスタと略同様であるが
、ゲート酸化物２及びポリシリコン・ゲート４の下に強
くドープした領域１０が存在する点が異なる。強くドー
プした領域１０は、ソース領域６及びドレイン領域８に
使われるドーパントとは反対の尋常り（のドーパントの
イオン・ビームを基板３に打込むことにより、ゲート酸
化物２の成長の萌に作られる。例えば、第１ｂ図のトラ
ンジスタをｎチャンネルにする場合、基板３がｐ形であ
り、ソース領域６及びドレイン領域８がｎ形であり、従
って強くドープした領域１０はｐ形であって、Ｎ県イオ
ンのビームによって作られる。ゲート酸化物２を成長さ
せる際の余分の拡散の後、又は別個の内方駆動拡散■稈
により、ｐ十形領域１０が基板の中に所望の深さまで伸
びる。その後、ポリシリコン４をデポジットし、パター
ンを定め、エッチすることは前に述べた通りである。ｐ
−４形領域１０が存在することにより、チャンネル層が
ポリシリコン・ゲート４の幅によらず、その代りにＰ十
形領域１０の幅に関係する為に、ポリシリコン・ゲート
４を実際のチャンネルより幅広くすることが出来る。そ
の後、燐又は砒素をデポジットして拡散し、ソース領域
６及びドレイン領域８を形成するが、１）十形領域１ｏ
がチャンネルを定めているから、横方向拡散はあまり影
響がない。Ｆ）十形領域１０の不純物濃度がソース領域
６及びドレイン領域８の不純物濃瓜の少なくとも１０倍
であり、この為、もしｎ形不細物がＰ十形領域１ｏの中
に拡散しても、このｎ形不細物のｌＩ麿はＰ十形領域１
０にあるｐ彫工細物の濃度に較べて問題にならない。そ
の結果、ポリシリコン・ゲート４のパターンぎめの精度
に左右されないチャンネルの短いＭＯＳトランジスタを
形成することが出来るが、その為には、余分のイオン打
込み工程が必要であり、これは半轡体装置を製造する時
のコストのかかる工程である。

更に、ポリシリコン・ゲート４は、第１ａ図のトランジ
スタと同様に、依然として少なくとも０．５ミクロンの
幅にパターンを定めるから、この装置が占める表面積は
比較的大きい。第１ｂ図の装置の電気特性も、ソース領
域６及びドレイン領域８に対するポリシリコン・ゲート
４の重なりの影響を受ける。これは、その間にゲート酸
化物２を挟んだこの噛なりが、有意のゲート・ソース問
ゲート・ドレイン間静電容ωを設定し、装置のスイッチ
ング特性を劣化させるからである。

第１Ｃ図は従来の１ミクロン未満の１ヤンネル長を持つ
別のＭＯＳトランジスタを示す。このトランジスタでは
、基板３の本体の中に、トレンチ１２のパターンを定め
てエッチする。燐でドープされたシリコン（ｎチャンネ
ル・トランジスタに対し。ｆｌＬ、、ｐチャンネル・ト
ランジスタに対しては１索又は別の■族ドーパントを使
う）を化学反応気相成長により、好ましくは低圧化学反
応気相成長（ＬＰＧＶＤ）方法によってトレンチ１２の
底にデポジットする。あるｌＮ１Ｆｌの間、シリコンを
＾ｒ−の環境にざらした後、燐のドーパントが周囲の領
域に拡散し、トレンチの底でシリコンの中に拡散した専
電ＷＪ１４が残る。ソース領域６及びドレイン領域８を
形成するｎチャンネル拡散部も、トレンチの底に導電層
１４を形成するのと同じＩＰ　ＣＶ　Ｄ方法によって作
られるが、或い番よトレンチ１２のパターンを定めてエ
ツチングする前の標準的な拡散によって行なっＣもよい
。ソース領域６及びドレイン領域８が基板３内に存在す
る状態になってから、ゲート酸化物２及びポリシリコン
・ゲート４を夫々成長させ並びにデポジットする。

このトランジスタは、第ｔａｅＲ１及び第１ｂ図につい
て前に述べたトランジスタと同じく、ポリシリコン・ゲ
ート４に印加された電！（に応じて動作りる。ポリシリ
コン・ゲート４の電位がソース領域６及び導電層１４の
間、並びドレイン領域８及び導電層１４１４の間のＰ影
領域を反転するから、電流がドレイン領域８からソース
領域６に流れることが出来る。第１Ｃ図のトランジスタ
は、チャンネル長の一部分が基板３の面に対しである角
度の向きである為に、そのチャンネル長よりも小さい表
面積を占める様に製造することが出来るが、トランジス
タのチャンネル長は依然として１ミクロンを越え、これ
は１ミクロン未満のチャンネル長を持つトランジスタの
トランスコンダクタンス（並びにそれに伴ってスイッチ
速麿）の利点の幾分かが打消される傾向がある。更に、
第１Ｃ図のトランジスタでは、「）形区域（ソース領域
６、ドレイン領域８及び導電層１４）の上にポリシリコ
ン・ゲート４のかなりの重なりが存在することに注意さ
れたい。この為、トランジスタに対する４荷として作用
する有意の寄生静電容耐が生ずる。

こういう静電容量は、甲にポリシリコン・ゲート４の幅
を調節することによって減らすことは出来ず、その代り
に、ゲートとソース及びゲートとドレインの小なりを少
なくする為に、ソースに＋　ｌＩｌ！６及びドレイン領
域８の拡散の深さを変えることによって減少しなければ
ならない。然し、それに応じてトレンチ１２の深さも浅
くしないと、チせンネル長が拡散の深さと共に変化する
。ソース領域６及びドレイン領域８の拡散の深さの変化
に関係なり、導電１１１１４に対するポリシリコン・ゲ
ート４の小なりは容易に最小にすることが出来ない。

最後に、導電層１４を正しく作る為に必要な【１〕Ｃｖ
Ｄ方法は、こういう技術を利用しないプロ廿スに較べて
、非常にコストがかかる。

第２図にはこの発明のトランジスタの断面図が示されて
おり、このトランジスタの構成部分をム■しく説明する
。例として、第２図の１−ランジスタはｎチャンネル・
トランジスタであるが、以下説明する構造がｐブー１ｒ
ンネル・トランジスタにも同じく適用し＃ｌＩることを
承知されたい。ｊ、（板２０は単結晶シリコンで、＜１
００＞配向を持ち、ｐ形になる様に軽くドープされてい
る。基板２０にトレンチ２２がエッチされるが、これは
略矩形の断面形である。第２図ではゲート酸化物２４と
して示した二酸化シリコン層がトレンチ２２と同形であ
り、ゲート誘電体として作用する。この実施例のゲート
酸化物２４を二酸化シリコンと述べたが、窒化シリコン
の様な外の誘電体材料を使っても同じ役に立つことを承
知されたい。ゲート電極２６がゲート酸化物２４と同形
であり、導電材料、好ましくは多結晶シリコンで作られ
る。ドレイン領！４２８は燐でドープした領域（ｎ形）
であって、す板２０の表面まで及びトレンチ１２の区域
内の予定の深さまで伸びている。チャンネル領域３０は
硼素でドープした領域（ｐ形）であって、同じく基板２
０の表面まで伸びているが、トレンチ２２の区域では、
ドレイン領域２８よりも浅い。ソース領域３２は砒素で
ドープした領域であって、これも基板２０の表面まで伸
びているが、トレンチ２２の区域ではチャンネル領域３
０より浅い。

ソース領域３２、ドレイン領域２８及びゲート″Ｉｉ極
２６に対する電気接続が第２図に図式的に示されている
。トランジスタのこれらの部分に対する物理的な接続は
、勿論半導体チップ内の領域と接触する為の周知の任意
の方法で行なうことが出来る。動作について説明Ｊると
、ソース領域３２に比して正の電圧をドレイン領域２８
に印加する。

ゲート電極２６の電圧を選択的に制御して、トレン１２
２の側面に沿った、ドレイン領ｂｙ、　２　ａ及びソー
ス領１４３２の間のチャンネル領域３０の導電度を制御
する。事実上、第２図は、ゲート電極２６に印加される
電ｆ［が、ドレイン領域２８０電Ｉｔにトランジスタの
閾１直電圧を加えた値よりかなり小さい状態のトランジ
スタ、即らドレイン領域２８及びソース領域３２の間の
７１−せンネルが導電していない状態を示している。基
板２０とゲート酸化物２４の間、並びにゲート電極２６
とゲート酸化物２４の間の界面に捕捉された電荷、及び
ブヤンネル領域３０内のドーパント濃度の様な要因に応
じて、トランジスタの閾値電圧がゼロより小さいことが
あることに注意されたい。勿論、この場合、オフ状態に
する為には、ゲート電極２６の電圧はソース領域３２に
対して負である。この状態では、チャンネル領１ｉ１３
０の内、トレンチ２２の全ての側面でゲート酸化物２４
に隣接している部分は依然としてｐ形である。即ち、チ
ャンネル領域３０のこの部分にある多数電荷担体は、電
子で番よなく正孔である。その結果、ドレイン領域２８
とヂ１１ンネル領域３０の間、及びソース領域３２と１
−１シンネル領域３０の間に逆バイアスされたｐｎ接合
が存在し、ドレイン領１２８がらソース領域３２への電
流の流れを防止する。

第３図には、ゲート電極２６に印加される電圧が、トラ
ンジスタの閾値電圧より大きな分だけ、ソース領域３２
の電圧より高い時の第２図のトランジスタの状態が示さ
れている。ドレイン領域２８にはソース領域３２に比し
て正の電圧が印加されている。ソース領域３２に較べて
ゲート電極２６に正の電圧があることは、ｎ形ソース領
域３２からチャンネル領域３０に自由電子を引寄せる効
宋を持つ。ゲート電極２６の電圧が十分高ければ、チャ
ンネル領域３ｏに引寄せられた自由電子が、チャンネル
領域３０内の硼素ドーパントが持つ正孔の数を越え、こ
の為、チャンネル領域３０のこう・いう部分では、正孔
ではなく電子が多数電荷Ｈ１体になる。チャンネル領域
３０の内、ｐ形からｎ形に反転した区域が第３図では反
転領域３４として示されている。勿論、反転領域３４は
ゲート酸化物２４に隣接している、即ち、電界が一番強
いＩ：ユにある。トランジスタの同値電圧は、反転領域
３４がドレイン領域２８からソース領域３２まで完全に
伸びる様な、ゲート電極２６及びソース領ｉＩＩ！３２
０間の差電圧の値と定義される。従って、ゲート・ソー
ス向電圧が第３図に示す様に同値電圧を越える時、ドレ
イン領域２８からソース領域３２への電流の流れを抑１
１１１　Ｌ、たｐｎ接合がもはや存在せず、この時電流
が反転［４３４を通ってドレイン領域２８からソース領
域３２へ流れることが出来る。ゲート電ｌｆ！２６に印
加された電圧がドレイン領域２８及びソース領域３２の
間の電流の導通を制御するから、トランジスタ動作が行
なわれ　　　′る。

周知の様に、ＭＯＳトランジスタの内、その中に反転領
域３４を形成しようとする部分に電圧を印加した場合、
閾値電圧を変調することが出来る。

従って、第２図及び第３図に図式的に示した１ｆｌｉを
介してチャンネル領域３０に印加される電圧が、トラン
ジスタの＠給電Ｉ（の値に影響を与える。チャンネル領
域３０に対する物理的な接触は、第２図及び第３図に示
す様に表面から行なってもよいし、或い番よ基板２０に
対する接触によって行なってもよい。第２図及び第３図
に示すｎチャンネル・トランジスタでは、ソース領域３
２に対して負である電圧がチャンネル領域３０に印加さ
れると、トランジスタの閾値電圧が高くなる。

この発明に従って構成された第２図のトランジスタは、
従来に較べて＠要な利点を持つ幾つかの特徴をイＪする
。先ず第２図のトランジスタのチャンネル長は、ｐ形チ
ャンネル領域３０の深さによって決定されるが、これは
周知の拡散方法により、０．１５ミクロンと云う様に浅
い深さに１１ｍすることが出来る。ＭＯＳトランジスタ
のチャンネル長を拡散によってυＪｆｌｌすることが出
来る様にすることにより、１ミクロン未満のチャンネル
長を定める為にもはや写貴製版方法に頼る必要はなくな
り、制御作用をよくして一層短いチャンネル長がＫＪら
れる。更に、横方向の拡散がチャンネル長の寸法に影Ｗ
Ｉ！ず、ぞの為トランジスタの電気特性に影響せず、ト
ランジスタのチャンネルから離れた重要でない区域に於
ける装置の配置にのみ影響する。更に、チャンネルが垂
直であるから、第２図のトランジスタに必要なチップの
表面積の大きさがそのチャンネル長に関係せず、ドレイ
ン領域２８、ゲート電極２６及びソース領域３２に電気
接続するのに必要な面積によって定められる。こういう
接続は、従来のプレーナ形トランジスタを含めてＪどん
なトランジスタにも必要なことは勿論ぐある。従って、
第２図・のトランジスタは、従来のトランジスタと同じ
機能を達成する為に必要とする表面積が一層小さいとい
つ同右の性質を持っている。

第２図に示したドレイン領域２８の形が別の重要な電気
的な利点をもたらす。ゲート電ＭＩ２６がトレンチの中
でだけドレイン８２８と重なり、しかも、チャンネルＴ
Ｉ４域３０を越えて伸びるドレイン領域２８の深さの間
だけである。これから説明する方法を利用して、この深
さは約０．３０ミクロンに制限することが出来る。ゲー
ト・ドレイン内ｉ５電容醋がこのマドなりに正比例する
から、このゲート・ドレイン間のやなりの面積がトラン
ジスタの電気特性の観点からｆ１妻である。ゲート・ド
レインｌコ静電容間は、トランジスタの実効利得が一定
にとずまる最ｔＳ周波数の値の様なパラメータに影響を
与える。ゲート・ドレイン間静電容かが増加するにつれ
て、スイッチング速痕が下がる。

実効的な小１３号静電容ｈ！１（即ら、ミラー静電容１
−）が増加すると、ゲート・ドレイン閤静電を願は何ｒ
ａ　（ＪＲ９加プるから、ゲート・ドレイン間静電容量
は特に掻斂な影響がある。同様に、ソース領域３２に対
するゲ・−トＴ１捗２６の１なりも、こ）で説明するト
ランジスタでは約０．２５ミクロンに縮小することが出
来、従来のプレーナ形及びぞの他のトランジスタに較べ
て、ゲート・ソース問静電＊ｍを減少することが出来る
。周知の様に、ゲート・ソース問静電容敞が増加すると
、スイッチングｖＩ間が近くなる（ゲート電圧がヂトン
ネル領域３０に対して影響を持つ様になり得る前に、ゲ
ート・ソース間静電ＷＭが必然的にゲート電圧によって
充電される）。トランジスタの７す０グ用途では、ゲー
ト・ソース間１ｉｆｆ１電＊　ａ５　Ｇ、ｌ、トランジ
スタの実効利得が一定にとゾまる醗高周波数のｆｎｌ、
：も影響がある。この発明に従って構成されたトランジ
スタは現存の技術によって、ゲート・ソース聞及びゲー
ト・ドレイン間の重なり及び静電′ｆ３−が極く小さい
、１ミクロン未満のチｔｌンネル長を持つトランジスタ
を経済的に作ることが出来る様に４６゜ 第２図はドレイン（ｉｒｉｉ４２８が、トレンチ２２よ
りある距離だけ離れた所で、基板２０の中に−Ｒ４深く
入込んでいることを示している。この特徴がトランジス
タの直列ドレイン抵抗を小さくする。

材料の抵抗値は断面積に反比例するから、ドレイン領域
２８の様な４電領域の断面積を増加４ることにより、イ
れが回路に対して持つ抵抗値が小さくなる。然し、もし
ドレイン領域２８と、トレンブー２２に隣接する点を含
めて、その全長にわたって一層深くすれば、前に述べた
様にゲート・ドレインｖｄｎ′ｌｌ′ｆＪｍが増加づる
。ゲート・ドレイン間静電容量及びドレイン抵抗の両方
を最小限に抑える為に、ドレイン領域２８は、トレンチ
２２では浅いが、その電気接点の下にある、トレンチ２
２からある距離だけ鋪れた所では、−１ｉｌｌ深くなる
様にドレイン領域２８を作る。優で説り１するが、この
特徴はイオン打込み工程を追加することを必要とする。

次に第４８−乃至第４ｈ図について、第２図のトランジ
スタをｗ１１造する好ましい方法を説明する。

第４ａ図は基板２０の断面図で、ドレイン領域２８の区
域を限定するマスク層４０を示している。

前に述べた様に、Ｕ板２０はｉｔｔ結晶シリコンで＜１
００＞配内を持も、ｐ形に軽くドープした材料であるこ
とが好ましい。マスクｌ１１４０は、シリ゛コン基板の
選ばれた区域だ番夕にイオン・ビームからのイオンが打
込まれる様に、イオン打込み用マスクを作る分野で「４
知の方法によって作られる。

例えば、露光しく現像した時にマスク用フィルム、にな
るフォトレジスト層をす板２０に［１１転付省させる。

打込みをしようとする区域が不透明で、打込みから遮蔽
すべき区域が透明である）Ｊ　ｌ−マスクを基板２０に
ＰＩ３接して配教し、基板２０の表面を強麿の強い光に
露出する。フォトマスクを取入り、フォトレジストを現
像し、露出しなかったフォトレジストを基板２０から除
去し、イオン打込みから遮蔽すべき基板２０の区域のｌ
−１，：環像澗みフォトレジスト層を残１．この代りに
、打込みから遮蔽すべき区域が不透明で、打込みを（べ
き区域で透明な７ｔトマスクと共に、露光はしないが、
現像した場合にマスク用フィルムになるフォトレジスト
を用いてもよい。何れの方式でも、最終的な結果として
、第４ａ図に示１マスク層４０が得られ、これはそれが
田っている区域では、付勢されたイオンが基板２０に達
しない様にする。第４ａＭは＋１ｖ１された燐イオンの
ビーム（矢印で示す）に基板２０が露出されることを示
す。典型的な線量は４［１１イオン／傭３でエネルギは
４０ｋｅＶであり、これは現存の打込み装ｖｉで周知の
方法を用いて容易に得られる。ドープ層４２、即ち燐イ
オンでドープされた基板２０の表面近くの領域が、この
イオン打込みによって得られる。

第４ｂ図には、第２のイオン打込み土程が示されている
。マスクＮ４０を基板２０の表面から取去り、マスク層
４１を基板２０の表面の上に第４ｂ図に示す位置に配置
　ｉする。、８Ｅ１１イオン／１２の線ｌ及び１５０ｋ
ｅＶのエネルｒで燗イオンを用いて、第２のイオン打込
みを実施する。この増加した線ｚＩＩ及び−ｌｉ４＾い
エネルギも、周知の方法を用いて、現存のイオン打込み
装置によって得られる。ドープＦｆＪ４６がこの第２の
イオン打込みによって得られ、打込みエネルギが一層高
い為に、基板２０の中に一層深く入込む。２回の燐イオ
ン打込み工程の侵、内方駆動拡散を行なう。これは、打
込みによって結晶格子構造に住じた損傷を修理する為の
基板２０のアニールをするだけでなく、打込まれた燐イ
オンを所望の深さまで拡散させて、ドレイン領域２８を
形成するのに役立つ。勿論、この内方駆動拡散は、正し
い接合の深さを設定するのに必要な任意の温度で任意の
時間の同行なうことが出来る。典型的な条件は１．００
０℃の温度ぐ８００分間である。こうして第４ｃ図に示
すｎ形ドレイン領域２８が構成される。

次に第４ｄＭについてチャンネル領域３６をｆ、Ｑ定す
る方法を説明する。マスクｗ４４８を前に述べたのと同
じ様にデポジットし、第４ｄ図の矢印で示す様に、基板
２０に硼素イオン（ＩＩＩ素はｐ形ドーパントである）
を１１込む。典型的な線ｍは１Ｆ１３イオン／ｃＩＩ２
であり、エネ／Ｉｚ−ＩＪ５０ｋｃＶ　テある。この打
込み工程は、ドープ層５０で示す様に、基板２０の打込
みをした表面を再びｐ形にするのに十分である。この打
込みの後、９００℃で６０分間、内方駆動拡散を実１＃
でる。この拡散がドレイン領域２８の燐イオンを史に拡
散するのに役立つことに注意されたい。打込まれた硼素
イオンに対する内方駆動拡散の後、第４ｅ図Ｊ示１様に
チャンネル領域３０が形成される。

次に第４ｆ図に示す様に、ソース領域３２を形成する。

イオン打込みの前に、マスク層５２を前に述べた様にＵ
板２００表面の上に配置する。ソース領域３２を形成す
るのに必要な打込みは、砒素又は燐の様なｎ形ドーパン
トを必要とする。この実施例では、砒素が好ましいドー
パントである。

砒本イオンの典型的な線量は８Ｅ１５イオン／１２であ
り、１ネルギは１５０ｋｃＶである。この砒素の打込み
によって第４ｒ図に示すドープ層５４が得られる。第４
ｆ図から明らかな様に、基板２０の打込みをした部分は
再びｎ形になる。砒素の打込みの後、典型的には９００
℃で５００分間、もう１回内方駆動拡散を実施する。こ
の拡散の後、ソース領域３２が第４ｇ図に示す様に形成
される。

この場合も、砒素の内方駆動拡散は、前に打込んで拡散
した燐及び硼素イオンを更に拡散さＬるのに役立つ。然
し、全ての拡散工程の時聞と温度及び打込みのＩＩＩ及
びエネルギは、全てこ゛のことを考慮に入れて設計され
る。

第４ｈ図には、第４ｑ図の構造に対して、トランジスタ
のゲートの構成部分が追加されることが示されている。

基板２０の表面には、ソース層３２、チャンネルＨ３０
及びドレイン層２８と交差して、トレンチ２２がエッチ
され、基板２０の表向から測って、ドレイン領域２８を
越える深さまで伸びている。トレンチ２２の区域は、イ
オン打込み工程について前に説明したのと同様な写負製
版技術によって定められ、この為、トレンチ２２を１ツ
ブ−１べき区域を除いて、基板２０の表面を保護マスク
層が覆っている。マスク層を所定位置に配置した後、周
知の１Ｊ沫によって基板２０をエッチして、トレンチ２
２を作る。トレンチ２２の幅及び深さは１ミクロン程瓜
である。第４ｈ図では、トレンチ２２が略垂直の側壁を
持つことが示されている。後で説明するが、この発明に
従って構成されたトランジスタが正しく初年し、この発
明の利森が得られる様にする為には、トレンチ２２は垂
直の側壁を持つ必要はないが、垂直側壁構造は表面積効
率が更によい！Ｉ４造であり、ヂャンネル長が一番短い
トランジスタになる。トレンチ２２をエツチングする為
のマスク層をこの後取除き、基板２０をｎ温の環境にさ
らして、酸化シリコンが成長してゲート酸化物２４を形
成する様にする。

ゲート酸化物２４の成長は周知の任意の方法で実施ツる
ことか出来、これによって厚さ約１００人の品質の高い
酸化物層を形成する。勿論、ゲート酸化物２４は成長で
はなくデボジッションによって作ってもよいが、成長に
よる酸化物は一般的に酸化物の品質の観点から好ましい
。第４ｈ図に示Ｊ様に、酸化物層がＵ板２０の上面の上
、ソース領域３２、ブーセンネル領域３０及びドレイン
領域２８の１に−し形成されることに注意されたい。ゲ
ート酸化物２４の成長の後、基板２０の表面にポリシリ
コン層をデポジットし、周知の方法によってパターンを
定めてエッチし、第４ｈ図に示ず様に、トレンチ２２内
にゲート酸化物２４を覆うゲートＴｉ極２６を残す。

これまで説明した方法のパラメータを使うことにより、
短いチャンネル長を持つ゛と共に、館に述べた静電容ト
ｄが撞く少ないと云う特徴を持つ第４１１図に示した特
徴を有づ゛るトランジスタが得られる。トレンチ２２に
於けるソース領域３２の深さは、前に述べた方法を使う
と、約０．２５ミクロンである。ヂ１ｊンネル領域３ｏ
はソース領域３２より約０．２５ミクロン下の所を伸び
る。

０．２５ミクロンのチャンネル長は、現在の写真製版技
術及び装置を用いて信頼性をもって製造し得る最小のチ
ャンネル長を十分に下用る。トレンチ２２では、トレイ
ン領域２８が更にチャンネル領域３０より０．３０ミク
ロン下の所を伸び、＋ｙｒに説明した様にゲート・ドレ
イン間静電容量が極く小さくなる。以上説明した方法に
より、０．２．５ミクロンのチャンネル長を持つトラン
ジスタが得られるが、現在の拡散方法は、０．１５ミク
ロンと云う短いチャンネル長を持つトランジスタを作る
ことが出来る。

第５図は、第４ｈ図に示したトランジスタの糸了を作っ
た後の基板２０の表面の平面図である。

見易くする為、第５図では陰影線のっけかたが第４ｈ図
と異なる。第５図に示す区域は、各々の打込み／拡散領
域を形成する時の適当なマスク層によって露出した基板
２０の区域を表わす。例えば、第５図に示リソース領域
３２は、第４ｆ図に示した砒素イオンの打込みに露出す
る基板２０の表面の区域である。第５図のドレインｆｉ
１４２８内の点線は、ドレイン領１４２８の内、第１及
び第２の燐イオンの打込みの両方を受ける部分（点線の
右側）と、ドレイン領域２８の内、第１の燐イオンの打
込みだけを受【ノる部分（点線の左側）との間の境界を
表わす。

第４ｈ図及び第５図に示したトランジスタの基本的へ素
子を構成した後、ドレイン領域２８、ソース領域３２、
ゲート電極２６、及び場合によってはチャンネル領域３
ｏの電気接続を必ずしなければならない。この様な相互
接続部を作る製造方法は、集積回路に於けるトランジス
タの用途と同じ位多様であるが、こ）で説明するトラン
ジスタに関連してこの様ないろいろの構成が役に立つ。

この様な相互接続装置の簡単な例が第６図に示されてい
る。隔＃酸化物層６０は、ゲート酸化物２４を成長させ
る前に、周知の方法を用いて、鎖板２０の表面の選ばれ
た場所に成長又はデボジッションによって作ることが出
来る。隔［ｊ化物病６０が拡散領域をゲート電極２６及
びその伯の相互接続線に印加された電圧から隔離する。

これは、ＩＪ板２０の表面にゲート電極２６の延長部が
あった場合、その下に十分／、【酸化物又はその他の誘
電体４４旧がないと、ゲート電極２６に印加された電Ｉ
ｆが、２つの０形領滅の聞に配置されたｐ影領域によっ
て、基板２０の表面に形成された寄生トランジスタをタ
ーンオンすることがあるからで・ある。

こういう奇生トランジスタは第４ｈ図及び第５図から、
トレンチ２２の右側で、チャンネル領域３０が表面まで
伸びる所に認められる。ゲート電極２６がこの区域を越
えて右へ伸び、ゲート酸化物２４しかゲート電極２６と
基板２０の表面の間にない場合、基Ｆｉ２０の表面にあ
るチャンネル領域３０は、ゲート電Ｉｆ！２６に十分な
電圧が印加された場合、反転する復れがある。第６図に
示す様に、酸化物層６０及びゲート酸化物２４の上にポ
リシリコンをデポジットし、ゲート電極２６とその他の
導電相ｎ接続部を基板２０上に形成する。この後、ポリ
シリコン層のパターンを定めてエッチし、所望の区域に
ゲート電極２６を残す。次に多重レベル酸化物層６２を
デポジットして、ゲート電極２６を後続のメタライズ相
互接続線から絶縁する。

ドレイン領域２８及びソース領１４３２に対する接点を
つける為、多重レベル酸化物層６２、隔離酸化物層６０
及びゲート酸化物２４の中に接点用バイアをエッヂする
。その後、拡散区域６４で示す様に、別の砒素又は燐の
拡散がソース領域３２又はドレイン領１４２８に対して
行なわれる。ｎ形拡散区域６４がソース領域２８及びド
レイン領域３２を更に強くドープして、後続のメタライ
ズＮＳとｎ影領域の間のオーミック接点を改首する。ソ
ース領域３２及びドレイン領域２８に対する接点をつけ
る為、（アルミニウムの様な金属で構成される）メタラ
イズ層６８をデポジットし、パターンを定めて１ツヂし
て、拡ａ区域６４でソース領域３２及びドレイン領域２
８と接触させる。同様に、多重レベル酸化物６２を通る
メタライズ層６８により、ゲート電極２６に対する接点
をつける。機械的なひつかき、汚染物及びへ気から保護
Ｊる為に、第６図の構造全体の上に保護用の不活性化オ
ーバコート（図に示してない）をデポジットすることが
出来る。チャンネル領域３０も表面にそれ自身の接点を
持っていてもよいし、或いはバイアス電圧を印加する為
に、基板２０の下側に対する接続部を用い℃もよい。第
６図に示したｉ・ランジスタ構造に対し、当業者に容易
に考えられるこの伯の変更を特定の目的の為又は特定の
ＩＦＪ造り法で利用しても、この発明の範囲を逸脱しな
い。こういう変更としでは、これに限らないが、二車レ
ベルのポリシリコン層、：重レベルのメタライズ及び■
ビタキシャル基板を使うことが含まれる。

第７図はこの発明の別の好ましい実施例に従つで構成さ
れたトランジスタの断面図である。このトランジスタは
ソース及びドレイン電極が対極性を持ち、改良されたダ
イオード降伏特性を持Ｉ）、更に改良されたバンチスル
ー特性を持つ様に設計されていて、トランジスタを高い
バイアス電圧で動作させることが出来る様になっている
。

第７図について説明すると、基板２０は＜ｉｏｏ＞配向
の軽くドープされたｐ形シリコンである。ドレイン領域
２８及びソース領域３２は、これから説明する様に、ト
ランジスタをｖ！Ｊ造する最初の■稈として、基板２０
の表面の上に成長させたｎ形エビタｔシャル層２１の部
分である。チャンネル領域３０はｎ形エピタキシャル層
に拡散したｐ影領域であり、ドレイン領域２８及びソー
ス領域３２の間にある。ドレイン領域２８の緑に隔離領
域７０があり、これは同じ半導体チップ上で隣合ったト
ランジスタを互いに隔離するのに役立つ。隔離領域７０
の作用を示す為に、ｎ形エピタキシャル層２１の一部分
が、能動トランジスタ領域と向い合って示されている。

ｎ彫工ごタキシャルｌ１Ｉ１２１のこういう部分は、隣
のトランジスタのソース又はドレイン領域として作用し
てもよいし、或いは単に導電相互接続領域であってもよ
い。

トレンチ２２がドレイン領域２８を形成するｎ形エピタ
キシｔ！ル層を完全に通抜け、ゲート酸化物２４がトレ
ン１２２の壁と同形に成長させられ、グー］・電８１２
６がゲート酸化物２４の上にデポジットされて、トラン
ジスタを形成する。

ソース領１４３２、ドレイン領１４２８及びゲート電極
２６に対する電気接触が第７図に図式的に示されている
。トランジスタのこれらの部分に対する物理的む接続は
、勿論半導体チップ内の領域と接触する為の周知の任意
の方法によって行なうことが出来る。動作について説明
すると、ソース領域３２に比して正の電圧がドレイン領
域２８に印加される。ゲート電極２６の電Ｅｆを選択的
にｖ制御して、トレンチ２２の側面に沿ったドレイン領
域２８及びソース領域３２の間のチャンネル領域３０の
導電度をａＪＩ　ｍする。事実上、第７図はゲート電極
２６に印加されるＮｌ［が、ドレイン領域２８の電圧に
トランジスタの閾１ａｍ圧を加えた値よりかなり低い状
態のトランジスタ、即ち、ドレイン領域２８及びソース
領域３２の間のチｔ１ンネルが導電していない状態を示
している。基板２０とゲート酸化物２４０間及びゲート
電極２６とゲート酸化物２４の間の界面に捕捉された電
荷や、チャンネル領域３０内のドーパント濃度の様な要
因に応じて、トランジスタの閾値電圧は０未満であるこ
とがある。勿論、この場合、第７図に示す状態にする為
には、ゲート電＋４２６の電圧はソース領域３２に対し
て負になる。この状態では、トレンチ２２の全ての側面
上にあるゲート酸化物２４に隣接するチャンネル領域３
０の部分は依然としＣｐ形である。即ち、このチャンネ
ル領域３０の部分にある多数電荷担体は、電子ではなく
正孔である。その結果、ドレイン領域２８とチャンネル
領域３０の聞及びソース領域３２とデシンネル領域３０
の間に逆バイアスされたｐｎ接合が存在し、ドレイン領
域２８からソース領域３２へ電流が流れない様にしてい
る。

第８図には、ゲート電極２６に印加される電圧が、トラ
ンジスタの閾値電圧よりも大きな値だけ、ソース領域３
２の電圧よりも高ぐ、且つソース領域３２に比してドレ
イン領域２８に正の電圧が印加されている時の第７図の
トランジスタの状態が示されている。ソース領域３２に
対して正の電圧がゲー１−？１ｆＨ１２６にあることは
、ｎ形ソース領域３２からチャンネル領域３０に自由電
子を引寄せる効果がある。ゲート電ＶＭ２６の電圧が十
分高ければ、チャンネル領域３０に引寄せられた自由電
子は、チャンネル領域３０内の硼素ドーパントから供給
される正孔の数を越え、この為、ブ１１ンネル領域３０
のこういう部分では、正孔で（Ｌなく電子が多数電荷担
体になる。第８図では、ｐ形からｐ形に反転したヂ１！
ンネル領域３０内の区域を反転類Ｉ４３４として示しで
ある。反転領域３４は勿論ゲート酸化物２４に隣接して
いる、即ち電界が最も強いＪｊｊにある。トランジスタ
の閾値電圧は、反転領域３４がドレイン領域２８からソ
ース領域３２まで完全に拡がる時の、ゲート電４４２６
とソース領域３２の間の差電圧の偵と定義される。従っ
て、ゲート・ソース聞電圧が第８図に示す様に閾値電圧
を越える時、ドレイン領１４２８からソース領域３２へ
の電流の流れを抑制したｐｎ接合がもはや存在せず、こ
の時電流がドレイン領域２８から反転領域３４を通って
ソース領域３２に流れることが出来る。ゲート電極２６
に印加された電圧が、ドレイン領域２８及びソース領域
３２の間の電流の導通を制御するので、トランジスタ動
作が行なわれる。

周知の様に、ＭＯＳトランジスタの内、そこに反転類Ｖ
ｔ３４を形成しようとする部分に電圧を印加した場合、
閾植電ｆ（を変調することが出来る。

従って、第７図及び第８図に図式的に示した電極を介し
てチャンネル領域３０に電圧を印加すれば、トランジス
タのｉｍ電圧の埴に影響がある。チャンネル領域３０に
対する物理的な接触は、第７図及び第８図に示す様に表
面から行なってもよいし、或いは基板２０に対する接触
によってもよい。第７図及び第８図に示すｎチャンネル
・トランジスタでは、ソース領域３２に比して負の電圧
をチャンネル領域３０に印加すると、トランジスタの閾
値電圧が高くなる。

次に第９ａ図乃至第９ｄ図について、第７図のトランジ
スタの構成を詳しく説明する。第９ａ図ｔｉｔ基板２０
の初１１Ｊ状態を示しており、この基板の上には周知の
方法によってｎ形１ビタ（シャル層２１を成長させであ
る。１例として、基板２０は軽くドー１したｐ形の＜　
１００　＞シリコンである。

■ビタキシャル層２１も比較的軽くドープされていて、
例えば３Ｅ１５イＡン／ｃＩ１１２の不純物濃度を持も
、ドーパントは砒桑である。エピタキシャル層２１は、
ゲート・ソース間及びゲート・ドレイン聞の奇生静電容
量を最小限に抑える為に、１６２ミクロン又はそれ以Ｆ
の岸ざであることが好ましい。

第９ｂ図はｐ形区域７３を作る最初のｌｉｔ素（ｐ形）
の打込み及び拡散後のトランジスタの断面を丞ず。ｐ形
区域７３を選択的にドープする為、マスク層７４を基板
２０（及びｎ形１ビク１シＶル層２１）の表面の土に配
置する。マスク層７４は、イオン打込み用のマスクを作
る従来周知の方法によって、シリコン基板の選ばれた区
域だけにイオン・ビームからのイオンが打込まれる様に
作られる。例えば、露光して現像した時にマスク用フィ
ルムとなるフォトレジスト層を基板２０に回転付着する
。打込みをすべき区域が不透明で、打込みから遮蔽すべ
き区域が透明であるフォトマスクをこの後基板２０に隣
接して配置し、基板２０の表面を強度の強い光に露出す
る。フォトマスクを取除き、フォトレジストを現像し、
露出されなかったフォトレジストを基板２０から取除き
、基板２０のイオン打込みから遮蔽すべき区域の上に現
像済みのフォトレジスト囮を残す。この代りに、打　。

込みから遮蔽すべき区域が不透明で、打込みをすべさ区
域が透明であるフォトマスクと共に、露光しないで現像
した場合にマスク用フィルムとなるフォトレジストを用
いてもよい。何れの方法の最終的な結果も、それが覆う
区域で、付勢イオンが基板２０に達しない様にザるマス
ク層７４が第９ｂＦｊ４に示す様に出来る。第１０ａ図
には、参考の為に、その中にトレンチ２２をエッチする
区域と共に、トランジスタの平面図でマスク１７４が示
されている。

最初の硼素の打込み及びその後の拡散は、隔離領域７０
によるドレイン領域２８の境界、及びソース領域領域を
ドレイン領域２８から隔離する為のソース領域３２の境
界を作るものである。従って、第９ｂ図に示す様に、こ
の最初の打込みのエネルｒは１分高いエネルギ（例えば
２６０ｋｅＶ）で行／ｊ−）’Ｕ、ｐ形領域７３の項部
がｎ形エピタキシャル層２１の表面より下方に来る様に
すると共に、ｐ形鎮城２１がｐ形基板２０の中に拡散す
る様にする。この打込みの典型的な線間は５Ｅ１４イオ
ン／１２である。

第９Ｃ図には、２回目のマスク動作及び硼素の打込みを
した後の最終的な１−．５ンジスタの断面が示されてい
る。この２回目の硼素の＋１込み及びその後の拡散は、
ソース領域３２の境界を完成する為、並びにトランジス
タの間の隔離領域７０を完成する為に必要である。第９
Ｃ図について説明すると、前と同じ様な写真製版により
、マスク層７６が１ビタキシヤルＲ４２１の表面の選ば
れた区域にある。第’ｌＯｂ図はンスク層７６とマスク
層７４のＩＩＩ係を示している。マスク１１１７６が、
トランジスタの周りの隔離の為、マスク層７４によって
露出されるのと略同じ区域を残していることに注Ｑされ
たい。マスク層７４の中にあって、マスク層７６が露出
ま１に残す領域は、これから説明する様に、ソース領域
３２をドレイン領域２８から隔離する為に必要である。

ｐ影領域７８が２回目の＋Ｊ込み及びその後の拡散によ
って形成される。

ｐ影領域７８が最初の硼素の打込み及び拡散によるｐ影
領域７３とΦなる。例えば、第９Ｃ図の右側では、ｐ影
領域７８がｐ影領域７３（第６ｂ図に示したもの）と重
なり、隔離領域７０を形成する。この２回目の硼素の打
込みは５０　ｋｅＶと云う様な比較的低いエネルギ・レ
ベル及び８Ｅ１４イオン／ａ１１２前模の線場を用いて
行なうことが出来る。

第９ｄ図は３回目の硼素のｐ形の打込み及び拡ｒ＆俵の
トランジスタの断面を示す。この３回目の打込み及び拡
ｒ！Ｉは、ソース領域３２を形成するｎ形エピタキシャ
ルｗ４２１の部分の下を伸びるチャンネル領域３０の部
分を形成する為に必要である。

前と同じく、周知の写真製版方法により、エピタ〜ｒシ
１！ル層２１の表面の選ばれた区域の上にマスクｗ４８
０を形成する。第１０ｃ図には、マスク層８０が露出済
み領域８０′によって示されている。

露出済み領域８０′　（シリコンの内、マスクＦ１８０
によって覆われていない部分）を第１０ｃ図で使っＣい
るのは、見易くする為である。第１０ｃ図に露出済み領
域８０′で示した区域に、この３１目の打込み工程で硼
素イオンが打込まれる。３回１．１の硼素の打込みは、
ｎ形エビタ１シャル層２１の表面より下方のある深さに
硼素ドーパントを集中させる為に、２００　ｋｅＶと云
う様な比較的高いエネルギで行なわれる。第９ｄ図に示
を様に、ｐ影領域８２が、マスクＶ！Ｊ８０によってン
スクされていない区域に於ける３回目の硼素の打込みに
よって形成される。１Ｅ１２硼素イオン／　ａｍ　”の
聞を用いた２　００　ｋｅＶの打込みの例により、チャ
ンネル領域３０の平均担体濃度は４Ｅ１６正孔／α３に
なる。第９ｄ図では、３回の硼素の打込みの組合せが、
チャンネル領域３０として示されており、ｐ影領域３０
の上方のｎ形エピタキシャル層２１の部分がソース領域
３２として示されており、ｎ形エピタキシャル層２１の
内、ｐ影領域３０より下方にある部分がドレイン領域２
８として示されている。

トランジスタの構成を完了するには、トレンチ２２のエ
ツチング、ゲート酸化物２２の成長又はデボジッシコン
、ゲート電極２６のデボジッション、及びドレイン領域
２８、ソース領域３０．ゲート電極２６８びに場合によ
ってはチャンネル領域３０の電気接続が必葭である。ト
ランジスタを完成する為のＩＩＩＪ造方法はこの業界で
非常に”多種多様であり、こ１で説明するトランジスタ
に１１１１速してこの様な多くの構成が役立つ。この構
成の円型な１例が第１１図に示されている。

第１１図について説明すると、ソース領域３２、ドレイ
ン領域２８及びチャンネル領域３ｏを形成する土に述べ
た打込み及び拡散工程の後、！！置の中にトレンチ２２
をエッチする。トレンチ２２は、周知の方法を用いて、
所望の場所にエッチして、■ビタキシャルｗＪ２１を通
って（即ちドレイン領ｈＩ！２８を通って）基板２０に
入る様にすることが出来る。第２図乃至第６図のトラン
ジスタについて上に述べたのとｌｌ１１様に、トレンチ
２２がドレイン領域２８を完全に通抜けることにより、
寄生的なゲート・ドレイン間静電容量が最小限に抑えら
れる。トレンチ２２をエツ、ヂングする前又は後、やは
り周知の方法を用いて、基板２０の表面の選ばれたＪＸ
Ｉ所に隔離用酸化物Ｖ４６０を成長さＩ又は−ｉポジッ
トすることが出来る。隔離用酸化物層６０が拡散された
領域をゲート電極２６及びその他の相ｎ接続線に印加さ
れる電位から隔離する。これは、基板２００表面にゲー
ト電極２６の延長部がある場合、その下に＋・分な酸化
物又は又はその他の誘電体材料がないと、ゲート電４４
２６に印加された電位によって、装置の他の区域にある
２つのｎ影領域の間に設けられるｐ影領域により、基板
２０の表面に形成される寄生トランジスタをター、ンオ
ンすることがあるからである。隔離用酸化物６０を配ｔ
した優、トレンチ２２の壁を同形にコートする様に、ゲ
ート酸化物２４を成長させ又はデポジットする。ゲート
酸化物２４の厚さは約１００人である。酸化物としてめ
品質の観点からは、ゲート酸化物２４には成長させた酸
化物が好ましい。ゲート酸化物２４が隔離用酸化物６０
の下のシリコン界ｍ１にも成長することに口息されたい
。ゲート酸化物２４の成長の後、表面の上にポリシリコ
ン層をデポジットし、希望する通りにパターンを定めて
エッチして、ゲート雷神２６及び基板２０上のその他の
導電接続部を形成する。その侵、多重レベル酸化物層６
２をデポジットして、ゲート電極２６をこの後のメタラ
イズ相互接続線から絶縁する。

この後、業界で現在利用し得る方法に・より、装置のｆ
＃、！ｌＩ領域に対する電気接続をつける。ドレイン領
域２８及びソース領域３２に対する接点をつける為に、
多重レベル酸化物層６２、隔離用酸化物層６０及びゲー
ト酸化物２４に接点用バイアを■ツヂする。ぞのまた拡
散区域６４で示す様に、ソース領域３２又はドレイン領
域２８に対して追加の砒素又は燭の拡散を実施する。ｎ
形拡散区域６４がソース領域２８及びドレイン領域３２
を更に強乏ドープして、この後のメタライズ及びｎ影領
域の聞のオーミック接触□を改善する。ソース領域３２
及びドレイン領域２８に接点をつける為、（アルミニウ
ムの様な金属で構成される）メタライズ層６８をデポジ
ットし、パターンを定めてエッＬシ４て、ソース領域３
２及びドレイン領域２８と接触させる。同様に、多重レ
ベル酸化物６２を通るメタライズ層６８により、ゲート
電極２６に対するｔｇ！（図に示してない）をつける。

第１１図の構造の全体の上に、機械的なひっかき、汚染
物及び湿気から（！護する為に、保護用の不活性化オー
バコート（内面に示してない）を゛デポジットすること
が出来る。チャンネル領域３０も表面にぞれ自身の接点
を持っていてもよいし、或いはバイアス電圧を印加する
為に、語根２０の底側の接続部を用いでもよいことに注
意されたい。第１１図に示したトランジスタ構造に対し
、当業者に容易に考えられるこの他の変更を特定の目的
の為に、又は特定の製造方法の為に利用しても、この発
明のｗ！卯を逸脱しない。この中には、これに限らない
が、二重レベル・ポリシリコン層、二重レベル・メタラ
イズ及びエピタキシャル基板を利用することが含まれる
。

上に述べた様にして構成された第１１図のトランジスタ
はチャンネル長が０．４ミクロンであり、チャンネル領
域３０に於ける平均担体濃度が４Ｅ１６正孔／ｃＩＩ　
　であり、ソース領域３２及びドレイン２８の平均ｉＩ
１体濃度が３　Ｅ　１５　電子／７−ＩＩ３である。ソ
ース領域３２及びドレイン２８は何れも約０．４ミクロ
ンの厚さである。

前に述べた第２図乃至第６図のトランジスタ番よ、三重
拡散方法によって製造される。ＩＩら、ドレイン（ｎ形
）拡散の後、ブレンネル（ｐ形）拡散が続き、その後ソ
ース（ｎ形）拡散が続く。このトランジスタは第７図の
トランジスタと構造が似ているが、このトランジスタの
ある特徴の為、多くの用途に於けるその利用がυ１限さ
れる。先ず、三ｉト拡散トランジスタのブ１１ンネル領
域及びソース領域の両方が強くドープ公れている。これ
は、ｐ形ヂャンネル拡散がｎ形ドレイン拡散に打勝つ必
要があるし、ｎ形ソース拡散がｐ形チ亀？ンネル拡改に
打勝つ必要があるからである。その結果、三重拡散トラ
ンジスタの動作特性は、ソースがドレインに対して正に
バイアスされている時、トレインがソースに対して正に
バイアスされている時の動作特性とは異なる。然し、論
理回路のトランジスタは対称的に動作して、トランジス
タの動作がドレインに対するソースのバイアスに無関係
であることが好ましい。

然し、第１１図のトランジスタの構成は、ドレイン領域
２８及びソース領域３２が何れもエピタキシャルｇ１２
１から形成されていて、デセンネル領域３０及びトレン
チ２２を作る前に、基板２０土に成長させたものである
から、ドレイン領域２８及びソース領域３２の担体濃度
がｎいに略等しい為に、第７図のトランジスタの対称的
な動作が出来るようにする。こ）で説明した例では、ソ
ース領域３２及びドレイン領域２８の担体濃度が約３Ｅ
１５Ｍ子／ｃ１１３である。

三重拡＠Ｉ・ランジスタのソース及びチャンネル領域に
於ける担体濃度が比較的高いことは、装置のこの他の制
約にも通ずる。ｈｊ４１に、周知の如く、ｏｎ接合のな
だれ降伏電圧は、接合の軽くドープされた側の不純物濃
疫が減少するにつれて高くなる。三重拡散トランジスタ
のソースφチャンネル間ｐｎ接合の軽くドープされた側
（チャンネル側）が割合強くドープされているから、こ
の接合のダイオード降伏電圧が比較的低く、三重拡散ト
ランジスタを電力用又はその他の高圧用途に使う上で＆
＋１限となる。第２に、第７図のトランジスタ（及び三
重拡散の縦形トランジスタ）のチャンネル領域３０が１
ミクロン未満であるから、ソース領域３２及びドレイン
領域２８の両方がチャンネル領域３０より＾い電圧にあ
る場合、チャンネル領域３０のパンチスルーが起り、逆
バイアスさ、れた２つのｐｎ接合の空乏領域が互いに接
触する可能性がある。

この発明に従って構成された第１１図のトランジスタは
、チャンネル領域３０及びソース領域３２の間の接合の
軽くドープされた側が３Ｆ１５電子／α３であるから、
ダイオード降伏型Ｌ１−が１００ｖを越える。チャンネ
ル領域３０のパンチスルーについて云うと、ソース領域
３２及びドレイン領１４２８がチャンネル領域３０に較
べて軽くドープされているから、逆バイアス状態に於け
る空乏領域の大部分は、チャンネル領［３０ではなく、
「）影領域に入込む。その結果、チャンネル領域３０は
０．４ミクロンの良さしかないが、ソース領域３２及び
ドレイン領域２８がヂャンネルｆｔＪ城３０の電圧より
も２０Ｖ高い電圧にあってら、パンチスルーは起らない
。この動作特性により、第１１図のトランジスタは対称
的なソース・ドレイン動作を必要とする論理回路、及び
相対的な電１．Ｌが２０Ｖの範囲内になり得る様な電力
回路に役立つことが出来る。

この発明の好ましい実施例を訂しく説明したが、以上の
説明は例に過ぎず、この発明を１１１１約するちと解し
てはならない。更に、当業者であれば、この発明の１！
囲を逸脱せずに、この発明の実施例の細部に対する種々
の変更及びこの発明のこの他の実施例が容易に考えられ
よう。

以上の説明に関連して、史に下記の項を開示する。

（１）　　第１の導電型であって面を持つ半導体本体と
、該半導体本体内に設けられていて、該半導体本体の前
記面から測って予定の深さを持ち、前記第１の導電型と
は反対の第２の轡Ｍ型を持つ第１のドープ領域と、前記
半導体本体の中に設けられでいて、前記第１のドープ領
域よりも小さい深さを持ち、当該第２のドープ領域の深
い方の縁が＋ｉｒｒ　＆！第１のドープ領域に隣接して
いる前記第１の導電型の第２のドープ領域と、前記半導
体本体の中に設けられていて、前記第２のドープ領域よ
りも小さい深さを持ち、当該第３のドープ領域の深い方
の縁が前記第２のドープ領域に隣接している前記第２の
導電型を持つ第３のドープ領域と、前記半導体本体の面
に設けられたトレンチ内に配置された絶縁層と、該絶縁
層が当該導電層と前記第１、第２及び第３のドープ領域
の聞に配置される様に、前記トレンチの側面に沿って前
記絶縁層に隣接して配置されたＳＷｉ層とを有し、前記
第１のドープ領域は前記半導体本体に設ＧＪられたトレ
ンチの深さよりも小さい深さを持も、前記絶縁層が前記
トレンチの側面に沿って前記第１、第２及び第３のドー
プ領域に接触しており、前記第１のドープ領域が前記ト
レンチから遠ざかる向きに予定の距離だけ伸びると共に
、前記トレンチから離れた点で前記トレンチに於ける深
さよりも一層深い深さまで伸びている半導体絶縁グー１
〜電５９ｇＩ果トランジスタ。

（２）　　第（１）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第１のドープ領域に接続
されたドレイン電極と、前記第３のドープ領域に接続さ
れたソース電極と、前記導電層に接続されたゲート電極
とを有する半導体絶縁ゲート電Ｗ効果トランジスタ。

（３）　　第（２）項に記載した半導体絶縁ゲート電界
動床トランジスタに於て、更に前記第２のドープ領域に
接続された閾１ｆｉυ＋Ｗ電極を有する半導体絶縁ゲー
ト電界効果トランジスタ。

（４）　　第（３）１口に記載した半導体絶縁ゲート電
Ｗ効果トランジスタに於て、前記ドレイン電極が、前記
第１のドープ領域の一層深い部分の上方で、＠２第１の
ドープ領域に接続される半導体絶縁ゲート電界効果トラ
ンジスタ。

（５）　　第（１）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記半導体本体に接続された
Ｂ値ｆ１１１　ａｌｌ電極を有し、前記半導体本体が前
記第２のドープ領域に電気接続されている半導体絶縁ゲ
ート電界効果トランジスタ。

（６）　　半導体基板内に絶縁ゲート電界効果トランジ
スタを製造する方法に於て、前記基板の面に沿って第１
の導電型を持つ第１の領域を第１の深゛　さまでドープ
し、前記基板は前記第１の導電型どは反対の第２の導電
型を持っており、前記第２の導電型を持つ第２の領域を
前記基板内に第２の深さまでドープし、該第２の深さは
Ｉｙｉ記第１の深さより浅く、前記第１の、３４電型を
持つ第３の領域を前記基板内に第３の深さまでドープし
、該第３の深さは前記第２の深さよりも浅く、前記基板
の前記面に対して略垂直な壁を持つトレンチを前記基数
内にエツチングし、該トレンチは前記第１、第２及び第
３の領域を通って、前記第１の深さより１τ７ｊにある
深さまで伸びており、前記トレンチの壁及び底に沿って
誘電体層を配置し、こ′うしてトレンチの壁に沿って前
記第１、第２及び第３の領域に隣接して配置される様に
し、前記誘電体層を覆う電極を配置して、誘電体層をそ
の聞に配置して、前記電極が前記トレンチ内の前記第２
の領域と向い合って配置される様にし、前記第１及び第
３の領域に電気接点をつける工程を含む方法。

（１）　　第（６）項に記載した方法に於て、第１の領
域をドープする工程が、前記基板の而の選ばれた区域を
マスクし、前記第１の導電型のイオンに前記基板を露出
し、該基板のマスクされた区域にイオンが入射しない様
にし、前記基板を加熱して、前記基板のマスクされてい
ない区域で前記イオンを第１の深さまで拡散させる工程
を含む方法。

（８）　　第（１）槍に記載した方法に於て、前記露出
する工程がイオンを１込むことを含み、該イオンが予定
のエネルギに加速されている方法。

（９）　　第（６）項に記載した方法に於て、第１の領
域ををドープする工程が、前記基板の面の選ばれた区域
の１＠［］のマスク作■１、基板のマスクされた区域に
イオンが入射しない様にして、前記第１の導電型を持ち
１１つ第１のエネルギに加速されたイオンを用いた前記
基板の１回目の打込み作用、前記トレンチの場所から離
れた基板の面の選ばれた区域の２回［］のマスク作用、
前記基板のマスクされた区域にイオンが入射しない様に
して、前２第１の導電型を持も、前記第１のエネルギよ
り高い第２のエネルギに加速されたイオンを用いた前記
基板の２回目の打込・み作用、及び前記第１の打込み作
用によって打込まれたイオンと、前記第１のマスク作用
によってマスクされていない基板の部分で第１の深さま
で拡散させると共に、前記２回目の打込み作用によって
打込まれたイオンと、前記２回［１のマスク作用によっ
てマスクされていない九り板の部分で第１の深さより深
い深さまで拡ｒ＆させる様な前記基板の加熱作用を含ん
でいる方法。

（１０）　　第（６）項に記載した方法に於て、第２の
領域をドープする工程が、前記基板の面の選ばれた区域
をマスクし、基板のマスクされた区域にイオンが入射し
ない様にして、前記第２の導電型を持つイオンに前記基
板を露出し、前記基板を加熱して、該基板のマスクされ
ていない区域で前記イオンを前記第２の深さまで拡散さ
せる工程を含む方法。

（１１）第（１０）項に記載した方法に於て、前記露出
する工程がイオンを打込むことを含み、該イオンが予定
の、エネルギに加速されている方法。

（１２）第（６）項に記載した方法に於て、第３の領域
をドープする工程が、前記基板の面の選ばれた区域をマ
スクし、前記第１の導電型のイオンに萌２基板を露出し
、該基板のマスクされた区域にはイオンが入射しない様
にし、前記基板を加熱して、前記基板のマスクされてい
ない区域で前記イオンを前記第３の深さまで拡散させる
工程を含む方法。

（１３）第（１２）項に記載した方法に於て、＠記露出
する工程がイオンを打込むことを含み、該イオンが予定
のエネルギに加速されている方法。

（１４）　　面を持つと共に第１の導電型である￥導体
本体と、該半導体本体内に配置されていて、半導体本体
の面から測って予定の深さを持ち、前記第１の導電型と
は反対の第２の導電型を持つ第１のドープ領域と、＃ｉ
記半導体本体の中にあって、前記第１のドープ領域より
も浅い深さを持ち、その深い方の縁が前記第１のドープ
領域にＭＦｆｉシている前記第１の導電型を持つ第２の
ドープ領域と、前記半導体本体の中に配置されていて、
前記第２のドープ領域よりも浅い深さを持ち、その深い
方の縁が前記第２のドープ領域に隣接していて、前記第
１のドープ領域と略等しい不純物１１庶を持つ前記第２
の１３電型の第３のドープ領域と、前記半導体本体の面
に設けられたトレンチ内に設けられた絶縁層とをイ１し
、該トレンチは前記第１のドープ領域の予定の深さより
も一層深く半導体本体の面内に入込んでおり、前記絶縁
層が前記トレンチの側面に沿って前記第１、第２及び第
３のドープ領域に接触しており、更に前記トレンチの前
記側面に沿って前記絶縁層に隣接しく配置されて、前記
絶縁層が当、Ａ導電層及び前記第１、第２及び第３のド
ープ領域の間に配置される様になつくいる導電層をイｌ
する？ｒ導体絶縁ゲート電界効効果ランジスタ。

（１５）第（１４）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第゛ｌのドープ領域及び
前記第３のドープ領域が何れも前記第２のドープ領域よ
りも目立って低い不純物濃度を持っている半導体絶縁ゲ
ート電界効果トランジスタ。

（１６）面を持つと共に第１の導電型である半導体本体
と、該半導体本体内に設けられていて、該゛ｆ導体本体
の面から測って予定の深さを持ち、前記第１の導電型と
は反対の第２の導電型を持つ第１のドープ領域と、前記
半導体本体の第１のドープ領域内に配置された前記第１
の導電型を持つ第２のドープ領域とを有し、該第２のド
ープ領域のに４部はＳｔ記゛ト轡体本体の面より下方に
あり、前記第２のドープ領域の底は前記第１のドープ領
域の予定の深さよりも浅く、ＩｙＩ記第２のドープ領域
はある点で半導体本体の面まで伸びていて、この為前記
第２のドープ領域が前記第１のドープ領域と、Ｉｖｉ配
第２のドープ領域より下方にある第１の部分及び前記第
２のドープ領域より下方にある第２の部分に分離する様
になっており、更に、前記半導体本体の面内に設けられ
たトレンチ内に配置された絶縁層を有し、該トレンチは
前記第１のドープ領域の予定の深さよりも二層深く半導
体本体の面に人込み、前記絶縁層が前記トレンチの側面
に沿って前記第１のドニプ領域の第１及び第２の部分及
び前記第２のドープ領域に接触しており、更に、１１り
記トレンチの前記側面に沿って前記絶縁層に隣接してい
て、該絶縁層が当該導電順及び前記第１のドープ領域の
第１及び第２の部分及び前記第２のドープ領域の聞に配
置される様に配置された導電層をｈりる崖轡体絶縁ゲー
ト電界効果トランジスタ。

（１７）第（１６）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第１のドープ領域が、＠
記李磨体本体の面に沿って配置された１ビタ４−シＶル
層で橘成される半導体絶縁ゲート電界効果トランジスタ
。

（１８）第（１１）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第２のドープ領域が、前
記エピタキシャル層内の１１込み領域である半導体絶縁
ゲート電界効果トランジスタ。

（１９）絶縁ゲート電界効果トランジスタを半導体基板
内に製造する方法に於て、前記基板の表面から第１の深
さまで第１の導電型の第１層をドープし、前記入を板は
前記第１の３導電型とは反対の第２の導電型であり、前
記１ス板の中に前記第２の導電１°１の第２層をドープ
し、該第２層の１０部は前記基数の表面より下方の第２
の深さにあって、該第２層の底は前記第１の深さより浅
い第３の深さにあり、前記基板の表面の選ばれた区域を
７スクし、該基板の表面のマスクされていない区域に前
記第２の導電型の第３ｗ４をドープし、該第３層は前記
基板の表面から、前記第２の深さ及び前記第３深さの中
門の深さまで拡がり、この為前記第２１Ｍより上りにあ
る第１−の部分が前記第２Ｗ４より下方にあるｍ１層の
部分から隔離され、前記基板の面に夕！Ｉ　ｔ、　’Ｃ
略垂直な壁を持つトレンチを前配り板肉に−［ツチング
し、該トレンチは前記第１層及び第２層を適法けて、前
記第１の深さより下方の深ざまで伸び、前記トレンチの
壁及び底に沿って誘電体層を配ｌｆシて、前記トレンチ
の壁に沿って前記第１ｖ及び第２層に隣接して配置され
る様にし、前記トレンチの壁に沿って前記誘電体層を覆
う電極を配置して、該電極がその間に前記誘電体層を配
置して前記第２ｆ１と向い合う様にし、前記第２層より
上方の第１層の部分及び前記第２層より下方の第１層の
部分に電気接点をつける工程を含む方法。

（２０）　　第（１９）項に２械した方法に於て、マス
クする工程及び第３Ｆ４をドープする■稈が、前記第２
層をドープする工程より前に実施される方法。

（２１）第（１９）項に記載した方法に於て、マスクす
る工程及び第３層をドープする工程が、前記第２１Ｉ４
をドープする１稈の優に実施される方法。

（２２）第（１９）項に記載した方法に於て、前記第１
層をドープゆる工程が、前記第１の導電型の１ビタギシ
１１ル層を前記基板の上に成長させることを含む方法。

（２３）　　第（２２）項に記載した方法に於て、前記
第１’ｌをドープする工程が、眞記基根の表面の選ばれ
た区域をマスクし、前記基板の表面゛を前記第２の導電
型を持つイオンのビームに露出することを含み、該ビー
ム中のイオンは前記基板のマスクされていない区域の表
面より下方に集中するのに１−分な１ネルギに加速され
でおり、こうして前記第２層を形成する方法。

（２４）　　第（１９）項に記載した方法に於て、前記
第２１ｉ１をドー゛プする工程が、前記基板の表面の選
ばれた区域をマスクし、前記基板の表面を前記第２の導
電苧を持つイオンのビームに露出し、該ビーム中のイオ
ンは前記基板のマスクされていない区域の表面より下方
に集中するの−に十分なＩネルギに加速され、こうして
前記第２層を形成する方法。

（２５）現在使われている拡散方法によってその［ｑさ
を制御し得ると共に、占めるシリコン表面積が最小であ
る垂ｔ１チャンネルを持つＩ〜ランジスタ構造を説明し
た。このトランジスタは王手レベルの打込み及び拡散方
法を用いて構成される。シリコン２０内に、イＡ°ンの
打込み及びイの後の拡散により、ドレイン領域２８が拡
散される。ドレイン領域２８とは反対の導電型を侍つチ
１？ンネル領域３０がその中に打込まれＵつ拡散され元
。同様に、ソース領域３２がチ１１ンネル領域３０内に
打込まれて拡散される。シリコンにトレンチ２２をエッ
チして、ソース３２、チャンネル長０及びドレイン２８
の各領域を通抜ける。トレンチ２２内にゲート酸化物２
４を成長させ、ポリシリコン・ゲート２６をゲート酸化
物２４と同形にトレンチ２２内にデポジットする。ゲー
ト電極２６に印加された電圧に応じ−Ｃ１トレンチ２２
の壁に沿ったブレンネル領１４．３０内でトランジスタ
動作が行なわれる。ドレイン領域２８をトレンチ２２か
ら離れた所で、そし−τドレイン拡散部２８に対りる電
気接続部のＦ方で、一層深く打込むことにより、１列ド
レイン抵抗及びゲート・ドレイン間静電容ｊ≠を最小限
に抑える。このトランジスタの別の実施例が、基板２０
上の■ピッ１シヤル層２１内に形成され、チャンネル領
域３０がこの１ビタキシャル層２１内にイオンのＩ込み
及び拡散によって形成される。イオンの打込みは、エピ
タ４シ１１ル層２１がチャンネル領域３０より十ＩＪの
部分（ソース領１ｄ３２として作用する）及びチ１？ン
ネル領域３０より下方の部分（ドレイン領域２８として
作用する）に分割される様に行なわれる。丁ビタキシャ
ル層２１はトランジスタのドレイン領域２８及びソース
領域３２が略同じ担体濃痕を持ち、この濃度が比較的低
くなる様にすることが出来、この為、■ビタキシャル層
の上側部分がドレインとして動作するかソースとして動
作するかに１！１係なく、トランジスタが同じ様に動作
する。ソース領域３２及びドレイン領域２８のドーピン
グが比較的軽いことにより、ダイオード降伏電バがｎく
、バンブ・スルー電圧が＾い。

【図面の簡単な説明】

第１ａ図、第１ｂ図及び第１Ｃ図は従来のチャンネル長
の短い１−ランジスタの断面図、第２図はこの発明の好
ましい実施例によるチャンネル長の短いｌ−ランジスタ
の断面図、第３図は第２図のトランジスタの断面図で、
飽和状態にあるトランジスタを示り。第４ａ図乃至第４
ｈ図は第２図のトランジスタの断面図で、このトランジ
スタを製造するのに使われる工程を示す。第５図は第２
図のトランジスタの平面図、第６図はこの発明に従って
構成されたトランジスタの断面図で、電気接続部を示す
。第７図はこの発明に従って構成されたトランジスタの
断面図、第８図は第７図のトランジスタの断面図で、オ
ン状態にあるトランジスタを示す。第９ａ図乃至第９ｄ
図は第７図のトランジスタを製造する時の種々の工程を
示す断面図、第１０ａ図乃至第１０Ｃ図は第９ｂｔｎ乃
至第９（ｊ図に示した工程を示す平面図、第１１図は第
７図のトランジスタの断面図で、種々の領域に対する物
理的な接続部を示している。 １な符号の説明 ２０：基体 ２２：トレンチ ２４：絶縁層 ２６：ゲート電極 ２８ニドレイン ３０ニブヤンネル ３２：ソース

Claims (2)

【特許請求の範囲】
1. （１）第１の導電型であって面を持つ半導体本体と、該
   半導体本体内に設けられていて、該半導体本体の前記面
   から測つて予定の深さを持ち、前記第１の導電型とは反
   対の第２の導電型を持つ第１のドープ領域と、前記半導
   体本体の中に設けられていて、前記第１のドープ領域よ
   りも小さい深さを持ち、当該第２のドープ領域の深い方
   の縁が前記第１のドープ領域に隣接している前記第１の
   導電型の第２のドープ領域と、前記半導体本体の中に設
   けられていて、前記第２のドープ領域よりも小さい深さ
   を持ち、当該第３のドープ領域の深い方の縁が前記第２
   のドープ領域に隣接している前記第２の導電型を持つ第
   ３のドープ領域と、前記半導体本体の面に設けられたト
   レンチ内に配置された絶縁層と、該絶縁層が当該導電層
   と前記第１、第２及び第３のドープ領域の間に配置され
   る様に、前記トレンチの側面に沿って前記絶縁層に隣接
   して配置された導電層とを有し、前記第１のドープ領域
   は前記半導体本体に設けられたトレンチの深さよりも小
   さい深さを持ち、前記絶縁層が前記トレンチの側面に沿
   つて前記第１、第２及び第３のドープ領域に接触してお
   り、前記第１のドープ領域が前記トレンチから遠ざかる
   向きに予定の距離だけ伸びると共に、前記トレンチから
   離れた点で前記トレンチに於ける深さよりも一層深い深
   さまで伸びている半導体絶縁ゲート電界効果トランジス
   タ。
2. （２）半導体基板内に絶縁ゲート電界効果トランジスタ
   を製造する方法に於て、前記基板の面に沿つて第１の導
   電型を持つ第１の領域を第１の深さまでドープし、前記
   基板は前記第１の導電型とは反対の第２の導電型を持っ
   ており、前記第２の導電型を持つ第２の領域を前記基板
   内に第２の深さまでドープし、該第２の深さは前記第１
   の深さより浅く、前記第１の導電型を持つ第３の領域を
   前記基板内に第３の深さまでドープし、該第３の深さは
   前記第２の深さよりも浅く、前記基板の前記面に対して
   略垂直な壁を持つトレンチを前記基板内にエッチングし
   、該トレンチは前記第１、第２及び第３の領域を通つて
   、前記第１の深さより下方にある深さまで伸びており、
   前記トレンチの壁及び底に沿って誘電体層を配置し、こ
   うしてトレンチの壁に沿つて前記第１、第２及び第３の
   領域に隣接して配置される様にし、前記誘電体層を覆う
   電極を配置して、誘電体層をその間に配置して、前記電
   極が前記トレンチ内の前記第２の領域と向い合つて配置
   される様にし、前記第１及び第３の領域に電気接点をつ
   ける工程を含む方法。