JPH02232929A - 埋込層を備えた半導体装置 - Google Patents
埋込層を備えた半導体装置Info
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- JPH02232929A JPH02232929A JP1053279A JP5327989A JPH02232929A JP H02232929 A JPH02232929 A JP H02232929A JP 1053279 A JP1053279 A JP 1053279A JP 5327989 A JP5327989 A JP 5327989A JP H02232929 A JPH02232929 A JP H02232929A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、埋込層を備えた半導体装置に関する。
従来一般に、埋込層を備えた半導体装置は、第４図に示
すように、ｐ型半導体基板１上に拡散形成された高不純
物濃度の ｎ“型埋込層２及びアイソレイション・アッ
プの゛ｐ＋型埋込層３と、基板１上に成長された画成領
域のｎ型エピタキシャル層４と、ｐ＋型埋込層３に接す
るｐ＋型アイソレイション層５を有しており、ｎ型エピ
タキシャル層４内に所定の高耐圧素子が作り込まれてい
る。高不純物濃度の ｎ＋型埋込層２を形成する意義は
、素子とｐ型半導体基板１との間の寄生ｐｎｐ｝ランジ
スタ効果を低減させる絶縁容量として機能したり、縦型
ｎｐｎ｝ランジスタの場合はコレクタとして、また縦型
ＭＯＳＦＥＴの場合はドレインとして機能し、直列抵抗
を低減させるものである。
すように、ｐ型半導体基板１上に拡散形成された高不純
物濃度の ｎ“型埋込層２及びアイソレイション・アッ
プの゛ｐ＋型埋込層３と、基板１上に成長された画成領
域のｎ型エピタキシャル層４と、ｐ＋型埋込層３に接す
るｐ＋型アイソレイション層５を有しており、ｎ型エピ
タキシャル層４内に所定の高耐圧素子が作り込まれてい
る。高不純物濃度の ｎ＋型埋込層２を形成する意義は
、素子とｐ型半導体基板１との間の寄生ｐｎｐ｝ランジ
スタ効果を低減させる絶縁容量として機能したり、縦型
ｎｐｎ｝ランジスタの場合はコレクタとして、また縦型
ＭＯＳＦＥＴの場合はドレインとして機能し、直列抵抗
を低減させるものである。
しかしながら、高耐圧集積回路装置に要求される高耐圧
素子の分離という点においては、ｎ型エビタキシャル層
４及びｎ＋型埋込層２とｐ型半導体基板１との耐圧は
ｎ＋型埋込層２の周囲境界のｐｎ接合面の曲率で律速し
ており、例えば曲率半径９μｍ程度では耐圧３００ｖが
限界である。
素子の分離という点においては、ｎ型エビタキシャル層
４及びｎ＋型埋込層２とｐ型半導体基板１との耐圧は
ｎ＋型埋込層２の周囲境界のｐｎ接合面の曲率で律速し
ており、例えば曲率半径９μｍ程度では耐圧３００ｖが
限界である。
第５図は同従来例の埋込層を備えた半導体装置の電荷分
布及び空乏層拡大の状態を示す模式図である。第５図中
の破線１ａはｐ型基板１内の空乏層端で、破線２ａはｎ
３型埋込層２内の空乏層端を示して右り、 ｎ４型埋込
層２は高不純物濃度であるため、空乏層端２ａの拡大幅
が狭い。キャリアが掃き出されたｐ型基板１の空乏層に
はアセプタイオンｌｂが残り、またｎ＋型埋込層２の空
乏層にはドナーイオン２ｂが残る。 ｎ＋型埋込層２の
端部領域の曲率が大きくなるほど（曲率半径が小さくな
るほど）、電機力線Ｄが中央領域に比べて集中するから
、曲率半径が小さくなるほど（鋭くなるほど）、耐圧が
低下する。
布及び空乏層拡大の状態を示す模式図である。第５図中
の破線１ａはｐ型基板１内の空乏層端で、破線２ａはｎ
３型埋込層２内の空乏層端を示して右り、 ｎ４型埋込
層２は高不純物濃度であるため、空乏層端２ａの拡大幅
が狭い。キャリアが掃き出されたｐ型基板１の空乏層に
はアセプタイオンｌｂが残り、またｎ＋型埋込層２の空
乏層にはドナーイオン２ｂが残る。 ｎ＋型埋込層２の
端部領域の曲率が大きくなるほど（曲率半径が小さくな
るほど）、電機力線Ｄが中央領域に比べて集中するから
、曲率半径が小さくなるほど（鋭くなるほど）、耐圧が
低下する。
勿論、ｐ型基板１の比抵抗を大きくすれば耐圧は上昇す
るが、それには基板の純度が要求され、量産レベルでは
５０Ωｃｍが限界である。また高比抵抗になればなるほ
ど、抵抗値のバラッキが大きくなり、好ましくない。
るが、それには基板の純度が要求され、量産レベルでは
５０Ωｃｍが限界である。また高比抵抗になればなるほ
ど、抵抗値のバラッキが大きくなり、好ましくない。
また埋込層２を中央領域とその周囲の端部領域とで形成
し、端部領域の曲率をできるだけ小さくすることにより
、端部での電界集中を極力軽減する方策が提案されてい
るが、端部領域の曲率半径を大きくすれば、端部領域の
厚みが中央領域のそれに比して過度に大きくなり、画成
領域への素子作り込みの障害等が問題化する。
し、端部領域の曲率をできるだけ小さくすることにより
、端部での電界集中を極力軽減する方策が提案されてい
るが、端部領域の曲率半径を大きくすれば、端部領域の
厚みが中央領域のそれに比して過度に大きくなり、画成
領域への素子作り込みの障害等が問題化する。
そこで、本発明の課題は、基板の比抵抗を高くせず、ま
た埋込層の幾何形状を変えずに、埋込層の不純物濃度を
局部的に異ならしめることによって、埋込層の端都電界
集中を緩和し、高耐圧の埋込層を備えた半導体装置を提
供することにある。
た埋込層の幾何形状を変えずに、埋込層の不純物濃度を
局部的に異ならしめることによって、埋込層の端都電界
集中を緩和し、高耐圧の埋込層を備えた半導体装置を提
供することにある。
上記課題を解決するために、本発明の講じた手段は、埋
込層を中央領域とその周囲に接する端部領域とから構成
し、その端部領域の不純物濃度を中央領域のそれに比し
て低くしたものである。
込層を中央領域とその周囲に接する端部領域とから構成
し、その端部領域の不純物濃度を中央領域のそれに比し
て低くしたものである。
かかる手段によれば、埋込層内の空乏層端は接合面から
均一幅で拡大するのではなく、端部領域の空乏層端の拡
大幅が中央領域のそれに比して大きい。端部領域の曲率
は大きいものの、端部領域内の空乏層の拡がりが大きく
、イオン密度が小さいので、端部領域における電気力線
の集中が緩和され、この結果、ブレイクダウン電圧は従
来に比して高くなる。
均一幅で拡大するのではなく、端部領域の空乏層端の拡
大幅が中央領域のそれに比して大きい。端部領域の曲率
は大きいものの、端部領域内の空乏層の拡がりが大きく
、イオン密度が小さいので、端部領域における電気力線
の集中が緩和され、この結果、ブレイクダウン電圧は従
来に比して高くなる。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は、本発明に係る埋込層を備えた半導体装置の一
実施例を示す断面構造図である。
実施例を示す断面構造図である。
この埋込層を備えた半導体装置は、ｐ型半導体基板ｌ上
に形成されたｎ型埋込層１０及びアイソレイション・ア
ップのｐ”型埋込層３と、更に基板１上に成長されたｎ
型エピタキシャル層４と、ｐ＋型埋込層３に接し ｎ型
エピタキシャル層４を分離画成する ｐ１型アイソレイ
ション層５とを有している。
に形成されたｎ型埋込層１０及びアイソレイション・ア
ップのｐ”型埋込層３と、更に基板１上に成長されたｎ
型エピタキシャル層４と、ｐ＋型埋込層３に接し ｎ型
エピタキシャル層４を分離画成する ｐ１型アイソレイ
ション層５とを有している。
画成領域の直下のｎ型埋込層１０は中央領域１２とこの
周囲で重なる端部領域１４とから構成されている。中央
領域１２には高不純物濃度のｎ＋型領域で、端部領域１
４の不純物濃度は中央領域１２のそれに比して低く、ｎ
″型領域である。本実施例における端部領域ｌ４の表面
濃度はｌ ＸＩＯＩＳｃｒｎ−２程度で、その曲率半径
は９μｍである。また本実施例における中央領域１２と
端部領域１４の厚さはほぼ等しい。
周囲で重なる端部領域１４とから構成されている。中央
領域１２には高不純物濃度のｎ＋型領域で、端部領域１
４の不純物濃度は中央領域１２のそれに比して低く、ｎ
″型領域である。本実施例における端部領域ｌ４の表面
濃度はｌ ＸＩＯＩＳｃｒｎ−２程度で、その曲率半径
は９μｍである。また本実施例における中央領域１２と
端部領域１４の厚さはほぼ等しい。
第２図は上記実施例の電荷分布及び空乏層拡大の状態を
示す模式図である。第２図中の破線１ａはｐ型基板１内
の空乏層端で、破線１０ａはｎ型埋込層１０内の空乏層
端を示す。中央領域１２内の空乏層端１０ａの拡大幅は
ｐ型基板１内のそれに比して狭い。中央領域１２の不純
物濃度が高いためである。
示す模式図である。第２図中の破線１ａはｐ型基板１内
の空乏層端で、破線１０ａはｎ型埋込層１０内の空乏層
端を示す。中央領域１２内の空乏層端１０ａの拡大幅は
ｐ型基板１内のそれに比して狭い。中央領域１２の不純
物濃度が高いためである。
一方、端部領域１４内の空乏層端１０ａの拡大幅は中央
領域１２のそれに比して狭い。端部領域１４の不純物濃
度が中央領域１２のそれに比して低いためである。即ち
、端部領域１４内の空乏層の拡がりは従来に比べて大き
い。このため、ｐ型基板１の空乏層に残るアセプタイオ
ン１ｂの密度は従来と同じであるが、端部領域１４の空
乏層に残るドナーイオンｌＯｂの密度は従来に比して小
さい。端部領域ｌ４の曲率が中央領域ｌ２の平坦部のそ
れに比して小さく、尖端効果で端部領域ｌ４に電気力線
Ｄ′が集中する傾向にあるものの、ドナーイオン１０ｂ
の密度が小さいから、端部領域１４の電気力線がＤ′の
本数が少ないので、結果的に電気力線Ｄ′の集中が相殺
又は緩和される。従来の如く、端部領域ｌ４の曲率半径
を大としただけでは、端部領域１４０曲率が小さくなる
ものの、中央領域１２の平坦部の曲率（無限大）には及
ばず、電気力線の集中を単に軽減できるだけであるが、
端部領域１４の不純物濃度を低くすることは、理論的に
は電気力線の集中が解消できる。
領域１２のそれに比して狭い。端部領域１４の不純物濃
度が中央領域１２のそれに比して低いためである。即ち
、端部領域１４内の空乏層の拡がりは従来に比べて大き
い。このため、ｐ型基板１の空乏層に残るアセプタイオ
ン１ｂの密度は従来と同じであるが、端部領域１４の空
乏層に残るドナーイオンｌＯｂの密度は従来に比して小
さい。端部領域ｌ４の曲率が中央領域ｌ２の平坦部のそ
れに比して小さく、尖端効果で端部領域ｌ４に電気力線
Ｄ′が集中する傾向にあるものの、ドナーイオン１０ｂ
の密度が小さいから、端部領域１４の電気力線がＤ′の
本数が少ないので、結果的に電気力線Ｄ′の集中が相殺
又は緩和される。従来の如く、端部領域ｌ４の曲率半径
を大としただけでは、端部領域１４０曲率が小さくなる
ものの、中央領域１２の平坦部の曲率（無限大）には及
ばず、電気力線の集中を単に軽減できるだけであるが、
端部領域１４の不純物濃度を低くすることは、理論的に
は電気力線の集中が解消できる。
従来．例のように埋込層の濃度が均一で端部領域の曲率
半径が９μｍ程度の場合、端部領域の耐圧は中央領域の
１７３〜１／４に低下するが、本実施例の場合には端部
領域ｌ４の耐圧は中央領域の１７２程度に止まり、端部
領域１４の耐圧向上が確認された。つまり、端部領域１
４の不純物濃度を低くすることは、恰も端部領域１４の
曲率半径の無限大化を図ることと等価の効果がある。な
お、上記の濃度制御に加えて端部領域１４の曲率半径を
大とすれば、一層の耐圧向上が発揮される。
半径が９μｍ程度の場合、端部領域の耐圧は中央領域の
１７３〜１／４に低下するが、本実施例の場合には端部
領域ｌ４の耐圧は中央領域の１７２程度に止まり、端部
領域１４の耐圧向上が確認された。つまり、端部領域１
４の不純物濃度を低くすることは、恰も端部領域１４の
曲率半径の無限大化を図ることと等価の効果がある。な
お、上記の濃度制御に加えて端部領域１４の曲率半径を
大とすれば、一層の耐圧向上が発揮される。
次に、上記実施例の製造方法を、第３図を参照しつつ説
明する。
明する。
まず、第３図（ａ）に示す如く、酸化膜２０で覆われた
ｐ型シリコン基板の上に、中央部に開口部２１ａを有す
る第１のレジストマスク２１を形成した後、第１のヒ素
イオン２２の注入によりヒ素原子２３を開口部直下に導
入する。次に、第３図ら）に示す如く、レジストマスク
２１の開口部２１ａの中央部に端部開口部２４ａを有す
る第２のレジストマスク２４を形成した後、第２のヒ素
イオン２５の注入によりヒ素原子２６を導入する。次に
、第３図（Ｃ）に示す如く、分離層を形成すべき領域上
に開口部２７ａを有する第３のレジストマスク２７を形
成した後、ほう素イオン２Ｂの注入によりホウ素原子２
９を導入する。次に、第３図（社）に示す如く、アニー
ルの後、エビタキシャル成長によりｐ型基板ｌ上にｎ型
エピタキシャル層４を形成する。この結果、ｐ型基板１
とｎ型エビタキシャル層の界面の中央部には、第１のヒ
素のドープされた ｎ＋埋込層たる中央領域１２と、こ
の周囲で重なる第２のヒ素のドープされたｎ埋込層たる
端部領域１４と、分離領域にホウ素のドーブされた ｐ
＋型埋込層３が形成される。次に、第３図（ｅ）に示す
如く、ｎ型エピタキシャル層４の表面から ｐ＋埋込層
３に接続する ｐ＋型アイソレイションを拡散形成する
。
ｐ型シリコン基板の上に、中央部に開口部２１ａを有す
る第１のレジストマスク２１を形成した後、第１のヒ素
イオン２２の注入によりヒ素原子２３を開口部直下に導
入する。次に、第３図ら）に示す如く、レジストマスク
２１の開口部２１ａの中央部に端部開口部２４ａを有す
る第２のレジストマスク２４を形成した後、第２のヒ素
イオン２５の注入によりヒ素原子２６を導入する。次に
、第３図（Ｃ）に示す如く、分離層を形成すべき領域上
に開口部２７ａを有する第３のレジストマスク２７を形
成した後、ほう素イオン２Ｂの注入によりホウ素原子２
９を導入する。次に、第３図（社）に示す如く、アニー
ルの後、エビタキシャル成長によりｐ型基板ｌ上にｎ型
エピタキシャル層４を形成する。この結果、ｐ型基板１
とｎ型エビタキシャル層の界面の中央部には、第１のヒ
素のドープされた ｎ＋埋込層たる中央領域１２と、こ
の周囲で重なる第２のヒ素のドープされたｎ埋込層たる
端部領域１４と、分離領域にホウ素のドーブされた ｐ
＋型埋込層３が形成される。次に、第３図（ｅ）に示す
如く、ｎ型エピタキシャル層４の表面から ｐ＋埋込層
３に接続する ｐ＋型アイソレイションを拡散形成する
。
上記の製造プロセスにおいては、中央領域１２．端部領
域１４及びｐ”型埋込層３のアニール， 拡散を同一工
程で行っているが、工程を前後させ各層を独立に形成し
ても良い。この場合、中央領域１２の拡散は端部領域１
４の拡散に先じて行う。なお、拡散速度の小さい元素と
してヒ素の代わりにアンチモンを用いても良い。また埋
込層１０がｐ型のときは拡散速度の小さいガリウムを用
いれば良い。
域１４及びｐ”型埋込層３のアニール， 拡散を同一工
程で行っているが、工程を前後させ各層を独立に形成し
ても良い。この場合、中央領域１２の拡散は端部領域１
４の拡散に先じて行う。なお、拡散速度の小さい元素と
してヒ素の代わりにアンチモンを用いても良い。また埋
込層１０がｐ型のときは拡散速度の小さいガリウムを用
いれば良い。
以上説哄したように、本発明に係る埋込層を備えた半導
体装置は、埋込層を中央領域とこの周囲で重なる端部領
域とで構成し、端部領域の不純物濃度を中央領域のそれ
に比して低く抑えたものであるから、次の効果を奏する
。
体装置は、埋込層を中央領域とこの周囲で重なる端部領
域とで構成し、端部領域の不純物濃度を中央領域のそれ
に比して低く抑えたものであるから、次の効果を奏する
。
■端部領域の曲率による電気力線の集中作用にもかかわ
らず、端部領域の空乏層電荷密度が中央領域のそれに比
して小さいので、電気力線の集中を相殺又は緩和できる
。したがって、耐圧向上が達成される。
らず、端部領域の空乏層電荷密度が中央領域のそれに比
して小さいので、電気力線の集中を相殺又は緩和できる
。したがって、耐圧向上が達成される。
■端部領域の曲率を緩和すると同等以上の効果があるの
で、端部領域の厚さを大きくする必要がない。
で、端部領域の厚さを大きくする必要がない。
■基板の比抵抗を制御する場合に比し、バラッキ等がな
く歩留りが良い。
く歩留りが良い。
第１図は、本発明に係る埋込層を備えた半導体装置の一
実施例を示す断面構造図である。 第２図は、同実施例の電荷分布及び空乏層拡大の状態を
示す模式図である。 第３図（ａ）〜（ｅ）は、同実施例の製造工程を順次示
す断面構造図である。 第４図は、従来の埋込層を備えた半導体装置の一例を示
す断面構造図である。 第５図は、同従来例の電荷分布及び空乏層拡大の状態を
示す模式図である。 １−ｐ型半導体基板、３ｐ＋型埋込層、 ４ｎ型エピタ
キシャル層、５．ｐ＋型アイソレイション層、１０−
ｎ型埋込層、１２ｎ＋型の中央領域、１４− ｎ一型の
端部領域、 ｌａ，１０ａ 空乏層端、１ｂ アセブ
タイオン、１０ｂ・ ドナーイオン、Ｄ′第 図 Ｐ 第 図 ／Ａ−Ｐ１ 第 図
実施例を示す断面構造図である。 第２図は、同実施例の電荷分布及び空乏層拡大の状態を
示す模式図である。 第３図（ａ）〜（ｅ）は、同実施例の製造工程を順次示
す断面構造図である。 第４図は、従来の埋込層を備えた半導体装置の一例を示
す断面構造図である。 第５図は、同従来例の電荷分布及び空乏層拡大の状態を
示す模式図である。 １−ｐ型半導体基板、３ｐ＋型埋込層、 ４ｎ型エピタ
キシャル層、５．ｐ＋型アイソレイション層、１０−
ｎ型埋込層、１２ｎ＋型の中央領域、１４− ｎ一型の
端部領域、 ｌａ，１０ａ 空乏層端、１ｂ アセブ
タイオン、１０ｂ・ ドナーイオン、Ｄ′第 図 Ｐ 第 図 ／Ａ−Ｐ１ 第 図
Claims (1)
- １）第１導電型の半導体基板とその上に成長された第２
導電型層との界面に埋込み形成された第２導電型の埋込
層を備えた半導体装置において、該埋込層が中央領域と
その周囲で重なる端部領域とからなり、該端部領域の不
純物濃度が該中央領域のそれに比して低いことを特徴と
する埋込層を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053279A JPH02232929A (ja) | 1989-03-06 | 1989-03-06 | 埋込層を備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053279A JPH02232929A (ja) | 1989-03-06 | 1989-03-06 | 埋込層を備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232929A true JPH02232929A (ja) | 1990-09-14 |
Family
ID=12938299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1053279A Pending JPH02232929A (ja) | 1989-03-06 | 1989-03-06 | 埋込層を備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216802A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147546A (ja) * | 1984-12-20 | 1986-07-05 | Sanyo Electric Co Ltd | バイポ−ラ型半導体装置 |
| JPS63202965A (ja) * | 1987-02-19 | 1988-08-22 | Sanyo Electric Co Ltd | 半導体装置 |
-
1989
- 1989-03-06 JP JP1053279A patent/JPH02232929A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147546A (ja) * | 1984-12-20 | 1986-07-05 | Sanyo Electric Co Ltd | バイポ−ラ型半導体装置 |
| JPS63202965A (ja) * | 1987-02-19 | 1988-08-22 | Sanyo Electric Co Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216802A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
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