JPH06175742A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH06175742A JPH06175742A JP4351931A JP35193192A JPH06175742A JP H06175742 A JPH06175742 A JP H06175742A JP 4351931 A JP4351931 A JP 4351931A JP 35193192 A JP35193192 A JP 35193192A JP H06175742 A JPH06175742 A JP H06175742A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- circuit
- level shift
- transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000001629 suppression Effects 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/267—Current mirrors using both bipolar and field-effect technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳトランジスタのオペアンプを用いた
基準電圧発生回路において、オペアンプの安定動作を図
り電源電圧抑比を改善する。 【構成】 オペアンプ１４の出力電圧に応じたベースバ
イアスＶｂを有するバイポーラトランジスタ４，５と、
抵抗１〜３とにより、オペアンプ１４の入力基準バイア
スＶa を発生させる。このとき、この基準電圧Ｖa を高
くするために、オペアンプ１４の前段にＰＭＯＳトラン
ジスタ８，９，１１，１２からなるレベルシフト回路を
設ける。
基準電圧発生回路において、オペアンプの安定動作を図
り電源電圧抑比を改善する。 【構成】 オペアンプ１４の出力電圧に応じたベースバ
イアスＶｂを有するバイポーラトランジスタ４，５と、
抵抗１〜３とにより、オペアンプ１４の入力基準バイア
スＶa を発生させる。このとき、この基準電圧Ｖa を高
くするために、オペアンプ１４の前段にＰＭＯＳトラン
ジスタ８，９，１１，１２からなるレベルシフト回路を
設ける。
Description
【０００１】
【産業上の利用分野】本発明は基準電圧発生回路に関
し、特にＣＭＯＳ製造プロセスにより容易に実現できる
基準電圧発生回路に関するものである。
し、特にＣＭＯＳ製造プロセスにより容易に実現できる
基準電圧発生回路に関するものである。
【０００２】
【従来の技術】従来のこの種の基準電圧発生回路の例を
図３に示す。図３において、演算増幅器（以下、単にオ
ペアンプと称す）１４の出力電圧は抵抗１６，１７によ
り分圧され、この分圧電圧はＮＰＮバイポーラトランジ
スタ４，５の各ベースバイアスとなっている。これ等ト
ランジスタ４，５の両コレクタには高電位電源１８が印
加され、両エミッタと基準電位点であるアース電位との
間には夫々第１及び第２の抵抗回路が設けられている。
図３に示す。図３において、演算増幅器（以下、単にオ
ペアンプと称す）１４の出力電圧は抵抗１６，１７によ
り分圧され、この分圧電圧はＮＰＮバイポーラトランジ
スタ４，５の各ベースバイアスとなっている。これ等ト
ランジスタ４，５の両コレクタには高電位電源１８が印
加され、両エミッタと基準電位点であるアース電位との
間には夫々第１及び第２の抵抗回路が設けられている。
【０００３】第１の抵抗回路はトランジスタ４のエミッ
タとアースとの間に接続された抵抗１からなり、第２の
抵抗回路はトランジスタ５のエミッタとアースとの間に
直列接続された抵抗２，３とからなる。抵抗１とトラン
ジスタ４のエミッタとの接続点のノード電圧は第１の端
子６を介してオペアンプ１４の逆相入力へ印加され、抵
抗２と３との直列接続点のノード電圧は第２の端子７を
介してオペアンプ１４の正相入力へ印加される。そし
て、このオペアンプ１４の出力電圧が基準電圧として出
力端子１５へ導出される。
タとアースとの間に接続された抵抗１からなり、第２の
抵抗回路はトランジスタ５のエミッタとアースとの間に
直列接続された抵抗２，３とからなる。抵抗１とトラン
ジスタ４のエミッタとの接続点のノード電圧は第１の端
子６を介してオペアンプ１４の逆相入力へ印加され、抵
抗２と３との直列接続点のノード電圧は第２の端子７を
介してオペアンプ１４の正相入力へ印加される。そし
て、このオペアンプ１４の出力電圧が基準電圧として出
力端子１５へ導出される。
【０００４】抵抗１の抵抗値をＲ１，抵抗２のそれをＲ
２，抵抗３のそれをＲ３，抵抗１６のそれをＲ１６，抵
抗１７のそれをＲ１７とし、トランジスタ４に対してト
ランジスタ５はｎ倍のエミッタ面積を有するものとす
る。またトランジスタ４，５の各ベースエミッタ間電圧
をＶBE4 ，ＶBE5 とすると、 ΔＶBE＝ＶBE4 −ＶBE5 ＝（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１） ……（１） なる式が得られる。ここに、ｋはボルツマン定数，Ｔは
絶対温度，ｑは電子電荷を夫々示す。
２，抵抗３のそれをＲ３，抵抗１６のそれをＲ１６，抵
抗１７のそれをＲ１７とし、トランジスタ４に対してト
ランジスタ５はｎ倍のエミッタ面積を有するものとす
る。またトランジスタ４，５の各ベースエミッタ間電圧
をＶBE4 ，ＶBE5 とすると、 ΔＶBE＝ＶBE4 −ＶBE5 ＝（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１） ……（１） なる式が得られる。ここに、ｋはボルツマン定数，Ｔは
絶対温度，ｑは電子電荷を夫々示す。
【０００５】トランジスタ５に流れる電流Ｉ５は、 Ｉ５＝ΔＶBE／Ｒ２ ＝（１／Ｒ２）（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１）……（２） となる。トランジスタ４に流れる電流をＩ４とすると、
ノード６の電圧Ｖa は、 Ｖa ＝Ｉ４・Ｒ１＝Ｉ５・Ｒ３ ＝（Ｒ３／Ｒ２）（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１）…（３） となる。
ノード６の電圧Ｖa は、 Ｖa ＝Ｉ４・Ｒ１＝Ｉ５・Ｒ３ ＝（Ｒ３／Ｒ２）（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１）…（３） となる。
【０００６】また、トランジスタ４，５のベース電圧Ｖ
b は、 Ｖb ＝Ｖa ＋ＢBE4 ＝｛Ｒ１７／（Ｒ１６＋Ｒ１７）｝Ｖo …（４） となる。尚、Ｖo は回路出力電圧である。（３），
（４）式より、Ｖo について解くと、 ＶO ＝｛（Ｒ１６＋Ｒ１７）／Ｒ１７｝｛ＶBE4 ＋（Ｒ３／Ｒ２） （ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１）｝ ……（５） が得られ、（５）式で示す一定電圧が発生されるのであ
る。
b は、 Ｖb ＝Ｖa ＋ＢBE4 ＝｛Ｒ１７／（Ｒ１６＋Ｒ１７）｝Ｖo …（４） となる。尚、Ｖo は回路出力電圧である。（３），
（４）式より、Ｖo について解くと、 ＶO ＝｛（Ｒ１６＋Ｒ１７）／Ｒ１７｝｛ＶBE4 ＋（Ｒ３／Ｒ２） （ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１）｝ ……（５） が得られ、（５）式で示す一定電圧が発生されるのであ
る。
【０００７】この回路はＣＭＯＳ構成とされるのが一般
的であり、オペアンプ１４は能動素子としてＣＭＯＳト
ランジスタからなり、全体の回路はＣＭＯＳ製造プロセ
スにより容易に作製される。この場合、ＮＰＮトランジ
スタ４，５は図４に示す様な構造とされている。尚、図
４において（Ａ）は平面図，（Ｂ）は（Ａ）のＡ−Ａ′
線に沿う断面図である。
的であり、オペアンプ１４は能動素子としてＣＭＯＳト
ランジスタからなり、全体の回路はＣＭＯＳ製造プロセ
スにより容易に作製される。この場合、ＮＰＮトランジ
スタ４，５は図４に示す様な構造とされている。尚、図
４において（Ａ）は平面図，（Ｂ）は（Ａ）のＡ−Ａ′
線に沿う断面図である。
【０００８】図に示す如く、Ｎ型基板５２上に第一のＮ
型拡散層５３を形成し、このＮ型基板５２上にＰウェル
５４を形成する。そして、このＰウェル５４内にＰ型拡
散層５５を形成し、またＰウェル５４内に第二のＮ型拡
散層５６を形成する。
型拡散層５３を形成し、このＮ型基板５２上にＰウェル
５４を形成する。そして、このＰウェル５４内にＰ型拡
散層５５を形成し、またＰウェル５４内に第二のＮ型拡
散層５６を形成する。
【０００９】第一のＮ型拡散層５３は第一のコンタクト
５７−１により第一の伝導層５８−１に接続され、Ｐ型
拡散層５５は第二のコンタクト５７−２により第二の伝
導層５８−２に接続され、第二のＮ型拡散層５６は第三
のコンタクト５７−３により第三の伝導層５８−３に接
続されている。
５７−１により第一の伝導層５８−１に接続され、Ｐ型
拡散層５５は第二のコンタクト５７−２により第二の伝
導層５８−２に接続され、第二のＮ型拡散層５６は第三
のコンタクト５７−３により第三の伝導層５８−３に接
続されている。
【００１０】第一のＮ型拡散層５３は一般に回路の高電
源電位に接続される。第一のＮ型拡散層５３をコレク
タ，Ｐ型拡散層５５をベース，第二のＮ型拡散層５６を
エミッタとするＮＰＮトランジスタが得られ、ＣＭＯＳ
製造プロセスにおいて容易に実現できる。
源電位に接続される。第一のＮ型拡散層５３をコレク
タ，Ｐ型拡散層５５をベース，第二のＮ型拡散層５６を
エミッタとするＮＰＮトランジスタが得られ、ＣＭＯＳ
製造プロセスにおいて容易に実現できる。
【００１１】
【発明が解決しようとする手段】この従来の基準電圧発
生回路では、ノード６，７の電圧Ｖa は先の（３）式で
示す値となる。（３）式におけるＲ３／Ｒ２の値にオペ
アンプのオフセット電圧を掛けた値が出力されるため
に、このＲ３／Ｒ２の値は大きくできない。
生回路では、ノード６，７の電圧Ｖa は先の（３）式で
示す値となる。（３）式におけるＲ３／Ｒ２の値にオペ
アンプのオフセット電圧を掛けた値が出力されるため
に、このＲ３／Ｒ２の値は大きくできない。
【００１２】ここで、バイポーラトランジスタの静特性
を考慮すると（３）式におけるＲ３／Ｒ１の値も大きく
できない。また、バイポーラトランジスタのエミッタ面
積比ｎはＩＣチップにおけるレイアウト面積を考慮する
と、これまた大きくすることはできない。
を考慮すると（３）式におけるＲ３／Ｒ１の値も大きく
できない。また、バイポーラトランジスタのエミッタ面
積比ｎはＩＣチップにおけるレイアウト面積を考慮する
と、これまた大きくすることはできない。
【００１３】具体的数値例で考えると、Ｒ１＝１ｋΩ，
Ｒ２＝１４ＫΩ，Ｒ３＝６５ＫΩ，ｎ＝１０とすると、
（３）式のＶa の値は０．０５Ｖと低い値になる。
Ｒ２＝１４ＫΩ，Ｒ３＝６５ＫΩ，ｎ＝１０とすると、
（３）式のＶa の値は０．０５Ｖと低い値になる。
【００１４】オペアンプの入力電圧は同相入力電圧範囲
からはずれない様にする必要があるので、上記の０．０
５Ｖの入力電圧では、この条件を満足せず、よって内部
の能動素子であるＭＯＳトランジスタが非飽和領域動作
となってしまい、電源雑音抑圧比（ＰＳＲＲ）が劣化し
て出力に電源ノイズが現われ易くなるという問題があ
る。
からはずれない様にする必要があるので、上記の０．０
５Ｖの入力電圧では、この条件を満足せず、よって内部
の能動素子であるＭＯＳトランジスタが非飽和領域動作
となってしまい、電源雑音抑圧比（ＰＳＲＲ）が劣化し
て出力に電源ノイズが現われ易くなるという問題があ
る。
【００１５】本発明の目的は、回路の特性に悪影響を与
えることなくＰＳＲＲの劣化を防止して電源ノイズを抑
圧することが可能な基準電圧発生回路を提供することで
ある。
えることなくＰＳＲＲの劣化を防止して電源ノイズを抑
圧することが可能な基準電圧発生回路を提供することで
ある。
【００１６】
【課題を解決するめたの手段】本発明による基準電圧発
生回路は、演算増幅器と、この演算増幅器の出力電圧に
応じたバイアス電圧によりベースバイアスされた第１及
び第２のバイポーラトランジスタと、前記第１及び第２
のバイポーラトランジスタの各エミッタと基準電位点と
の間に夫々設けられた第１及び第２の抵抗回路と、前記
第１及び第２の抵抗回路内の各所定ノードの電位を夫々
レベルシフトして前記演算増幅器の正相及び逆相入力へ
供給する第１及び第２のレベルシフト手段とを含み、前
記演算増幅器の出力電圧を基準電圧とすることを特徴と
する。
生回路は、演算増幅器と、この演算増幅器の出力電圧に
応じたバイアス電圧によりベースバイアスされた第１及
び第２のバイポーラトランジスタと、前記第１及び第２
のバイポーラトランジスタの各エミッタと基準電位点と
の間に夫々設けられた第１及び第２の抵抗回路と、前記
第１及び第２の抵抗回路内の各所定ノードの電位を夫々
レベルシフトして前記演算増幅器の正相及び逆相入力へ
供給する第１及び第２のレベルシフト手段とを含み、前
記演算増幅器の出力電圧を基準電圧とすることを特徴と
する。
【００１７】本発明による他の基準電圧発生回路は、演
算増幅器と、この演算増幅器の出力電圧によりバイアス
されて電流を生成する第１及び第２の電流源と、前記第
１及び第２の電流源の各電流出力が各一端に夫々供給さ
れた第１及び第２の抵抗回路と、前記第１及び第２の抵
抗回路の各他端にエミッタが夫々接続され各コレクタが
前記基準電位点に夫々接続されかつ前記基準電位点にベ
ースバイアスされた第１及び第２のバイポーラトランジ
スタと、前記第１及び第２の抵抗回路内の各所定ノード
の電位を夫々レベルシフトして前記演算増幅器の正相及
び逆相入力へ供給する第１及び第２のレベルシフト手段
とを含み、前記第１及び第２の抵抗回路内の所定のノー
ドの電位を基準電位とすることを特徴とする。
算増幅器と、この演算増幅器の出力電圧によりバイアス
されて電流を生成する第１及び第２の電流源と、前記第
１及び第２の電流源の各電流出力が各一端に夫々供給さ
れた第１及び第２の抵抗回路と、前記第１及び第２の抵
抗回路の各他端にエミッタが夫々接続され各コレクタが
前記基準電位点に夫々接続されかつ前記基準電位点にベ
ースバイアスされた第１及び第２のバイポーラトランジ
スタと、前記第１及び第２の抵抗回路内の各所定ノード
の電位を夫々レベルシフトして前記演算増幅器の正相及
び逆相入力へ供給する第１及び第２のレベルシフト手段
とを含み、前記第１及び第２の抵抗回路内の所定のノー
ドの電位を基準電位とすることを特徴とする。
【００１８】
【実施例】以下に図面を用いて本発明の実施例につき説
明する。
明する。
【００１９】図１は本発明の実施例の回路図であり、図
３と同等部分は同一符号により示している。本実施例で
は、図３の回路のノード６，７とオペアンプ１４の正逆
相入力１０，１３との各間に、ＰチャンネルＭＯＳトラ
ンジスタからなるレベルシフト回路を夫々挿入してお
り、他の構成は図３の回路のそれと同一である。
３と同等部分は同一符号により示している。本実施例で
は、図３の回路のノード６，７とオペアンプ１４の正逆
相入力１０，１３との各間に、ＰチャンネルＭＯＳトラ
ンジスタからなるレベルシフト回路を夫々挿入してお
り、他の構成は図３の回路のそれと同一である。
【００２０】ノード６とオペアンプの逆相入力１０との
間のレベルシフト回路は、Ｐチャンネルトランジスタ
８，９を電源間に直列に接続した回路構成であり、トラ
ンジスタ８のゲートに一定バイアスＶB を印加し、トラ
ンジスタ９のゲートにノード６を接続し、トランジスタ
９のソース（トランジスタ８のドレイン）をオペアンプ
入力１０に接続している。
間のレベルシフト回路は、Ｐチャンネルトランジスタ
８，９を電源間に直列に接続した回路構成であり、トラ
ンジスタ８のゲートに一定バイアスＶB を印加し、トラ
ンジスタ９のゲートにノード６を接続し、トランジスタ
９のソース（トランジスタ８のドレイン）をオペアンプ
入力１０に接続している。
【００２１】ノード７とオペアンプ入力１３との間のレ
ベルシフト回路は、Ｐチャンネルトランジスタ１１，１
２電源間に直列に接続した構成であり、トランジスタ１
１のゲートに一定バイアスＶB を印加し、トランジスタ
１２のゲートにノード７を接続し、トランジスタ１２の
ソース（トランジスタ１１のドレイン）をオペアンプ入
力１３に接続している。
ベルシフト回路は、Ｐチャンネルトランジスタ１１，１
２電源間に直列に接続した構成であり、トランジスタ１
１のゲートに一定バイアスＶB を印加し、トランジスタ
１２のゲートにノード７を接続し、トランジスタ１２の
ソース（トランジスタ１１のドレイン）をオペアンプ入
力１３に接続している。
【００２２】ノード６，７の各電圧（Ｖa ）はこれ等レ
ベルシフト回路により高電位側へレベルシフトされるも
ので、トランジスタ８，１１のゲートバイアス電圧ＶB
を適当な値に選定することにより、オペアンプ１４が正
常に機能するに充分な電圧にレベルシフトして入力１
０，１３へ供給できることになる。
ベルシフト回路により高電位側へレベルシフトされるも
ので、トランジスタ８，１１のゲートバイアス電圧ＶB
を適当な値に選定することにより、オペアンプ１４が正
常に機能するに充分な電圧にレベルシフトして入力１
０，１３へ供給できることになる。
【００２３】例えば、Ｐチャンネルトランジスタ８，
９，１１，１２の全てのゲート長及びトランジスタ幅を
夫々５μ，１０μとし、スレッュホールド電圧を−０．
８Ｖとし、バイアス電圧ＶB を３．５Ｖとすると、先の
（３）式で示されたＶa ＝０．５Ｖが２．０Ｖにレベル
シフトされることになる。この２．０Ｖの値は、オペア
ンプ１４の最適動作が可能な値である。
９，１１，１２の全てのゲート長及びトランジスタ幅を
夫々５μ，１０μとし、スレッュホールド電圧を−０．
８Ｖとし、バイアス電圧ＶB を３．５Ｖとすると、先の
（３）式で示されたＶa ＝０．５Ｖが２．０Ｖにレベル
シフトされることになる。この２．０Ｖの値は、オペア
ンプ１４の最適動作が可能な値である。
【００２４】尚、この回路の出力基準電圧Ｖo は、図３
の回路のＶo と同じであり、（５）式で示される。
の回路のＶo と同じであり、（５）式で示される。
【００２５】この図１の回路も、先述した如く、ＣＭＯ
Ｓ製造プロセスにより容易に実現できることは勿論であ
る。
Ｓ製造プロセスにより容易に実現できることは勿論であ
る。
【００２６】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号にて示している。図にお
いて、オペアンプ１４の出力をゲートバイアスとするＰ
チャンネルＭＯＳトランジスタ２１，２５が設けられて
おり、これらトランジスタ２１，２５のソースは最高電
位１８に接続されることにより、トランジスタ２１，２
５は電流源として動作する。
り、図１と同等部分は同一符号にて示している。図にお
いて、オペアンプ１４の出力をゲートバイアスとするＰ
チャンネルＭＯＳトランジスタ２１，２５が設けられて
おり、これらトランジスタ２１，２５のソースは最高電
位１８に接続されることにより、トランジスタ２１，２
５は電流源として動作する。
【００２７】これらトランジスタ２１，２５の電流出力
は夫々第１及び第２の抵抗回路の各一端へ供給され、こ
れ等第１及び第２の抵抗回路の各他端とアース電位との
間にはＰＮＰバイポーラトランジスタ２０，２４が夫々
設けられている。これ等トランジスタ２０，２４のベー
スはアース電位にバイアスされている。
は夫々第１及び第２の抵抗回路の各一端へ供給され、こ
れ等第１及び第２の抵抗回路の各他端とアース電位との
間にはＰＮＰバイポーラトランジスタ２０，２４が夫々
設けられている。これ等トランジスタ２０，２４のベー
スはアース電位にバイアスされている。
【００２８】第１の抵抗回路はトランジスタ２１のドレ
インとトランジスタ２０のエミッタとの間に設けられた
抵抗１からなり、第２の抵抗回路はトランジスタ２５の
ドレインとトランジスタ２４のエミッタとの間に直列接
続された抵抗２，３からなっている。
インとトランジスタ２０のエミッタとの間に設けられた
抵抗１からなり、第２の抵抗回路はトランジスタ２５の
ドレインとトランジスタ２４のエミッタとの間に直列接
続された抵抗２，３からなっている。
【００２９】抵抗１とトランジスタ２０のエミッタとの
接続点のノード電圧は第１の端子６を介してレベルシフ
ト回路へ入力され、抵抗２と３との直列接続点のノード
電圧は第２の端子７を介してレベルシフト回路へ入力さ
れている。これ等レベルシフト回路は図１の各レベルシ
フト回路と同一であり、ＰチャンネルＭＯＳトランジス
タ８，９及び１１，１２からなる。
接続点のノード電圧は第１の端子６を介してレベルシフ
ト回路へ入力され、抵抗２と３との直列接続点のノード
電圧は第２の端子７を介してレベルシフト回路へ入力さ
れている。これ等レベルシフト回路は図１の各レベルシ
フト回路と同一であり、ＰチャンネルＭＯＳトランジス
タ８，９及び１１，１２からなる。
【００３０】これ等レベルシフト回路の各出力電圧がオ
ペアンプ１４の正逆相入力１０，１３へ夫々印加されて
いる。回路出力端子１５は、抵抗３とトランジスタ２５
のドレインとの接続点のノード電圧Ｖo を導出するよう
になっている。
ペアンプ１４の正逆相入力１０，１３へ夫々印加されて
いる。回路出力端子１５は、抵抗３とトランジスタ２５
のドレインとの接続点のノード電圧Ｖo を導出するよう
になっている。
【００３１】この回路においても、図１の回路と同様に
トランジスタ２０，２４のエミッタ面積比をｎとする
と、 ΔＶBE＝ＶBE20−ＶBE24 ＝（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１） ……（６） となる。
トランジスタ２０，２４のエミッタ面積比をｎとする
と、 ΔＶBE＝ＶBE20−ＶBE24 ＝（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１） ……（６） となる。
【００３２】トランジスタ２４に流れる電流Ｉ24は、 Ｉ24＝ΔＶBE／Ｒ２ ＝（１／Ｒ２）（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１） ……（７） となり、トランジスタ２０に流れる電流をＩ20とする
と、 Ｖo ＝ＶBE20＋Ｉ20・Ｒ３ ＝ＶBE20＋（Ｒ３／Ｒ２）（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１）…（８） となって、一定の出力電圧が生成される。
と、 Ｖo ＝ＶBE20＋Ｉ20・Ｒ３ ＝ＶBE20＋（Ｒ３／Ｒ２）（ｋＴ／ｑ）ｌｎ（ｎ・Ｒ３／Ｒ１）…（８） となって、一定の出力電圧が生成される。
【００３３】この回路においても、ノード６，７の電圧
Ｖa は図１の場合と同様に０．５Ｖと低くなり、大きく
できないので、レベルシフト回路により２．０Ｖまで上
昇させてオペアンプ入力１０，１３の電圧としている。
Ｖa は図１の場合と同様に０．５Ｖと低くなり、大きく
できないので、レベルシフト回路により２．０Ｖまで上
昇させてオペアンプ入力１０，１３の電圧としている。
【００３４】この図２の回路はＰ型基板を用いたＣＭＯ
Ｓ製造プロセスにて容易にＩＣ化することができる。
Ｓ製造プロセスにて容易にＩＣ化することができる。
【００３５】尚、上記の各実施例における数値例は単に
例示のものにすぎず、種々の改変が可能であると共に、
レベルシフト回路の構成も種々の回路を用いることがで
きるものである。
例示のものにすぎず、種々の改変が可能であると共に、
レベルシフト回路の構成も種々の回路を用いることがで
きるものである。
【００３６】
【発明の効果】以上説明した様に、本発明によれば、ト
ランジスタと抵抗とにより構成されるオペアンプの入力
部に、レベルシフト回路を挿入しているので、オペアン
プの入力電圧レベルが高くなり、オペアンプを構成する
ＣＭＯＳトランジスタが飽和領域で動作可能となり、安
定な動作が保証され、ＰＳＲＲが大幅に改善されるとい
う効果がある。例えば、図３の従来回路において、ＰＳ
ＲＲは−５０ｄＢであるとき、同一回路条件で、図１，
２の回路では−７０ｄＢとなって−２０ｄＢの大幅な改
善が可能となった。
ランジスタと抵抗とにより構成されるオペアンプの入力
部に、レベルシフト回路を挿入しているので、オペアン
プの入力電圧レベルが高くなり、オペアンプを構成する
ＣＭＯＳトランジスタが飽和領域で動作可能となり、安
定な動作が保証され、ＰＳＲＲが大幅に改善されるとい
う効果がある。例えば、図３の従来回路において、ＰＳ
ＲＲは−５０ｄＢであるとき、同一回路条件で、図１，
２の回路では−７０ｄＢとなって−２０ｄＢの大幅な改
善が可能となった。
【図１】本発明の実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来の基準電圧発生回路の例を示す図である。
【図４】（Ａ）はＣＭＯＳ製造プロセスによるＮＰＮト
ランジスタの平面図，（Ｂ）は（Ａ）のＡ−Ａ′線断面
図である。
ランジスタの平面図，（Ｂ）は（Ａ）のＡ−Ａ′線断面
図である。
１〜３ 抵抗 ４，５ ＮＰＮトランジスタ ６，７ ノード ８，９，１１，１２ レベルシフト用ＭＯＳトランジス
タ １０，１３ オペアンプ入力端子 １４ オペアンプ １５ 出力端子 １８ 回路電源 ２０，２４ ＰＮＰトランジスタ ２１，２５ 電流源用ＭＯＳトランジスタ
タ １０，１３ オペアンプ入力端子 １４ オペアンプ １５ 出力端子 １８ 回路電源 ２０，２４ ＰＮＰトランジスタ ２１，２５ 電流源用ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 演算増幅器と、この演算増幅器の出力電
圧に応じたバイアス電圧によりベースバイアスされた第
１及び第２のバイポーラトランジスタと、前記第１及び
第２のバイポーラトランジスタの各エミッタと基準電位
点との間に夫々設けられた第１及び第２の抵抗回路と、
前記第１及び第２の抵抗回路内の各所定ノードの電位を
夫々レベルシフトして前記演算増幅器の正相及び逆相入
力へ供給する第１及び第２のレベルシフト手段とを含
み、前記演算増幅器の出力電圧を基準電圧とすることを
特徴とする基準電圧発生回路。 - 【請求項２】 演算増幅器と、この演算増幅器の出力電
圧によりバイアスされて電流を生成する第１及び第２の
電流源と、前記第１及び第２の電流源の各電流出力が各
一端に夫々供給された第１及び第２の抵抗回路と、前記
第１及び第２の抵抗回路の各他端にエミッタが夫々接続
され各コレクタが前記基準電位点に夫々接続されかつ前
記基準電位点にベースバイアスされた第１及び第２のバ
イポーラトランジスタと、前記第１及び第２の抵抗回路
内の各所定ノードの電位を夫々レベルシフトして前記演
算増幅器の正相及び逆相入力へ供給する第１及び第２の
レベルシフト手段とを含み、前記第１及び第２の抵抗回
路内の所定のノードの電位を基準電位とすることを特徴
とする基準電圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351931A JPH06175742A (ja) | 1992-12-09 | 1992-12-09 | 基準電圧発生回路 |
| EP93119695A EP0601540A1 (en) | 1992-12-09 | 1993-12-07 | Reference voltage generator of a band-gap regulator type used in CMOS transistor circuit |
| US08/164,149 US5568045A (en) | 1992-12-09 | 1993-12-09 | Reference voltage generator of a band-gap regulator type used in CMOS transistor circuit |
| KR1019930027004A KR940017155A (ko) | 1992-12-09 | 1993-12-09 | 기준 전압 발생기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351931A JPH06175742A (ja) | 1992-12-09 | 1992-12-09 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175742A true JPH06175742A (ja) | 1994-06-24 |
Family
ID=18420603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4351931A Pending JPH06175742A (ja) | 1992-12-09 | 1992-12-09 | 基準電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5568045A (ja) |
| EP (1) | EP0601540A1 (ja) |
| JP (1) | JPH06175742A (ja) |
| KR (1) | KR940017155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193686A (ja) * | 2006-01-20 | 2007-08-02 | Seiko Instruments Inc | バンドギャップ回路 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09330137A (ja) * | 1996-04-10 | 1997-12-22 | Toshiba Corp | 基準電圧発生回路及び基準電圧発生方法 |
| EP0840193B1 (en) * | 1996-11-04 | 2002-05-02 | STMicroelectronics S.r.l. | Band-gap reference voltage generator |
| US6005374A (en) * | 1997-04-02 | 1999-12-21 | Telcom Semiconductor, Inc. | Low cost programmable low dropout regulator |
| US6052020A (en) | 1997-09-10 | 2000-04-18 | Intel Corporation | Low supply voltage sub-bandgap reference |
| KR19990025536A (ko) * | 1997-09-12 | 1999-04-06 | 윤종용 | 문자롬이 내장된 액정 그래픽 드라이버 |
| JP3382528B2 (ja) * | 1998-01-23 | 2003-03-04 | キヤノン株式会社 | カレントミラー回路 |
| US6031365A (en) * | 1998-03-27 | 2000-02-29 | Vantis Corporation | Band gap reference using a low voltage power supply |
| KR100289846B1 (ko) | 1998-09-29 | 2001-05-15 | 윤종용 | 저 전력 소비의 전압 제어기 |
| US6064267A (en) * | 1998-10-05 | 2000-05-16 | Globespan, Inc. | Current mirror utilizing amplifier to match operating voltages of input and output transconductance devices |
| US6271716B1 (en) * | 1998-10-30 | 2001-08-07 | Sony Electronics, Inc. | Rcb cancellation in low-side low power supply current sources |
| US7072415B2 (en) * | 1999-10-19 | 2006-07-04 | Rambus Inc. | Method and apparatus for generating multi-level reference voltage in systems using equalization or crosstalk cancellation |
| US7124221B1 (en) | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
| US6441595B1 (en) * | 2000-10-20 | 2002-08-27 | Sun Microsystems, Inc. | Universal compact PCI pull-up/termination IC |
| US6288525B1 (en) * | 2000-11-08 | 2001-09-11 | Agere Systems Guardian Corp. | Merged NPN and PNP transistor stack for low noise and low supply voltage bandgap |
| EP1229420B1 (en) * | 2001-01-31 | 2006-04-12 | STMicroelectronics S.r.l. | Bandgap type reference voltage source with low supply voltage |
| US6683489B1 (en) * | 2001-09-27 | 2004-01-27 | Applied Micro Circuits Corporation | Methods and apparatus for generating a supply-independent and temperature-stable bias current |
| US6630859B1 (en) * | 2002-01-24 | 2003-10-07 | Taiwan Semiconductor Manufacturing Company | Low voltage supply band gap circuit at low power process |
| US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
| US6864741B2 (en) * | 2002-12-09 | 2005-03-08 | Douglas G. Marsh | Low noise resistorless band gap reference |
| US6858917B1 (en) * | 2003-12-05 | 2005-02-22 | National Semiconductor Corporation | Metal oxide semiconductor (MOS) bandgap voltage reference circuit |
| US7321225B2 (en) * | 2004-03-31 | 2008-01-22 | Silicon Laboratories Inc. | Voltage reference generator circuit using low-beta effect of a CMOS bipolar transistor |
| US6992523B2 (en) * | 2004-04-27 | 2006-01-31 | Texas Instruments Incorporated | Low voltage current monitoring circuit |
| US7331755B2 (en) * | 2004-05-25 | 2008-02-19 | General Electric Company | Method for coating gas turbine engine components |
| US7224210B2 (en) * | 2004-06-25 | 2007-05-29 | Silicon Laboratories Inc. | Voltage reference generator circuit subtracting CTAT current from PTAT current |
| JP4803988B2 (ja) * | 2004-10-05 | 2011-10-26 | 株式会社デンソー | バンドギャップ基準電圧回路 |
| US7129774B1 (en) * | 2005-05-11 | 2006-10-31 | Sun Microsystems, Inc. | Method and apparatus for generating a reference signal |
| WO2008120350A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | 基準電圧生成回路 |
| KR100870433B1 (ko) * | 2007-06-08 | 2008-11-26 | 주식회사 하이닉스반도체 | 반도체 소자 |
| DE102021112735B3 (de) * | 2021-05-17 | 2022-08-04 | Infineon Technologies Ag | Bandabstandsreferenz-schaltung |
| US12001234B1 (en) * | 2023-01-06 | 2024-06-04 | Texas Instruments Incorporated | Bandgap circuitry |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278110A (ja) * | 1990-03-23 | 1991-12-09 | Oki Electric Ind Co Ltd | 定電圧発生回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4458200A (en) * | 1982-11-01 | 1984-07-03 | Gte Laboratories Incorporated | Reference voltage source |
| US4924113A (en) * | 1988-07-18 | 1990-05-08 | Harris Semiconductor Patents, Inc. | Transistor base current compensation circuitry |
| EP0360887B1 (de) * | 1988-09-26 | 1993-08-25 | Siemens Aktiengesellschaft | CMOS-Spannungsreferenz |
| US4978868A (en) * | 1989-08-07 | 1990-12-18 | Harris Corporation | Simplified transistor base current compensation circuitry |
| KR100188821B1 (ko) * | 1990-08-20 | 1999-06-01 | 사와무라 시코 | 정전압발생회로 |
| US5144223A (en) * | 1991-03-12 | 1992-09-01 | Mosaid, Inc. | Bandgap voltage generator |
| GB2264573B (en) * | 1992-02-05 | 1996-08-21 | Nec Corp | Reference voltage generating circuit |
-
1992
- 1992-12-09 JP JP4351931A patent/JPH06175742A/ja active Pending
-
1993
- 1993-12-07 EP EP93119695A patent/EP0601540A1/en not_active Withdrawn
- 1993-12-09 US US08/164,149 patent/US5568045A/en not_active Expired - Fee Related
- 1993-12-09 KR KR1019930027004A patent/KR940017155A/ko not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278110A (ja) * | 1990-03-23 | 1991-12-09 | Oki Electric Ind Co Ltd | 定電圧発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193686A (ja) * | 2006-01-20 | 2007-08-02 | Seiko Instruments Inc | バンドギャップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940017155A (ko) | 1994-07-26 |
| EP0601540A1 (en) | 1994-06-15 |
| US5568045A (en) | 1996-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06175742A (ja) | 基準電圧発生回路 | |
| JP3759513B2 (ja) | バンドギャップ基準回路 | |
| JP2513926B2 (ja) | Ｃｍｏｓバンドギャップ電圧基準回路 | |
| US6987416B2 (en) | Low-voltage curvature-compensated bandgap reference | |
| JP2843832B2 (ja) | 演算増幅器回路 | |
| JP2891297B2 (ja) | 電圧電流変換回路 | |
| JPH04312107A (ja) | 定電圧回路 | |
| US6242897B1 (en) | Current stacked bandgap reference voltage source | |
| JPH0727425B2 (ja) | 電圧発生回路 | |
| US6885179B1 (en) | Low-voltage bandgap reference | |
| JPH02121012A (ja) | 相補性ｍｏｓ技術による回路装置 | |
| US5187395A (en) | BIMOS voltage bias with low temperature coefficient | |
| JPH07152445A (ja) | 電圧発生回路 | |
| US5485074A (en) | High ratio current mirror with enhanced power supply rejection ratio | |
| JP2008271503A (ja) | 参照電流回路 | |
| JPS5922245B2 (ja) | テイデンアツバイアスカイロ | |
| JPH09105763A (ja) | コンパレータ回路 | |
| JPH05218799A (ja) | インピーダンス乗算器 | |
| JPS6154286B2 (ja) | ||
| JP4852435B2 (ja) | 定電流源 | |
| JP3656505B2 (ja) | Ｃｍｏｓ定電圧回路 | |
| JPH0720960A (ja) | 電流発生装置 | |
| JP3134343B2 (ja) | バンドギャップ基準電圧発生回路 | |
| JPS59208618A (ja) | 電流反転回路 | |
| JP3255226B2 (ja) | 電圧制御増幅器 |