JP2513926B2 - Ｃｍｏｓバンドギャップ電圧基準回路 - Google Patents
Ｃｍｏｓバンドギャップ電圧基準回路Info
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Classifications
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Description
【発明の詳細な説明】 技術分野 本発明は、バンドギャップ基準電圧を発生するCMOS回
路に関するものであって、更に詳細には、初期電圧基準
エラー及び温度ドリフトを低下させたバンドギャップ基
準回路に関するものである。
路に関するものであって、更に詳細には、初期電圧基準
エラー及び温度ドリフトを低下させたバンドギャップ基
準回路に関するものである。
従来技術 基準電圧回路は多くの目的のために集積回路設計者に
よって使用されており、それらの目的としては、例えば
アナログ・デジタル変換器、調整電源、比較器回路、あ
るタイプの論理回路等がある。特に有用なタイプの基準
電圧回路は、「バンドギャップ」基準回路であり、それ
はVBE基準回路としても知られており、それはVBEの負の
温度係数と同一の大きさを持った正の温度係数の具備す
る電圧を発生し、次いで発生した電圧にVBEを付加して
温度依存性を相殺させることである。
よって使用されており、それらの目的としては、例えば
アナログ・デジタル変換器、調整電源、比較器回路、あ
るタイプの論理回路等がある。特に有用なタイプの基準
電圧回路は、「バンドギャップ」基準回路であり、それ
はVBE基準回路としても知られており、それはVBEの負の
温度係数と同一の大きさを持った正の温度係数の具備す
る電圧を発生し、次いで発生した電圧にVBEを付加して
温度依存性を相殺させることである。
スタンダードなCMOSプロセスから得られる一つのタイ
プの寄生NPNバイポーラトランジスタは、そのエミッ
タ、ベース及びコレクタが、夫々、ソース−ドレインＮ
＋領域、Ｐウエル領域、及びＮ−シリコン基板に対応す
る縦型トランジスタである。これらの寄生縦型トランジ
スタのコレクタは基板内にあり、従って該トランジスタ
は、共通コレクタ形態において使用する場合にのみ適用
可能である。
プの寄生NPNバイポーラトランジスタは、そのエミッ
タ、ベース及びコレクタが、夫々、ソース−ドレインＮ
＋領域、Ｐウエル領域、及びＮ−シリコン基板に対応す
る縦型トランジスタである。これらの寄生縦型トランジ
スタのコレクタは基板内にあり、従って該トランジスタ
は、共通コレクタ形態において使用する場合にのみ適用
可能である。
縦型寄生トランジスタを利用する公知の基準電圧回路
10の一つを第１図に示してある。VCCは端子12に印加さ
れ、それはCMOS集積回路の基板に対応している。回路接
地は端子14において設定されている。トランジスタ６及
び８は寄生NPNトランジスタであり、その各々は、その
コレクタとしてIC基板を使用し、そのベースとしてＰウ
エルを使用し、且つそのエミッタとしてＮ型ドレイン／
ソース領域を使用する。同一の値である抵抗20及び22
は、トランジスタ６及び８の夫々に対しての負荷抵抗で
ある。抵抗24は、トランジスタ６のエミッタ回路内に接
続されており、それを横断して、温度感応性電圧を発生
する。
10の一つを第１図に示してある。VCCは端子12に印加さ
れ、それはCMOS集積回路の基板に対応している。回路接
地は端子14において設定されている。トランジスタ６及
び８は寄生NPNトランジスタであり、その各々は、その
コレクタとしてIC基板を使用し、そのベースとしてＰウ
エルを使用し、且つそのエミッタとしてＮ型ドレイン／
ソース領域を使用する。同一の値である抵抗20及び22
は、トランジスタ６及び８の夫々に対しての負荷抵抗で
ある。抵抗24は、トランジスタ６のエミッタ回路内に接
続されており、それを横断して、温度感応性電圧を発生
する。
差動増幅器26の入力端は、同じ値の抵抗20及び22を横
断して接続されており、且つその出力VREFはトランジス
タ６及び８のベースを駆動するためにフィードバックさ
れる。このフィードバックのために、ノード27及び28に
おける差動入力を横断しての電位は等しい（増幅器26が
完全なものであると仮定する、即ち無限の利得及び入力
インピーダンスを有するものと仮定する）。そうであっ
たとしても、トランジスタ６のエミッタにおける電流密
度は、トランジスタ８の電流密度よりも低い。なぜなら
ば、抵抗24を横断して電圧が発生するからである。従っ
て、トランジスタ６及び８は、次式（１）で与えられる
異なったベース・エミッタ電位を示す。
断して接続されており、且つその出力VREFはトランジス
タ６及び８のベースを駆動するためにフィードバックさ
れる。このフィードバックのために、ノード27及び28に
おける差動入力を横断しての電位は等しい（増幅器26が
完全なものであると仮定する、即ち無限の利得及び入力
インピーダンスを有するものと仮定する）。そうであっ
たとしても、トランジスタ６のエミッタにおける電流密
度は、トランジスタ８の電流密度よりも低い。なぜなら
ば、抵抗24を横断して電圧が発生するからである。従っ
て、トランジスタ６及び８は、次式（１）で与えられる
異なったベース・エミッタ電位を示す。
尚、Ｔは絶対温度であり、ｋはボルツマン定数であ
り、ｑは電子電荷であり、且つI8/I6,A6/A8は、夫々、
トランジスタ８及び６の電流とエミッタ面積の比であ
る。
り、ｑは電子電荷であり、且つI8/I6,A6/A8は、夫々、
トランジスタ８及び６の電流とエミッタ面積の比であ
る。
トランジスタ６及び８の間のベース・エミッタ電位に
おける差ΔVBEは、正の温度係数を有する抵抗24を横断
して表わされる。VR24を発生する電流も抵抗20を介して
流れるので、正の温度係数を持ったΔVBEは抵抗22を横
断して課られる。抵抗20及び22がマッチされており且つ
ノード27及び28における電位は等しく維持されるので、
ΔVBEに由来する正の温度係数も抵抗22を横断して課さ
れる。VBE8は負の温度係数であるので、その一つを他の
ものをオフセットするために使用することが可能であ
る。
おける差ΔVBEは、正の温度係数を有する抵抗24を横断
して表わされる。VR24を発生する電流も抵抗20を介して
流れるので、正の温度係数を持ったΔVBEは抵抗22を横
断して課られる。抵抗20及び22がマッチされており且つ
ノード27及び28における電位は等しく維持されるので、
ΔVBEに由来する正の温度係数も抵抗22を横断して課さ
れる。VBE8は負の温度係数であるので、その一つを他の
ものをオフセットするために使用することが可能であ
る。
ΔVBEの値は、上式（１）に従って、同一のI6及びI8
を有する適宜の比でトランジスタ６及び８の夫々のエミ
ッタ面積を確立することによって設定される。温度補償
は、R20,R22,R24の値を調節することによって達成され
る。
を有する適宜の比でトランジスタ６及び８の夫々のエミ
ッタ面積を確立することによって設定される。温度補償
は、R20,R22,R24の値を調節することによって達成され
る。
しかしながら、増幅器26として使用するのに適した理
想的なCMOS増幅器は入手可能なものではない。実際的な
CMOS差動増幅器は、温度依存性入力オフセット電圧を有
しており、それはバンドギャップ基準回路10の実効性を
低下させる。バンドギャップ基準回路10上の入力オフセ
ット電圧VOSの効果は次式によって与えられる。
想的なCMOS増幅器は入手可能なものではない。実際的な
CMOS差動増幅器は、温度依存性入力オフセット電圧を有
しており、それはバンドギャップ基準回路10の実効性を
低下させる。バンドギャップ基準回路10上の入力オフセ
ット電圧VOSの効果は次式によって与えられる。
CMOS差動増幅器の入力オフセット電圧は、典型的に、
高いものであり、2mVを超える値も通常である。（１＋R
20/R24）の比も高いものであり、10の値も一般的であ
る。これらの一般的な値を適用すると、増幅器26の出力
端において20mVのエラーが表われ、それはノード27及び
28における電位を等しいものに維持することを可能とす
るものではない。
高いものであり、2mVを超える値も通常である。（１＋R
20/R24）の比も高いものであり、10の値も一般的であ
る。これらの一般的な値を適用すると、増幅器26の出力
端において20mVのエラーが表われ、それはノード27及び
28における電位を等しいものに維持することを可能とす
るものではない。
更に、入力オフセット電圧は温度依存性である。バン
ドギャップ基準回路10に関するこの温度依存性の効果は
次式で与えられる。
ドギャップ基準回路10に関するこの温度依存性の効果は
次式で与えられる。
理解される如く、オフセット電圧温度依存性の項∂V
OS/∂Ｔは、（１＋R20/R24）の比で乗算されており、そ
のことは、バンドギャップ基準回路10の性能を更に劣化
させる。
OS/∂Ｔは、（１＋R20/R24）の比で乗算されており、そ
のことは、バンドギャップ基準回路10の性能を更に劣化
させる。
バンドギャップ基準回路10の性能限界を認識して幾つ
かのアプローチが取られている。一つのアプローチは、
バンドギャップ基準回路10において使用されている差動
増幅器の性能を改善することであるが、このアプローチ
は増幅器26の構成に顕著な拘束条件を課すこととなる。
何れの場合においても、温度依存性入力オフセット電圧
に影響を与える原因の多くは処理上においても影響を受
けるものである。別のアプローチは、1983年３月１日に
発行された米国特許第4,375,595号（Ulmer et al.）
によって代表される。このアプローチ及びその他の同様
なアプローチは、回路の複雑性を増加させ且つチップの
コストを増加させるものである。
かのアプローチが取られている。一つのアプローチは、
バンドギャップ基準回路10において使用されている差動
増幅器の性能を改善することであるが、このアプローチ
は増幅器26の構成に顕著な拘束条件を課すこととなる。
何れの場合においても、温度依存性入力オフセット電圧
に影響を与える原因の多くは処理上においても影響を受
けるものである。別のアプローチは、1983年３月１日に
発行された米国特許第4,375,595号（Ulmer et al.）
によって代表される。このアプローチ及びその他の同様
なアプローチは、回路の複雑性を増加させ且つチップの
コストを増加させるものである。
最近、寄生横方向NPNトランジスタが改善されたCMOS
バンドギャップ基準回路の構成において使用されてい
る。このような回路の二つのものが、Degrauwe et a
l.［横方向バイポーラトランジスタを使用したCMOS電圧
基準（CMOS voltage references using lateral b
ipolar transistors）」、IEEE・ジャーナル・オブ・
ソリッド・ステート・サーキッツ、Vol.SC−20、No.6
7、1985年12月、pp・1151−57の文献に開示されてい
る。上記文献の第７（ａ）図及び第７（ｂ）図に示され
る如く、これらの回路は、電流ミラーと、出力増幅器
と、電圧制御型電流源と結合して横方向バイポーラトラ
ンジスタを使用している。しかしながら、電圧制御型電
流源自身はかなり複雑であり、５個の付加的な抵抗及び
付加的な横方向トランジスタによって実現されている。
したがって、バンドギャップ回路の寸法は増加されてい
る。
バンドギャップ基準回路の構成において使用されてい
る。このような回路の二つのものが、Degrauwe et a
l.［横方向バイポーラトランジスタを使用したCMOS電圧
基準（CMOS voltage references using lateral b
ipolar transistors）」、IEEE・ジャーナル・オブ・
ソリッド・ステート・サーキッツ、Vol.SC−20、No.6
7、1985年12月、pp・1151−57の文献に開示されてい
る。上記文献の第７（ａ）図及び第７（ｂ）図に示され
る如く、これらの回路は、電流ミラーと、出力増幅器
と、電圧制御型電流源と結合して横方向バイポーラトラ
ンジスタを使用している。しかしながら、電圧制御型電
流源自身はかなり複雑であり、５個の付加的な抵抗及び
付加的な横方向トランジスタによって実現されている。
したがって、バンドギャップ回路の寸法は増加されてい
る。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、改善した温度安定
性を具備する比較的簡単な低コストのCMOSバンドギャッ
プ基準回路を提供することを目的とする。
述した如き従来技術の欠点を解消し、改善した温度安定
性を具備する比較的簡単な低コストのCMOSバンドギャッ
プ基準回路を提供することを目的とする。
構 成 本発明によれば、二つの寄生横方向バイポーラトラン
ジスタを使用するCMOSバンドギャップ電圧基準回路が提
供される。該横方向トランジスタのコレクタは互いに接
続されている。第一抵抗の一端が、該バイポーラトラン
ジスタの一方のエミッタへ接続されている。第二抵抗の
一端は、該第一抵抗の他端へ接続されると共に、該他方
のバイポーラトランジスタのエミッタへ接続されてお
り、且つその他端は接地電位へ接続されている。増幅器
が該他方のバイポーラトランジスタのコレクタへ接続さ
れており、且つその出力端は該両方のバイポーラトラン
ジスタのベースへ接続されている。該増幅器出力端と接
地電位との間の電位が基準電位である。
ジスタを使用するCMOSバンドギャップ電圧基準回路が提
供される。該横方向トランジスタのコレクタは互いに接
続されている。第一抵抗の一端が、該バイポーラトラン
ジスタの一方のエミッタへ接続されている。第二抵抗の
一端は、該第一抵抗の他端へ接続されると共に、該他方
のバイポーラトランジスタのエミッタへ接続されてお
り、且つその他端は接地電位へ接続されている。増幅器
が該他方のバイポーラトランジスタのコレクタへ接続さ
れており、且つその出力端は該両方のバイポーラトラン
ジスタのベースへ接続されている。該増幅器出力端と接
地電位との間の電位が基準電位である。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
第２図に示した基準電圧回路100は、スタンダードなC
MOSプロセスで製造するに適している。供給電圧VCCが端
子102に印加され、且つ回路接地は端子104において与え
られる。トランジスタ106及び108は寄生横方向NPNトラ
ンジスであり、それらは、夫々のフリーなコレクタ126
及び128を有すると共に、後述する如くバイアスされる
夫々のゲート122及び124を有している。電流源112及び1
14を具備する電流ミラー110は、NPNトランジスタ106の
電流I112を供給し且つトランジスタ108へ電流I114を供
給し、且つ電流I112及びI114を等しく維持する。抵抗11
6は、トランジスタ106のエミッタ回路内に設けられてお
り、且つ抵抗118は両方のトランジスタ106及び108のエ
ミッタ回路内に設けられている。単位利得増幅器120
は、その入力端をトランジスタ108のコレクタへ接続し
ており、且つその出力端129においてVREFを供給する。V
REFは、トランジスタ106及び108の夫々のベースへフィ
ードバックされる。
MOSプロセスで製造するに適している。供給電圧VCCが端
子102に印加され、且つ回路接地は端子104において与え
られる。トランジスタ106及び108は寄生横方向NPNトラ
ンジスであり、それらは、夫々のフリーなコレクタ126
及び128を有すると共に、後述する如くバイアスされる
夫々のゲート122及び124を有している。電流源112及び1
14を具備する電流ミラー110は、NPNトランジスタ106の
電流I112を供給し且つトランジスタ108へ電流I114を供
給し、且つ電流I112及びI114を等しく維持する。抵抗11
6は、トランジスタ106のエミッタ回路内に設けられてお
り、且つ抵抗118は両方のトランジスタ106及び108のエ
ミッタ回路内に設けられている。単位利得増幅器120
は、その入力端をトランジスタ108のコレクタへ接続し
ており、且つその出力端129においてVREFを供給する。V
REFは、トランジスタ106及び108の夫々のベースへフィ
ードバックされる。
バンドギャップ基準回路100の動作は以下の如くであ
る。トランジスタ106及び108はVREFによって駆動され
る。トランジスタ106が電流ミラー110のソース112から
の電流の増分的な量を引出すと、ソース114はトランジ
スタ108内へ等しい増分の電流を発生する。従って、電
流ミラー110は、トランジスタ106のコレクタへの電流I1
12とトランジスタ108のコレクタへの電流I114とを等し
いものとさせる。
る。トランジスタ106及び108はVREFによって駆動され
る。トランジスタ106が電流ミラー110のソース112から
の電流の増分的な量を引出すと、ソース114はトランジ
スタ108内へ等しい増分の電流を発生する。従って、電
流ミラー110は、トランジスタ106のコレクタへの電流I1
12とトランジスタ108のコレクタへの電流I114とを等し
いものとさせる。
トランジスタ106及び108は実質的に同一の拡散分布状
態で製造される。エミッタ面積における差異のために、
トランジスタ106及び108のベース・エミッタ領域を横断
しての電流密度は等しくない。電流密度が異なるので、
次式で与えられる如く、トランジスタ106及び108のベー
ス・エミッタ接合を横断しての電位は異なる。
態で製造される。エミッタ面積における差異のために、
トランジスタ106及び108のベース・エミッタ領域を横断
しての電流密度は等しくない。電流密度が異なるので、
次式で与えられる如く、トランジスタ106及び108のベー
ス・エミッタ接合を横断しての電位は異なる。
トランジスタ106及び108の間のベース・エミッタ電位
ΔVBEにおける差異は、以下の理由により、抵抗116を横
断して表われる。二つの分岐部が、トランジスタ106及
び108のベースにおけるノードとノード117とを接続し、
且つ該分岐部を横断しての電位は同一である。該分岐部
の一つを横断しての電位はVBE108である。他方の分岐部
を横断しての電位は、抵抗116を横断しての電圧降下は
（「VR116」）及びVBE106を横断しての電圧降下の和で
ある。ノード117は、VR116＋VBE106をVBE108と等しくさ
せ、即ち次式が成立する。
ΔVBEにおける差異は、以下の理由により、抵抗116を横
断して表われる。二つの分岐部が、トランジスタ106及
び108のベースにおけるノードとノード117とを接続し、
且つ該分岐部を横断しての電位は同一である。該分岐部
の一つを横断しての電位はVBE108である。他方の分岐部
を横断しての電位は、抵抗116を横断しての電圧降下は
（「VR116」）及びVBE106を横断しての電圧降下の和で
ある。ノード117は、VR116＋VBE106をVBE108と等しくさ
せ、即ち次式が成立する。
VR116＝VBE108−VBE106 ……（５） 上式（４）をトランジスタ106及び108へ適用するとΔ
VB＝VBE108−VBE106の関係を発生するので、VR116がΔV
BEと等しくなる。
VB＝VBE108−VBE106の関係を発生するので、VR116がΔV
BEと等しくなる。
VR116を発生する電流も、抵抗118を横断して電圧降下
を発生し、それはΔVBEの符号から明らかな如く、正の
温度係数を有している。ΔVBEに由来するこの正の温度
係数は、抵抗118を横断して印加され、且つVBE108の負
の温度係数をオフセットする効果を有する。
を発生し、それはΔVBEの符号から明らかな如く、正の
温度係数を有している。ΔVBEに由来するこの正の温度
係数は、抵抗118を横断して印加され、且つVBE108の負
の温度係数をオフセットする効果を有する。
VREFの値は、次式に従って決定される。
尚、ｎはトランジスタ106及び108のエミッタ面積の比
である。その適宜の比は、夫々のベース・エミッタ領域
を適宜寸法決定することにより、又は適宜の数の同一の
トランジスタを並列的に接続することによって確立され
る。
である。その適宜の比は、夫々のベース・エミッタ領域
を適宜寸法決定することにより、又は適宜の数の同一の
トランジスタを並列的に接続することによって確立され
る。
バンドギャップ基準回路100の温度安定性は次式によ
って与えられる。
って与えられる。
典型的に、∂VBE118/∂Ｔは約−2.0mV/℃であり、且
つ∂VT/∂Ｔは約＋0.085mV/℃である。ｎ及び比R118/R1
16の値は、∂VREF/∂Ｔをゼロとさせるように選択さ
れ、それによりゼロの温度係数が達成される。
つ∂VT/∂Ｔは約＋0.085mV/℃である。ｎ及び比R118/R1
16の値は、∂VREF/∂Ｔをゼロとさせるように選択さ
れ、それによりゼロの温度係数が達成される。
第３図に示したバンドギャップ基準回路100の詳細な
概略図は第２図の概略図と同様であるが、電流ミラー11
0及び増幅器120を詳細に示した点が異なっている。電流
ミラー110は、従来のカスコード構成のCMOS電流ミラー
である。寄生NPNトランジスタ106が、基準PMOSトランジ
スタ130及び132を介して増分的な電流を流す場合、トラ
ンジスタ対130,134及び132,136のソース・ドレイン電圧
は等しく増加される。従って、トランジスタ134及び136
は、ほぼ同じ増分の電流をノード137へ発生させる。
概略図は第２図の概略図と同様であるが、電流ミラー11
0及び増幅器120を詳細に示した点が異なっている。電流
ミラー110は、従来のカスコード構成のCMOS電流ミラー
である。寄生NPNトランジスタ106が、基準PMOSトランジ
スタ130及び132を介して増分的な電流を流す場合、トラ
ンジスタ対130,134及び132,136のソース・ドレイン電圧
は等しく増加される。従って、トランジスタ134及び136
は、ほぼ同じ増分の電流をノード137へ発生させる。
電流ミラー110におけるオフセットを減少させるため
に、電流ミラー110は、可及的に対称的であるように構
成されており、且つトランジスタ130,132,134,136は大
面積トランジスタとして構成されている。VCC変動に対
する感度を最小とするために、トランジスタ130及び134
は完全な飽和領域で動作される。
に、電流ミラー110は、可及的に対称的であるように構
成されており、且つトランジスタ130,132,134,136は大
面積トランジスタとして構成されている。VCC変動に対
する感度を最小とするために、トランジスタ130及び134
は完全な飽和領域で動作される。
増幅器120は従来の二段ソースホロワ増幅器である。
第一段PMOSトランジスタ138のゲートは、トランジスタ1
08のコレクタへ接続されており、且つそのドレインは接
地へ接続されている。第二段の従来の寄生縦型NPNトラ
ンジスタ140のベースはトランジスタ138のソースへ接続
されており、且つそのエミッタにおいて低出力インピー
ダンスを与え、それからVREFがとられる。トランジスタ
140のコレクタはチップの基板内にあり、該基板はVCCへ
接続されている。MOSトランジスタ139は、VCCとトラン
ジスタ138のソースとの間に接続されており、電流経路
を与えている。トランジスタ139のゲートは、電流ミラ
ー110のトランジスタ130及び134のゲート回路へ接続さ
れており、電流ミラー110はトランジスタ139の動作を深
い飽和状態に維持する。
第一段PMOSトランジスタ138のゲートは、トランジスタ1
08のコレクタへ接続されており、且つそのドレインは接
地へ接続されている。第二段の従来の寄生縦型NPNトラ
ンジスタ140のベースはトランジスタ138のソースへ接続
されており、且つそのエミッタにおいて低出力インピー
ダンスを与え、それからVREFがとられる。トランジスタ
140のコレクタはチップの基板内にあり、該基板はVCCへ
接続されている。MOSトランジスタ139は、VCCとトラン
ジスタ138のソースとの間に接続されており、電流経路
を与えている。トランジスタ139のゲートは、電流ミラ
ー110のトランジスタ130及び134のゲート回路へ接続さ
れており、電流ミラー110はトランジスタ139の動作を深
い飽和状態に維持する。
横方向トランジスタ106及び108の適切な動作のため
に、VCCが基板へ印加され、それは関連する縦型トラン
ジスタのコレクタ126及び128を形成しており、且つ夫々
のゲート122及び124はそれらのスレッシュホールド電圧
以下にバイアスされる。後者は、例えば、ゲート122及
び124を接地104へ図示した如くに接続することにより、
又は夫々、トランジスタ106及び108のエミッタへ接続す
ることによって達成される。
に、VCCが基板へ印加され、それは関連する縦型トラン
ジスタのコレクタ126及び128を形成しており、且つ夫々
のゲート122及び124はそれらのスレッシュホールド電圧
以下にバイアスされる。後者は、例えば、ゲート122及
び124を接地104へ図示した如くに接続することにより、
又は夫々、トランジスタ106及び108のエミッタへ接続す
ることによって達成される。
トランジスタ106及び108として使用するのに適したト
ランジスタ200を第４図に示してある。トランジスタ200
は、ＰウエルCMOSプロセスで実現されるが、その他のCM
OSプロセスを使用することも可能である。Ｐウエル204
がＮ−基板202内に設けられている。横方向寄生NPNトラ
ンジスタが、エミッタとして機能する円形状のＮ＋拡散
領域206と、その周りのベースとして機能するＰ−ウエ
ル204のリング状Ｐ−領域210と、その周りのコレクタと
して機能するリング状＋拡散領域212とを有する同心状
のエリアウトから得られる。Ｐ＋拡散領域208を介して
ベース210への接続が形成されている。ポリシリコンゲ
ート216が、ベース210の上に設けられており、且つゲー
ト酸化膜218によってそれから絶縁されている。縦型寄
生NPNトランジスタが、エミッタ206とベースとしての基
板202の間のＰウエル204の領域214を使用して、エミッ
タ206と基板202から得られている。領域214への接続
は、Ｐ＋領域208を介して形成されており、且つ基板202
への接続はＮ＋ドープ領域220を介して形成されてい
る。寄生トランジスタ200がトランジスタ106又は108と
して使用される場合、縦型トランジスタよりも横方向ト
ランジスタの方がより重要であるので、ベース210の
（即ち、ゲート216）の長さが最小とされており、且つ
エミッタ206の周辺対表面の比が最大とされている。公
知の任意の適宜の態様で、種々の領域206,208,212,216,
220へコンタクトが形成されている。
ランジスタ200を第４図に示してある。トランジスタ200
は、ＰウエルCMOSプロセスで実現されるが、その他のCM
OSプロセスを使用することも可能である。Ｐウエル204
がＮ−基板202内に設けられている。横方向寄生NPNトラ
ンジスタが、エミッタとして機能する円形状のＮ＋拡散
領域206と、その周りのベースとして機能するＰ−ウエ
ル204のリング状Ｐ−領域210と、その周りのコレクタと
して機能するリング状＋拡散領域212とを有する同心状
のエリアウトから得られる。Ｐ＋拡散領域208を介して
ベース210への接続が形成されている。ポリシリコンゲ
ート216が、ベース210の上に設けられており、且つゲー
ト酸化膜218によってそれから絶縁されている。縦型寄
生NPNトランジスタが、エミッタ206とベースとしての基
板202の間のＰウエル204の領域214を使用して、エミッ
タ206と基板202から得られている。領域214への接続
は、Ｐ＋領域208を介して形成されており、且つ基板202
への接続はＮ＋ドープ領域220を介して形成されてい
る。寄生トランジスタ200がトランジスタ106又は108と
して使用される場合、縦型トランジスタよりも横方向ト
ランジスタの方がより重要であるので、ベース210の
（即ち、ゲート216）の長さが最小とされており、且つ
エミッタ206の周辺対表面の比が最大とされている。公
知の任意の適宜の態様で、種々の領域206,208,212,216,
220へコンタクトが形成されている。
トランジスタ200は以下の如くに動作される。横方向
トランジスタのコレクタ212が基板へ接続されておら
ず、一方縦型トランジスタのコレクタ220が基板へ接続
されていることに注意すべきである。この横方向トラン
ジスタは、領域210内に蓄積層を形成するためにそのス
レッシュホールド電圧よりもかなり下にゲート216をバ
イアスさせることによって動作状態とされ、その際に領
域206と212との間のMOSトランジスタの動作を防止して
いる。ベース208と、エミッタ206と、コレクタ212は、
上述した如く、適宜にバイアスされる。基板（即ちコレ
クタ220）がVCCに接続されているので、関連する縦型ト
ランジスタは活性状態となる。
トランジスタのコレクタ212が基板へ接続されておら
ず、一方縦型トランジスタのコレクタ220が基板へ接続
されていることに注意すべきである。この横方向トラン
ジスタは、領域210内に蓄積層を形成するためにそのス
レッシュホールド電圧よりもかなり下にゲート216をバ
イアスさせることによって動作状態とされ、その際に領
域206と212との間のMOSトランジスタの動作を防止して
いる。ベース208と、エミッタ206と、コレクタ212は、
上述した如く、適宜にバイアスされる。基板（即ちコレ
クタ220）がVCCに接続されているので、関連する縦型ト
ランジスタは活性状態となる。
VCC＝5.0V及びVREF ＝1.235Vの場合の、バンドギャッ
プ基準回路100に対する典型的な値は以下の如くであ
る。トランジスタ106は、８個の個別的なトランジスタ
としてレイアウトされている（ｎ＝８）。トランジスタ
108は、個別的なトランジスタとしてレイアウトされて
いる。トランジスタ108及び結合してトランジスタ106を
形成する個別的なトランジスタは実質的に同一である。
トランジタ140は、良好な駆動能力を与えるような態様
で実現される。これは、複数個の個別的なトランジスタ
を並列的に結合させるか、又は駆動能力をブーストする
ために大きなエミッタ面積を有するトランジスタをレイ
アウトすることによって行われる。抵抗116及び118は、
夫々、1000Ω及び7500ΩのＰ＋抵抗である。従って、R1
18/R116の比は7.5である。電流ミラー110におけるオフ
セットは、該電流ミラーを可及的に対称的であるように
構成することによって最小とされている。更に、各トラ
ンジスタ130,132,134,136は大きな面積で構成されてい
る。バンドギャップ基準回路100はトリミングを必要と
するものではない。なぜならば、基準発生回路経路内に
はオフセット項が存在しないからである。
プ基準回路100に対する典型的な値は以下の如くであ
る。トランジスタ106は、８個の個別的なトランジスタ
としてレイアウトされている（ｎ＝８）。トランジスタ
108は、個別的なトランジスタとしてレイアウトされて
いる。トランジスタ108及び結合してトランジスタ106を
形成する個別的なトランジスタは実質的に同一である。
トランジタ140は、良好な駆動能力を与えるような態様
で実現される。これは、複数個の個別的なトランジスタ
を並列的に結合させるか、又は駆動能力をブーストする
ために大きなエミッタ面積を有するトランジスタをレイ
アウトすることによって行われる。抵抗116及び118は、
夫々、1000Ω及び7500ΩのＰ＋抵抗である。従って、R1
18/R116の比は7.5である。電流ミラー110におけるオフ
セットは、該電流ミラーを可及的に対称的であるように
構成することによって最小とされている。更に、各トラ
ンジスタ130,132,134,136は大きな面積で構成されてい
る。バンドギャップ基準回路100はトリミングを必要と
するものではない。なぜならば、基準発生回路経路内に
はオフセット項が存在しないからである。
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。例えば、
本発明は、使用したトランジスタ200の特定のタイプに
よって制限されるべきものではなく、又何れかの特定の
抵抗値及びバイアス電圧値に制限されるべきものではな
い。
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。例えば、
本発明は、使用したトランジスタ200の特定のタイプに
よって制限されるべきものではなく、又何れかの特定の
抵抗値及びバイアス電圧値に制限されるべきものではな
い。
第１図は、従来のバンドギャップ基準回路の概略図、第
２図は本発明の一実施例に基づいて構成されたバンドギ
ャップ基準回路の一般化した概略図、第３図は第２図の
バンドギャップ基準回路の詳細な概略図、第４図は第２
図のバンドギャップ基準回路において使用される寄生NP
Nトランジスタの一部の断面を示した概略斜視図、であ
る。 （符号の説明） 100:基準電圧回路 110:電流ミラー 120:増幅器
２図は本発明の一実施例に基づいて構成されたバンドギ
ャップ基準回路の一般化した概略図、第３図は第２図の
バンドギャップ基準回路の詳細な概略図、第４図は第２
図のバンドギャップ基準回路において使用される寄生NP
Nトランジスタの一部の断面を示した概略斜視図、であ
る。 （符号の説明） 100:基準電圧回路 110:電流ミラー 120:増幅器
Claims (9)
- 【請求項１】CMOSバンドギャップ電圧基準回路におい
て、第１及び第２寄生バイポーラトランジスタが設けら
れており、前記第１及び第２寄生バイポーラトランジス
タの各々は、基板を第１コレクタとし、前記基板内のウ
エルをベースとし、前記ウエル内の第１拡散領域をエミ
ッタとする縦型寄生バイポーラトランジスタ構造及び前
記ウエル内の第２拡散領域を第２コレクタとし、前記ウ
エルをベースとし、前記第１拡散領域をエミッタとする
横方向寄生バイポーラトランジスタ構造を有しており、
前記第１及び第２寄生バイポーラトランジスタの夫々の
第２コレクタへ接続されている二つの出力ノードを持っ
た電流ミラーが設けられており、前記第１寄生バイポー
ラトランジスタのエミッタへ接続されている一端を持っ
た第１抵抗が設けられており、前記第２寄生バイポーラ
トランジスタのエミッタへ接続されると共に前記第１抵
抗の他端へ接続された一端を持っており且つ接地電圧へ
接続された他端を持っている第２抵抗が設けられてお
り、前記第２寄生バイポーラトランジスタの第２コレク
タへ接続されている増幅器が設けられており、前記増幅
器の出力端は前記第１及び第２寄生バイポーラトランジ
スタの夫々のベースへ接続されており、且つ前記出力端
と接地電位との間の電位が基準電位であり、前記第１及
び第２寄生バイポーラトランジスタの夫々の前記横方向
寄生バイポーラトランジスタ構造のベース上方のゲート
をそれらのスレッシュホールド電圧以下にバイアスさせ
たことを特徴とするCMOSバンドギャップ電圧基準回路。 - 【請求項２】特許請求の範囲第１項において、前記第１
及び第２寄生バイポーラトランジスタのベース・エミッ
タ接合面積及び前記第１及び第２抵抗の値が、次式 に従って選択した∂VREF/∂Ｔを発生すべく選択されて
おり、尚VBE2は前記第２寄生バイポーラトランジスタの
ベース・エミッタ接合電位であり、R1及びR2は前記第１
及び第２抵抗の夫々の抵抗値であり、ｎは前記第２寄生
バイポーラトランジスタのベース・エミッタ面積に対す
る前記第１寄生バイポーラトランジスタのベース・エミ
ッタ面積の比であることを特徴とするCMOSバンドギャッ
プ電圧基準回路。 - 【請求項３】特許請求の範囲第２項において、前記選択
した∂VREF/∂Ｔが０であることを特徴とするCMOSバン
ドギャップ電圧基準回路。 - 【請求項４】特許請求の範囲第３項において、前記第１
及び第２寄生バイポーラトランジスタのベース・エミッ
タ接合面積及び前記第１及び第２抵抗の値が、次式 に従って選択したVREFを発生すべく選択されていること
を特徴とするCMOSバンドギャップ電圧基準回路。 - 【請求項５】CMOSバンドギャップ電圧基準回路におい
て、第１及び第２寄生バイポーラトランジスタが設けら
れており、前記第１及び第２寄生バイポーラトランジス
タの各々は、基板を第１コレクタとし、前記基板内のウ
エルをベースとし、前記ウエル内の第１拡散領域をエミ
ッタとする縦型寄生バイポーラトランジスタ構造及び前
記ウエル内の第２拡散領域を第２コレクタとし、前記ウ
エルをベースとし、前記第１拡散領域をエミッタとする
横方向寄生バイポーラトランジスタ構造を有しており、
第１カスコードCMOS増幅器が設けられており、前記第１
カスコードCMOS増幅器は、ソースをVCCへ接続し且つド
レインをそのゲートへ接続した第1MOSトランジスタと、
ソースを前記第1MOSトランジスタのドレインへ接続して
おり且つドレインを前記第１寄生バイポーラトランジス
タの第２コレクタとそのゲートとに接続している第2MOS
トランジスタとを具備しており、第２カスコードCMOS増
幅器が設けられており、前記第２カスコードCMOS増幅器
は、ソースをVCCへ接続しており且つゲートを前記第1MO
Sトランジスタのゲートへ接続している第3MOSトランジ
スタと、ソースを前記第3MOSトランジスタのドレインへ
接続しておりゲートを前記第2MOSトランジスタのゲート
へ接続しており且つドレインを前記第２寄生バイポーラ
トランジスタの第２コレクタへ接続している第4MOSトラ
ンジスタとを具備しており、一端を前記第１寄生バイポ
ーラトランジスタのエミッタへ接続している第１抵抗が
設けられており、一端を前記第１抵抗の他端へ接続する
と共に前記第２寄生バイポーラトランジスタのエミッタ
へ接続しており且つ他端を接地電位へ接続している第２
抵抗が設けられており、第３カスコードCMOS増幅器が設
けられており、前記第３カスコードCMOS増幅器が、ソー
スをVCCへ接続しており且つゲートを前記第1MOSトラン
ジスタのゲートへ接続している第5MOSトランジスタと、
ソースを前記第5MOSトランジスタのドレインへ接続して
おり、ゲートを前記第２寄生バイポーラトランジスタの
第２コレクタへ接続しており且つドレインを接地電位へ
接続している第6MOSトランジスタを具備しており、コレ
クタをVCCへ接続しており、ベースを前記第6MOSトラン
ジスタのソースへ接続しており且つエミッタを前記第１
及び第２寄生バイポーラトランジスタの夫々のベースへ
接続している第２寄生バイポーラトランジスタが設けら
れており、前記エミッタと接地電位との間の電位が基準
電位であり、前記第１及び第２寄生バイポーラトランジ
スタの夫々の第１コレクタをVCCへ接続しており、前記
第１及び第２寄生バイポーラトランジスタの夫々の前記
横方向寄生バイポーラトランジスタ構造のベース上方の
ゲートをそれらのスレッシュホールド電圧以下にバイア
スさせることを特徴とするCMOSバンドギャップ電圧基準
回路。 - 【請求項６】特許請求の範囲第５項において、前記第１
及び第２寄生バイポーラトランジスタのベース・エミッ
タ接合面積及び前記第１及び第２抵抗の値が、次式 に従って選択した∂VREF/∂Ｔを発生すべく選択されて
おり、尚VBE2は前記第２寄生バイポーラトランジスタの
ベース・エミッタ接合電位であり、R1及びR2は前記第１
及び第２抵抗の夫々の抵抗値であり、ｎは前記第２寄生
バイポーラトランジスタのベース・エミッタ面積に対す
る前記第１寄生バイポーラトランジスタのベース・エミ
ッタ面積の比であることを特徴とするCMOSバンドギャッ
プ電圧基準回路。 - 【請求項７】特許請求の範囲第６項において、前記選択
した∂VREF/∂Ｔが０であることを特徴とするCMOSバン
ドギャップ電圧基準回路。 - 【請求項８】特許請求の範囲第７項において、前記第１
及び第２寄生バイポーラトランジスタのベース・エミッ
タ接合面積及び前記第１及び第２抵抗の値が、次式 に従って選択したVREFを発生すべく選択されていること
を特徴とするCMOSバンドギャップ電圧基準回路。 - 【請求項９】特許請求の範囲第８項において、前記第１
及び第２カスコードCMOS増幅器を具備する回路部分が対
称的な構成であり、且つ前記第１、第２、第３及び第4M
OSトランジスタが大面積トランジスタであることを特徴
とするCMOバンドギャップ電圧基準回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US438,909 | 1989-11-17 | ||
| US07/438,909 US5132556A (en) | 1989-11-17 | 1989-11-17 | Bandgap voltage reference using bipolar parasitic transistors and mosfet's in the current source |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03186910A JPH03186910A (ja) | 1991-08-14 |
| JP2513926B2 true JP2513926B2 (ja) | 1996-07-10 |
Family
ID=23742526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292187A Expired - Fee Related JP2513926B2 (ja) | 1989-11-17 | 1990-10-31 | Ｃｍｏｓバンドギャップ電圧基準回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5132556A (ja) |
| EP (1) | EP0429198B1 (ja) |
| JP (1) | JP2513926B2 (ja) |
| KR (1) | KR940005987B1 (ja) |
| DE (1) | DE69024619T2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481179A (en) * | 1993-10-14 | 1996-01-02 | Micron Technology, Inc. | Voltage reference circuit with a common gate output stage |
| US5548205A (en) * | 1993-11-24 | 1996-08-20 | National Semiconductor Corporation | Method and circuit for control of saturation current in voltage regulators |
| BE1008031A3 (nl) * | 1994-01-20 | 1995-12-12 | Philips Electronics Nv | Storingsongevoelige inrichting voor opwekken van instelstromen. |
| EP0701190A3 (en) * | 1994-09-06 | 1998-06-17 | Motorola, Inc. | CMOS circuit for providing a bandgap reference voltage |
| US5559424A (en) * | 1994-10-20 | 1996-09-24 | Siliconix Incorporated | Voltage regulator having improved stability |
| KR0143344B1 (ko) * | 1994-11-02 | 1998-08-17 | 김주용 | 온도의 변화에 대하여 보상 기능이 있는 기준전압 발생기 |
| US5537077A (en) * | 1994-12-23 | 1996-07-16 | Advanced Micro Devices, Inc. | Power supply dependent method of controlling a charge pump |
| US5892388A (en) * | 1996-04-15 | 1999-04-06 | National Semiconductor Corporation | Low power bias circuit using FET as a resistor |
| US5821807A (en) * | 1996-05-28 | 1998-10-13 | Analog Devices, Inc. | Low-power differential reference voltage generator |
| US5949279A (en) * | 1997-05-15 | 1999-09-07 | Advanced Micro Devices, Inc. | Devices for sourcing constant supply current from power supply in system with integrated circuit having variable supply current requirement |
| US5910726A (en) * | 1997-08-15 | 1999-06-08 | Motorola, Inc. | Reference circuit and method |
| US6002244A (en) * | 1998-11-17 | 1999-12-14 | Impala Linear Corporation | Temperature monitoring circuit with thermal hysteresis |
| US6100667A (en) * | 1999-01-21 | 2000-08-08 | National Semiconductor Corporation | Current-to-voltage transition control of a battery charger |
| GB2355552A (en) | 1999-10-20 | 2001-04-25 | Ericsson Telefon Ab L M | Electronic circuit for supplying a reference current |
| US6194886B1 (en) * | 1999-10-25 | 2001-02-27 | Analog Devices, Inc. | Early voltage and beta compensation circuit for a current mirror |
| DE10047620B4 (de) * | 2000-09-26 | 2012-01-26 | Infineon Technologies Ag | Schaltung zum Erzeugen einer Referenzspannung auf einem Halbleiterchip |
| US6566850B2 (en) | 2000-12-06 | 2003-05-20 | Intermec Ip Corp. | Low-voltage, low-power bandgap reference circuit with bootstrap current |
| US6366071B1 (en) | 2001-07-12 | 2002-04-02 | Taiwan Semiconductor Manufacturing Company | Low voltage supply bandgap reference circuit using PTAT and PTVBE current source |
| US6690228B1 (en) * | 2002-12-11 | 2004-02-10 | Texas Instruments Incorporated | Bandgap voltage reference insensitive to voltage offset |
| US7164308B2 (en) | 2003-01-17 | 2007-01-16 | International Rectifier Corporation | Temperature compensated bandgap voltage reference |
| US7352249B2 (en) * | 2003-10-03 | 2008-04-01 | Analog Devices, Inc. | Phase-locked loop bandwidth calibration circuit and method thereof |
| TW200524139A (en) * | 2003-12-24 | 2005-07-16 | Renesas Tech Corp | Voltage generating circuit and semiconductor integrated circuit |
| US6943617B2 (en) * | 2003-12-29 | 2005-09-13 | Silicon Storage Technology, Inc. | Low voltage CMOS bandgap reference |
| US7321225B2 (en) * | 2004-03-31 | 2008-01-22 | Silicon Laboratories Inc. | Voltage reference generator circuit using low-beta effect of a CMOS bipolar transistor |
| US7224210B2 (en) * | 2004-06-25 | 2007-05-29 | Silicon Laboratories Inc. | Voltage reference generator circuit subtracting CTAT current from PTAT current |
| CN103677037B (zh) * | 2012-09-11 | 2016-04-13 | 意法半导体研发（上海）有限公司 | 用于生成带隙基准电压的电路和方法 |
| US8816756B1 (en) | 2013-03-13 | 2014-08-26 | Intel Mobile Communications GmbH | Bandgap reference circuit |
| CN107203241B (zh) * | 2017-05-30 | 2018-09-14 | 深圳市广联智通科技有限公司 | 一种偏置电流产生电路 |
| US10795395B2 (en) * | 2018-11-16 | 2020-10-06 | Ememory Technology Inc. | Bandgap voltage reference circuit capable of correcting voltage distortion |
| CN111552345B (zh) * | 2020-06-03 | 2022-01-18 | 南京微盟电子有限公司 | 一种补偿带隙基准电压分流的稳压电路 |
| CN114137294A (zh) * | 2020-09-04 | 2022-03-04 | 长鑫存储技术有限公司 | 电压检测电路及电荷泵电路 |
| US11703527B2 (en) | 2020-09-04 | 2023-07-18 | Changxin Memory Technologies, Inc. | Voltage detection circuit and charge pump circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3586987A (en) * | 1969-04-10 | 1971-06-22 | Fairchild Camera And Instr | Transistor bias circuit |
| GB1527718A (en) * | 1974-10-29 | 1978-10-11 | Solartron Electronic Group | Reference voltage sources |
| US4263519A (en) * | 1979-06-28 | 1981-04-21 | Rca Corporation | Bandgap reference |
| US4317054A (en) * | 1980-02-07 | 1982-02-23 | Mostek Corporation | Bandgap voltage reference employing sub-surface current using a standard CMOS process |
| US4375595A (en) * | 1981-02-03 | 1983-03-01 | Motorola, Inc. | Switched capacitor temperature independent bandgap reference |
| US4349778A (en) * | 1981-05-11 | 1982-09-14 | Motorola, Inc. | Band-gap voltage reference having an improved current mirror circuit |
| JPS5850772A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 半導体装置 |
| JPS5896318A (ja) * | 1981-12-03 | 1983-06-08 | Fujitsu Ltd | 定電圧発生回路 |
| US4571507A (en) * | 1982-05-12 | 1986-02-18 | Hybrid Systems Corporation | Successive approximation analog-to-digital converter |
| US4577119A (en) * | 1983-11-17 | 1986-03-18 | At&T Bell Laboratories | Trimless bandgap reference voltage generator |
| CH661600A5 (fr) * | 1985-01-17 | 1987-07-31 | Centre Electron Horloger | Source de tension de reference. |
| US4588941A (en) * | 1985-02-11 | 1986-05-13 | At&T Bell Laboratories | Cascode CMOS bandgap reference |
| DE3681107D1 (de) * | 1985-09-30 | 1991-10-02 | Siemens Ag | Trimmbare schaltungsanordnung zur erzeugung einer temperaturunabhaengigen referenzspannung. |
-
1989
- 1989-11-17 US US07/438,909 patent/US5132556A/en not_active Expired - Lifetime
-
1990
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