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KR910010699A - 밴드갭 기준회로 - Google Patents

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KR910010699A
KR910010699A KR1019900017669A KR900017669A KR910010699A KR 910010699 A KR910010699 A KR 910010699A KR 1019900017669 A KR1019900017669 A KR 1019900017669A KR 900017669 A KR900017669 A KR 900017669A KR 910010699 A KR910010699 A KR 910010699A
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원숙양
삼성 세미컨덕터 인코오포레이티드
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Abstract

내용 없음

Description

밴드갭 기준회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 밴드갭 기준회로의 개괄적회로도.
제3도는 제2도의 밴드갭 기준회로의 상세회로도.
제4도는 제2도의 밴드갭 기준회로에서 사용된 기생트랜지스터의 일부를 절단한 3차원 투시도.

Claims (10)

  1. 제1및 제2쌍극성 트랜지스터와; 상기 제1및 제2쌍극성 트랜지스터 각각의 콜렉터에 접속된 2개의 출력절점을 가진 전류 미러와; 상기 제1 및 제2쌍극성 트랜지스터의 이미터에 접속된 일단부를 가진 제1저항기와; 상기 제1저항기의 다른 단부 및 상기 제2쌍극성 트랜지스터의 이미터에 접속된 일단부와, 접지 전위에 접속된 다른 단부를 가진 제2저항기와; 상기 제2쌍극성 트랜지스터의 콜렉터에 접속되며, 상기 제1 및 제2쌍극성 트랜지스터의 각 베이스에 접속된 출력과 그 출력 및 접지 전위 사이의 전위차가 기준 전위가 되는 증폭기를 구비한 것을 특징으로 하는 CMOS밴드갭 전압 기준회로.
  2. 제2항에 있어서, 상기 제1및 제2쌍극성 트랜지스터의 베이스-이미터 접합 영역 및 상기 제1 및 제2저항기의 값은 다음식:에 따라 선택된을 산출하기 위해 선택되며, 여기서vBE2는 상기 제2쌍극성 트랜지스터의 베이스-이미터 전합전위, R1및 R2는 각각 상기 제1및 제2저항기의 고유 저항, n은 상기 제1쌍극성 트랜지스터의 베이스-이미터 영역에 대한 상기 제2쌍극성 트랜지스터의 베이스-에미터의 비율을 포함하는 것을 특징으로 하는 밴드갭 기준회로.
  3. 제2항에 있어서, 상기 선택된는 제로값을 포함하는 것을 특징으로 하는 밴드갭 기준회로.
  4. 제3항에 있어서, 상기 제1및 제2쌍극성 트랜지스터의 베이스-이머터 접합영역 및 상기 제1 및 제2저항기의 값은 다음식 :에 따라 선택된vREF 를 산출하기 위해 선택되는 것을 특징으로 하는 밴드갭 기준회로.
  5. 제1및 제2기생 가로형 NPN트랜지스터와; VCC에 접속된 소오스 및 게이트에 접속된 드레인을 갖는 제1MOS트랜지스터와, 상기 제1MOS트랜지스터의 드레인에 접속된 소오스 및 상기 제1가로형 NPN트랜지스터의 콜렉터에 접속된 드레인을 갖는 제2 MOS트랜지스터를 갖춘 제1종속 CMOS증폭기와; VCC에 접속된 소오스 및 상기 제1 MOS트랜지스터의 게이트에 접속된 게이트를 갖는 제3MOS트랜지스터와; 상기 제3트랜지스터의 드레인에 접속된 소오스 상기 제2MOS트랜지스터의 게이트에 접속된 게이트, 및 상기 제2가로형 NPN 트랜지스터의 콜렉터에 접속된 드레인을 갖는 제4MOS트랜지스터를 갖춘 제2종속 CMOS증폭기와; 상기 제1가로형 NPN트랜지스터의 이미터에 접속된 일단부를 갖춘 제1저항기와; 상기 제1저항기의 다른단부 및 상기 제2가로형 NPN트랜지스터의 이미터에 접속된 일단부와, 접지 전위에 접속된 다른 단부를 갖춘 제2저항기와; VCC에 접속된 소오스 및 상기 제1MOS트랜지스터의 게이트에 접속된 게이트를 갖는 제5MOS트랜지스터의 드레인에 접속된 소오스, 상기 제2가로 NPN트랜지스터의 콜렉터에 접속된 게이트, 및 접지 전위에 접속된 드레인을 갖는 제6트래지스터를 갖춘 제3종속 CMOS증폭기를 구비한 것을 특징으로 하는 CMOS밴드갭 전압 기준회로.
  6. 제5항에 있어서, 상기 제1 및 제2가로형 NPN트랜지스터의 베이스-이미터 접합 영역 및 상기 제1 및 제2저항기 값은 다음식 ;에 따라 선택된를 산출하기위해 선택되며, 여기서vBE2는 상기 제2가로형 NPN트랜지스터의 베이스-이미터 접합전위,R1및 R2는 상기 제11및 제2저항기 각각 의 고유저항, n은 상기 제1가로형 트랜지스터의 베이스-이미터 영역에 대한 상기 제2가로형 NPN트랜지스터의 비율을 포함하는 것을 특징으로 하는 밴드갭 기준회로.
  7. 제6항에 있어서, 상기 선택된의 값은 제로값을 포함하는 것을 특징으로 하는 밴드갭 기준회로.
  8. 제7항에 있어서, 상기 제1 및 제2가로형 NPN트랜지스터의 제1베이스-이미터 접합 영역 및 상기 제1 및 제2저항기 값은 다음식 ;에 따라 선택된vREF를 산출하기 위해 선택되는 것을 특징으로 하는 밴드갭 기준회로.
  9. 제8항에 있어서, 상기 회로부는 상기 제1및 제2종속 CMOS증폭기가 대칭으로 설계되고, 상기 제1,2,3 및 제4 MOS트랜지스터는 대형영역의 트랜지스터인 것을 특징으로 하는 밴드갭 제어회로.
  10. 제1 및 제2쌍극성 트랜지스터와; 상기 제1쌍극성 트랜지스터 콜렉터가 선택된 온도 범위 이상으로 전류를 제공하는 수단과; 상기 선택된 온도 범위 이상으로 상기 제1전류의 크기와 동일한 크기를 갖는 제2전류를 상기 제2쌍극성 트랜지스터의 콜렉터에 제공하는 수단과; 상기 제1쌍극성 트랜지스터에 상기 제2쌍극성 트랜지스터의 전류 밀도 이상의 전류 밀도를 설치하는 수단과; 전압 강하는 전개하기 위해 상기 설치수단에 인가된 전압 강하 및 상기 제1쌍극성 트랜지스터의 베이스-이미터 접합에 인가된 전압의 기능을 하고, 상기 제2쌍극성 트랜지스터의 이미터에 접속된 상기 전압 강하를 전개하는 전압강하 전개 수단과; 상기 제2쌍극성 트랜지스터의 콜렉터에서 전압을 증폭하고, 상기 증폭된 전압을 기준 전위로 하는 전압 증폭수단과; 상기 제1및 제2쌍극성 트랜지스터의 베이스에 상기 증폭된 전압을 제공하는 수단을 포함하는 것을 특징으로하는 밴드갭 전압 기준회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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