JPH06118905A

JPH06118905A - 液晶表示装置の駆動回路

Info

Publication number: JPH06118905A
Application number: JP24788192A
Authority: JP
Inventors: Masaya Fujita; 昌也藤田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-17
Filing date: 1992-09-17
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】本発明は、アクティブ・マトリクス型の液晶
表示装置（ＬＣＤ）における駆動回路の構成に関し、多
階調表示に適応されるＬＣＤの駆動回路においてデコー
ド部の回路構成を簡素化し、ひいてはデータドライバの
チップ面積の縮小化を図り、またＬＣＤのコスト低減を
実現することを目的とする。【構成】デコーダ８０を、画像データを複数組に分割
して各々の部分的デコードを行う複数のデコーダＤ₁〜
Ｄn に分割すると共に、セレクタ９０を、該分割された
複数のデコーダの各個に対応するように複数のセレクタ
Ｓ₁〜Ｓn に分割し、該分割された複数のセレクタを基
準電源５０と液晶パネル１０の間で縦続接続するように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ）に係り、特に、アクティブ・マトリクス型のＬＣＤ
における駆動回路の構成に関する。ＬＣＤは、従来のＣ
ＲＴを代替する表示装置として期待されており、大規模
市場に発展することが予想されている。そのため、その
技術開発は盛んに行われている。その中でも特に、薄膜
トランジスタ（ＴＦＴ；Thin Film Transistor）を用い
たＬＣＤ（アクティブ・マトリクス型ＬＣＤ）は原理的
に高品質の表示が可能であり、しかも表示速度が速いこ
とから、高速且つ高画質のカラー表示用ディスプレイの
主流になることが期待されている。

【０００２】

【従来の技術】図４に従来形の一例としてのＬＣＤの構
成が示され、図５にはその要部の構成が示される。図示
の例では、表示制御形態としてディジタル・ドライバ方
式を用いたＴＦＴ型ＬＣＤの構成が示され、また、説明
の簡単化のために画素数を４×４として示してある。実
際には、画素数は６４０×４８０程度が典型例であり、
しかもカラー表示のためには赤（Ｒ）、緑（Ｇ）および
青（Ｂ）の別に画素を持つ必要があるので、さらに３倍
の画素数を必要とする。

【０００３】図中、１０は液晶表示部（液晶パネル）を
示し、その中のＰ１１〜Ｐ４４が画素と称する最小の表
示単位を表している。各画素Ｐ１１〜Ｐ４４は、複数の
データラインＸ１〜Ｘ４と複数のゲートラインＹ１〜Ｙ
４の交差部に配設され、対応するゲートラインが選択さ
れた時に対応するデータライン上の電圧情報を伝達する
トランスファゲート用トランジスタ（ＴＦＴ）と、対応
するＴＦＴを介して伝達された情報を記憶する液晶容量
とから成っている。この図で横方向の画素の並び（例え
ばＰ１１〜Ｐ１４）を一ラインと称し、ＬＣＤへの表示
用のデータはこの一ライン毎に書き込まれ、それを一秒
間に６０回程度繰り返して、人の目にはちらつきのない
画像として見せる。

【０００４】図４において、ＨＳは水平同期信号、ＶＳ
は垂直同期信号、Ｄ１〜ＤＮは画像データ、そしてＣＬ
Ｋは該画像データと同期して与えられるタイミング信号
（クロック）を示す。なお、Ｎは階調表示するためのビ
ット数を表す。また、クロックＣＬＫは、水平同期信号
ＨＳの周期を計測して内部で生成することが可能であ
り、インタフェースとして本質的に必要とするものでは
ない。

【０００５】４０はＬＣＤ全体を制御する制御回路を示
し、水平同期信号ＨＳ、垂直同期信号ＶＳおよびクロッ
クＣＬＫに応答して画像データＤ１〜ＤＮの書き込みの
ための各種制御信号を発生する。また、５０は複数の種
類の基準電圧Ｖ１〜ＶＭを発生する基準電源を示す。２
０はデータドライバを示し、シフトレジスタ２１と、そ
れぞれＮビットの容量を持つメモリ６１〜６４と、同じ
くＮビットの容量をそれぞれ有するメモリ７１〜７４
と、デコーダ８１〜８４と、セレクタ９１〜９４とを有
し、通常の形態として集積回路化されている。なお、基
準電源５０は、通常、集積回路の中には含まれない。そ
れは、ＬＣＤで必要とするデータドライバ２０は通常複
数個のＩＣで構成するのに対して、基準電源５０は共通
に一個設けられていればよいからである。

【０００６】データドライバ２０において、シフトレジ
スタ２１は、１ライン毎に制御回路４０から供給される
スタート信号Ｔ１により動作を開始し、同じく制御回路
４０から供給されるクロックＣＫ１により歩進してタイ
ミング信号ＴＳ１〜ＴＳ４を生成する。メモリ６１〜６
４は、制御回路４０を通して供給される表示用のデータ
ＤＴ１〜ＤＴＮをそれぞれタイミング信号ＴＳ１〜ＴＳ
４に応答して取り込む（つまりデータの書き込み）。ま
た、メモリ７１〜７４は、メモリ６１〜６４にデータが
書き込まれた後、次のラインのデータが到来する前に該
メモリ６１〜６４内のデータを制御回路４０からのタイ
ミング信号Ｔ２に応答して取り込む（データの書き込
み）。デコーダ８１〜８４は、それぞれメモリ７１〜７
４に蓄積されたディジタル・データをデコードする。セ
レクタ９１〜９４は、対応するデコーダ８１〜８４のデ
コード結果に基づき、基準電源５０から出力される複数
の種類の基準電圧Ｖ１〜ＶＭのいずれかを選択出力す
る。つまりセレクタ９１〜９４は、メモリ７１〜７４に
蓄積されたディジタル・データに対応したアナログ信号
を発生させるための一種のディジタル・アナログ変換回
路として機能する。このようにしてＶ１〜ＶＭのＭ種の
電圧のいずれかが選択され、データラインＸ１〜Ｘ４に
出力される。Ｍ種の基準電圧Ｖ１〜ＶＭとメモリ７１〜
７４に蓄積されたＮビットのデータとの関係は、データ
が２進数の場合、Ｍ＝２^Nで表される。例えばＮ＝３の
場合はＭ＝８、Ｎ＝４の場合はＭ＝１６となる。

【０００７】３０はゲートドライバを示し、シフトレジ
スタ３１と、各ゲートラインＹ１〜Ｙ４に対応して設け
られたドライバＤＶ１〜ＤＶ４とから構成されている。
シフトレジスタ３１は、制御回路４０から供給されるス
タート信号Ｔ３により動作を開始し、同じく制御回路４
０から供給されるクロックＣＫ２により歩進して液晶パ
ネル１０の１ライン毎のＴＦＴを駆動するための信号を
順次発生する。なお、スタート信号Ｔ３は垂直同期信号
ＶＳと同じ周期を有し、クロックＣＫ２は水平同期信号
ＨＳと同じ周期を有する。ドライバＤＶ１〜ＤＶ４は、
シフトレジスタ３１の出力からＴＦＴのオンとオフを制
御できる電圧にレベル変換を行い、それぞれ対応するゲ
ートラインＹ１〜Ｙ４に出力する２値出力回路として機
能する。これによって、アナログスイッチであるＴＦＴ
のゲート電圧を制御してスイッチ機能をオン・オフする
ことができ、データドライバ２０から出力されるデータ
ラインＸ１〜Ｘ４上の画像データの信号電圧を１ライン
毎にＴＦＴを通して液晶容量に書き込むことができる。

【０００８】図５は、図４におけるデコーダ８１および
セレクタ９１の部分の詳細を示したものである。図示の
構成は、デコーダ８１が対応するメモリ７１に蓄積され
たディジタル・データＤ０〜Ｄ３をデコードし、そのデ
コード結果に基づきセレクタ９１の中の１個のアナログ
スイッチのみをオンにして基準電圧Ｖ１〜Ｖ１６の中か
ら１つの電圧を選択する例を示している。つまりこの場
合は、前述のＮが４の場合に相当している。

【０００９】図４および図５に示す例では説明の簡単化
のために画素数を４×４として示してあるが、前述した
ように実際のＬＣＤにおいては横方向に６４０、縦方向
に４８０ライン程度の合計６４０×４８０＝３０７２０
０画素を駆動するのが典型例であり、このためのデータ
ドライバは極めて大規模なものを必要とする。しかもカ
ラー表示のためには赤（Ｒ）、緑（Ｇ）および青（Ｂ）
の別に画素を持つ必要があるので、画素数の合計はこの
３倍となる。図５の構成ではビット数が４（Ｄ０〜Ｄ
３）、電圧値が１６（Ｖ１〜Ｖ１６）のデータドライバ
としたが、この階調数は通常のＯＡ用の４０９６色（Ｒ
×Ｇ×Ｂ＝１６×１６×１６）用として必要な数であ
る。

【００１０】

【発明が解決しようとする課題】一般にデータドライバ
は、ＬＣＤを構成する要素の中でも価格的に大きい部分
を占めており、ＬＣＤの低価格化のためには重要な要素
である。従って、その低価格化を達成するためには、Ｌ
ＳＩ化した場合にチップ面積を小さくできる回路方式を
採用する必要がある。

【００１１】ところが従来の構成では、図５に示すよう
に、デコーダ８１は高々１６階調を実現するために、４
個のインバータと８個のナンドゲートと１６個のノアゲ
ートを用いる必要があった。つまり、使用するゲートの
数が比較的多く、そのためにデコード部の回路構成が複
雑化するといった課題があった。このことは、データド
ライバの回路規模を増大させ、ひいてはＬＣＤ全体のチ
ップ面積の増大とコストの上昇にもつながるので、好ま
しくない。

【００１２】本発明の目的は、かかる従来技術における
課題に鑑み、多階調表示に適応されるＬＣＤの駆動回路
においてデコード部の回路構成を簡素化し、ひいてはデ
ータドライバのチップ面積の縮小化を図り、またＬＣＤ
のコスト低減を実現することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、図１の原理構成図に示されるよう
に、複数の基準電圧Ｖ１〜ＶＭを発生する基準電源５０
と各データラインＸj 毎に対応して設けられたデコーダ
８０およびセレクタ９０とを備え、前記デコーダにより
ディジタルの画像データをデコードして得られる結果に
基づいて前記セレクタにより前記複数の基準電圧のいず
れかを選択し、該選択した各基準電圧をそれぞれ対応す
るデータラインに画像データ電圧として供給することで
液晶パネル１０を駆動する液晶表示装置の駆動回路にお
いて、前記デコーダを前記画像データを複数組に分割し
て各々の部分的デコードを行う複数のデコーダＤ₁〜Ｄ
n に分割すると共に、前記セレクタを該分割された複数
のデコーダの各個に対応するように複数のセレクタＳ₁
〜Ｓn に分割し、該分割された複数のセレクタを前記基
準電源と前記液晶パネルの間で縦続接続したことを特徴
とする液晶表示装置の駆動回路が提供される。

【００１４】

【作用】上述した構成によれば、各データラインＸj 毎
に対応して設けられていた従来構成のデコーダ８０およ
びセレクタ９０をそれぞれ複数のデコーダＤ₁〜Ｄn と
それに対応する複数のセレクタＳ₁〜Ｓn に分割し、各
デコーダＤ₁〜Ｄn は、メモリ７０に蓄積されているＮ
ビットの画像データの複数組に分割されたビット群（そ
れぞれＮ₁ビット、Ｎ₂ビット、……、Ｎn ビットのデ
ータ）に対して部分的デコードを行い、それぞれの部分
的デコードの結果に基づいて各セレクタが協働し、複数
の基準電圧Ｖ１〜ＶＭのいずれかを選択して対応するデ
ータラインＸj に画像データ電圧として送出するように
なっている。

【００１５】つまり、従来は１個のデコーダで所要の機
能を実現していたものが、本発明では複数のデコーダＤ
₁〜Ｄn の協働作用により同じ機能を果たすようにして
いるので、各々のデコーダの回路構成を簡素化すること
ができ、デコード部全体としての回路規模を相対的に縮
小することが可能となる。これは、ＬＣＤの駆動回路の
チップ面積の縮小とコストの低減に寄与するものであ
る。

【００１６】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。

【００１７】

【実施例】図２に本発明の一実施例としてのＬＣＤの構
成が示される。本実施例の特徴は図２に示すように、各
データラインＸ１〜Ｘ４毎に、各メモリ７１〜７４に蓄
積されたＮビットの画像データをそれぞれデコードする
回路部分を、下位ビット群のデータ（Ｐビット）と上位
ビット群のデータ（Ｑビット）に分割して各々に対する
部分的デコードを行う２つのデコーダ８１Ａおよび８１
Ｂ、８２Ａおよび８２Ｂ、８３Ａおよび８３Ｂ、８４Ａ
および８４Ｂにそれぞれ分割し、さらに各々２つのデコ
ーダに対応して、複数の基準電圧Ｖ１〜ＶＭのいずれか
を選択するためのセレクタ部分を２つのセレクタ９１Ａ
および９１Ｂ、９２Ａおよび９２Ｂ、９３Ａおよび９３
Ｂ、９４Ａおよび９４Ｂにそれぞれ分割したことであ
る。ここで、各々２つのセレクタは縦続接続されてい
る。なお、他の回路構成とその動作については、図４の
場合と同様であるのでその説明は省略する。

【００１８】図３にはデコーダとセレクタの回路構成が
示される。なお、２つに分割されたデコーダは各データ
ライン毎に同じ構成であり、また、縦続接続された２つ
のセレクタも各データライン毎に同じ構成であるので、
図示の例では簡単化のため、データラインＸ１に対応す
るデコーダ８１Ａおよび８１Ｂとセレクタ９１Ａおよび
９１Ｂの構成のみが示される。

【００１９】デコーダ８１Ａおよび８１Ｂはそれぞれ同
じ構成を有している。すなわち、デコーダ８１Ａ（８１
Ｂ）は、２ビットのデータＤ１，Ｄ０（Ｄ３，Ｄ２）に
それぞれ応答する２個のインバータＧＡ１，ＧＡ２（Ｇ
Ｂ１，ＧＢ２）と、インバータＧＡ１，ＧＡ２（ＧＢ
１，ＧＢ２）の各出力に応答してデコード信号Ｅ（Ａ）
を出力するノアゲートＧＡ３（ＧＢ３）と、インバータ
ＧＡ１（ＧＢ１）の出力およびデータＤ０（Ｄ２）に応
答してデコード信号Ｆ（Ｂ）を出力するノアゲートＧＡ
４（ＧＢ４）と、データＤ１（Ｄ３）およびインバータ
ＧＡ２（ＧＢ２）の出力に応答してデコード信号Ｇ
（Ｃ）を出力するノアゲートＧＡ５（ＧＢ５）と、デー
タＤ１，Ｄ０（Ｄ３，Ｄ２）に応答してデコード信号Ｈ
（Ｄ）を出力するノアゲートＧＡ６（ＧＢ６）とを有し
ている。

【００２０】また、セレクタ９１Ａは１６個のアナログ
スイッチＳＡ１〜ＳＡ１６を有し、該スイッチは４個毎
に４つのグループに分割されている。各グループ毎の４
個のスイッチＳＡ１〜ＳＡ４、ＳＡ５〜ＳＡ８、ＳＡ９
〜ＳＡ１２、ＳＡ１３〜ＳＡ１６は、それぞれデコーダ
８１Ａからのデコード信号Ｅ〜Ｈに応答してオン・オフ
し、それぞれ４種類の基準電圧Ｖ１〜Ｖ４、Ｖ５〜Ｖ
８、Ｖ９〜Ｖ１２、Ｖ１３〜Ｖ１６の中からいずれかを
選択出力する。

【００２１】また、セレクタ９１Ｂは、セレクタ９１Ａ
の各グループ毎に選択出力された４種類の基準電圧のい
ずれかをデコーダ８１Ｂからのデコード信号Ａ〜Ｄに応
答して択一的に選択し、対応するデータラインＸ１に接
続する４個のアナログスイッチＳＢ１〜ＳＢ４を有して
いる。本実施例の構成によれば、図２に示すように、各
データラインＸ１〜Ｘ４毎に設けられた２つのデコーダ
（例えば８１Ａと８１Ｂ）は、対応するメモリ７１に蓄
積されているＮビットの画像データの２組に分割された
下位ビット群と上位ビット群に対して部分的デコードを
行い、それぞれの部分的デコードの結果に基づいて、対
応する各セレクタ（９１Ａと９１Ｂ）が協働し、複数の
基準電圧Ｖ１〜ＶＭのいずれかを選択して対応するデー
タライン（Ｘ１）に送出する。

【００２２】このように、従来は１個のデコーダで所要
の機能を実現していたものが、本実施例では２つのデコ
ーダの協働作用により同じ機能を果たすことができるの
で、各デコーダの回路構成を簡素化することができる。
図３のデコーダ８１Ａおよび８１Ｂの構成を図５（従来
例）のデコーダ８１の構成と比較すると、従来例では４
個のインバータと８個のナンドゲートと１６個のノアゲ
ートで１６階調用のデコーダを構成していたのに対し、
本実施例では４個のインバータと８個のノアゲートで同
等の機能（１６階調用のデコーダ）を実現することがで
き、回路規模の大幅な縮小が可能であることが分かる。

【００２３】また、同じ１６階調を実現するために、従
来例ではセレクタ９１が１６個のアナログスイッチを必
要とするのに対し、本実施例ではセレクタ９１Ａおよび
９１Ｂは２０個のアナログスイッチを必要とする。つま
り従来例に比べて４個のアナログスイッチを増加する必
要がある。しかしアナログスイッチは比較的小さいチッ
プ面積で実現できるため、結局、全体としては、デコー
ダ８１Ａおよび８１Ｂの回路規模の縮小によるチップ面
積の縮小の方が、アナログスイッチの個数増加によるチ
ップ面積の増大よりも、効果の上で有利となる。従っ
て、デコーダドライバのチップ面積を大幅に削減するこ
とが可能となる。これは同時に、コストの低減にも寄与
する。

【００２４】なお、上述した実施例では各データライン
毎に、画像データを下位ビット群と上位ビット群の２組
のデータに分けてデコードする場合について説明した
が、部分的デコードの形態は２組に限定されない。本発
明はその要旨からも明らかなように、画像データを複数
組に分割して各々の部分的デコードを行うように構成さ
れていれば、同様の効果が期待されることは明らかであ
ろう。

【００２５】

【発明の効果】以上説明したように本発明によれば、多
階調表示に適応されるＬＣＤの駆動回路においてデコー
ド部の構成を簡素化することができ、それによってデー
タドライバのチップ面積の縮小化を図り、同時にＬＣＤ
のコスト低減を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明による液晶表示装置の駆動回路の原理構
成図である。

【図２】本発明の一実施例としてのＬＣＤの構成図であ
る。

【図３】図２の要部の構成図である。

【図４】従来形の一例としてのＬＣＤの構成図である。

【図５】図４の要部の構成図である。

【符号の説明】

１０…液晶パネル２０Ａ…データドライバ５０…基準電源８０…デコーダ９０…セレクタＤ₁〜Ｄn ，８１Ａ〜８４Ａ，８１Ｂ〜８４Ｂ…分割さ
れたデコーダＳ₁〜Ｓn ，９１Ａ〜９４Ａ，９１Ｂ〜９４Ｂ…分割さ
れたセレクタＶ１〜ＶＭ…基準電源から発生される基準電圧Ｘj …データライン

Claims

【特許請求の範囲】

【請求項１】複数の基準電圧（Ｖ１〜ＶＭ）を発生す
る基準電源（５０）と各データライン（Ｘj)毎に対応し
て設けられたデコーダ（８０）およびセレクタ（９０）
とを備え、前記デコーダによりディジタルの画像データ
をデコードして得られる結果に基づいて前記セレクタに
より前記複数の基準電圧のいずれかを選択し、該選択し
た各基準電圧をそれぞれ対応するデータラインに画像デ
ータ電圧として供給することで液晶パネル（１０）を駆
動する液晶表示装置の駆動回路において、前記デコーダを前記画像データを複数組に分割して各々
の部分的デコードを行う複数のデコーダ（Ｄ₁〜Ｄn)に
分割すると共に、前記セレクタを該分割された複数のデ
コーダの各個に対応するように複数のセレクタ（Ｓ₁〜
Ｓn)に分割し、該分割された複数のセレクタを前記基準
電源と前記液晶パネルの間で縦続接続したことを特徴と
する液晶表示装置の駆動回路。
【請求項２】各データライン毎に設けられた前記複数
のデコーダは、前記画像データの上位ビット群および下
位ビット群にそれぞれ応答する第１および第２のデコー
ダ（８１Ａ〜８４Ａ，８１Ｂ〜８４Ｂ）を有し、前記複
数のセレクタは、該第１および第２のデコーダに対応し
て設けられた第１および第２のセレクタ（９１Ａ〜９４
Ａ，９１Ｂ〜９４Ｂ）を有することを特徴とする請求項
１に記載の液晶表示装置の駆動回路。
【請求項３】前記第１および第２のデコーダ（８１
Ａ，８１Ｂ）は、それぞれ、２ビットのデータ（Ｄ１，
Ｄ０；Ｄ３，Ｄ２）にそれぞれ応答する２個のインバー
タ（ＧＡ１，ＧＡ２；ＧＢ１，ＧＢ２）と、該インバー
タの各出力と前記２ビットのデータから抽出された全て
の組み合わせに基づく各々２つの信号にそれぞれ応答す
る４個のノアゲート（ＧＡ３〜ＧＡ６；ＧＢ３〜ＧＢ
６）とを有し、前記第１のセレクタ（９１Ａ）は、４つのグループに分
割されると共に各グループが前記第１のデコーダの４個
のノアゲートの各出力（Ｅ〜Ｈ）に応答して４種類の基
準電圧（Ｖ１〜Ｖ４；Ｖ５〜Ｖ８；Ｖ９〜Ｖ１２；Ｖ１
３〜Ｖ１６）のいずれかを選択する１６個のアナログス
イッチ（ＳＡ１〜ＳＡ１６）を有し、前記第２のセレクタ（９１Ｂ）は、前記第１のセレクタ
の各グループ毎に選択出力された４種類の基準電圧のい
ずれかを前記第２のデコーダの４個のノアゲートの各出
力（Ａ〜Ｄ）に応答して択一的に選択し、対応するデー
タラインに接続する４個のアナログスイッチ（ＳＢ１〜
ＳＢ４）を有することを特徴とする請求項２に記載の液
晶表示装置の駆動回路。