JP2009134055A - 表示装置 - Google Patents

Abstract

【課題】映像信号線時分割駆動方式を採用しつつ、映像信号線駆動回路の出力バッファ回路が小さくて済む駆動を行うことができる表示装置を提供することを目的とする。
【解決手段】本液晶パネルに備えられる１組６個のアナログスイッチがオンされる期間（すなわち切換制御信号ＧＳａ〜ＧＳｆのＨレベル期間）を１．１：１．０８：１．０６：１．０４：１．０２：１の比を有するよう設定する。このことにより、映像信号線駆動回路３００の出力バッファ回路は、最も短い期間（ここでは切換制御信号ＧＳｆのＨレベル期間）内に所望の電位まで充電するのに必要な駆動能力を有するだけで足りることになる。このことから、映像信号線駆動回路３００全体のチップサイズを小さくし、製造コストや消費電力を小さく抑えることができる。
【選択図】図５

Description

本発明は、アクティブマトリクス型の表示装置に関し、更に詳しくは、表示すべき画像を形成するための複数の画素形成部に映像信号を伝達するための多数の映像信号線が複数本（例えば３本）を１組として複数組の映像信号線群にグループ化され、グループ化された映像信号線群毎に駆動回路から時分割で映像信号が出力される表示装置に関する。

近年、表示装置における表示画像の高精細化の進展が顕著である。このため、例えばアクティブマトリクス型液晶表示装置のように、表示すべき画像の解像度に応じた数の信号線（列電極または行電極）を必要とする表示装置では、表示画像の高精細化に伴って単位長さ当たりの信号線数（電極数）が膨大となる。その結果、それらの信号線に信号を印加する駆動回路の実装において、駆動回路の出力端子と表示パネルの信号線との接続部のピッチ（以下「接続ピッチ」という）が極めて小さなものとなる。このような表示画像の高精細化に伴う接続ピッチの狭小化の傾向は、カラー液晶表示装置のようにＲ（赤）、Ｇ（緑）、Ｂ（青）の隣接３画素を表示単位とするカラー表示装置の場合には、映像信号線（列電極）とその駆動回路（「列電極駆動回路」、「データ線駆動回路」または「映像信号線駆動回路」と呼ばれる）との接続部において特に顕著となる。

このような問題を解決するために、２本以上の映像信号線（例えばＲ，Ｇ，Ｂの隣接３画素に対応する３本の映像信号線）を１組として映像信号線をグループ化し、各組を構成する複数の映像信号線に映像信号線駆動回路の１つの出力端子を割り当て、画像表示における１水平走査期間内において各組内の映像信号線に時分割的に映像信号を印加するように構成された液晶表示装置が従来より提案されている（例えば特許文献１を参照）。

図２は、このような方式（以下「映像信号線時分割駆動方式」という）のアクティブマトリクス型液晶表示装置における映像信号線とその駆動回路（以下「映像信号線駆動回路」という）との接続部の構成を模式的に示している。この図に示した例では、映像信号線Ｌｓが６本を１組としてグループ化されており、各組を構成する映像信号線群に対して映像信号線駆動回路３００の出力端子ＴＳ１，ＴＳ２，ＴＳ３，…が１つずつ対応づけられている。そして、映像信号線駆動回路３００の各出力端子ＴＳ１，ＴＳ２，ＴＳ３，…に対応するグループ化された６本の映像信号線との間には、切換スイッチが設けられている。

各切換スイッチは、映像信号線Ｌｓ毎に設けられ一端が映像信号線Ｌｓに接続されたアナログスイッチＳＷ１，ＳＷ２，ＳＷ３，…のうち隣接する６個のアナログスイッチＳＷ（６ｊ−５），ＳＷ（６ｊ−４），…，ＳＷ６ｊから構成される（ｊ＝１，２，３，…）。各切換スイッチを構成する６個のアナログスイッチＳＷ（６ｊ−５），ＳＷ（６ｊ−４），…，ＳＷ６ｊの他端は互いに接続されて、その切換スイッチに対応する映像信号線駆動回路３００の出力端子ＴＳｊに接続されている。これらの切換スイッチは、例えば、この表示装置における液晶パネル基板に形成される薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）によるアナログスイッチによって実現される。

図６は、この映像信号線時分割駆動方式を採用した従来の液晶表示装置における走査信号Ｇ１，Ｇ２，…、各切換スイッチの制御信号（以下「切換制御信号」という）ＧＳａ〜ＧＳｆ、および映像信号線ＳＬ１〜ＳＬ９に印加される映像信号を示すタイミングチャートである。ここで、走査信号Ｇｋがハイレベル（Ｈレベル）のときにはｋ番目の走査信号線が選択され、走査信号Ｇｋがローレベル（Ｌレベル）のときにはｋ番目の走査信号線が非選択の状態であるものとする（ｋ＝１，２，３，…）。また、各切換スイッチは、切換制御信号ＧＳａがＨレベル（であって切換制御信号ＧＳｂ〜ＧＳｆがＬレベル）のときには、映像信号線駆動回路３００の各出力端子ＴＳｊはそれに対応する６本の映像信号線のうち（図６の）最も左側の映像信号線Ｌｓに接続され、切換制御信号ＧＳｂがＨレベル（であって切換制御信号ＧＳａ，ＧＳｃ〜ＧＳｆがＬレベル）のときには、映像信号線駆動回路３００の各出力端子ＴＳｊはそれに対応する６本の映像信号線のうち左から２番目の映像信号線に接続され、以下同様にして映像信号線駆動回路３００の各出力端子ＴＳｊはそれに対応する６本の映像信号線のうちの対応する映像信号線に順次接続されるものとする。

このように、この液晶表示装置では、１水平走査期間すなわち１本の走査信号線が選択されている期間内において、各出力端子ＴＳｊが接続される映像信号線が切り換わり、各組を構成する６本の映像信号線のうち、各水平走査期間を第１から第６までの期間に６等分したときの第１の期間では最も左側の映像信号線に、各水平走査期間の第２の期間では左から２番目の映像信号線に、以下同様にして各水平走査期間の各期間において対応する映像信号線に、映像信号線駆動回路から映像信号がそれぞれ印加される。これにより、各映像信号線Ｌｓは、その映像信号線Ｌｓに映像信号線駆動回路３００の出力端子ＴＳｊが接続されている間に、その出力端子ＴＳｊから出力される映像信号の電圧に充電され、その映像信号線と選択されている走査信号線との交差点に対応する画素形成部Ｐｘにその電圧の値が画素値として書き込まれる。

上記のような映像信号線時分割駆動方式の液晶表示装置では、各組を構成する映像信号線の本数すなわち切換スイッチによる時分割数に応じて、各映像信号線への充電時間が短くなり、上記時分割数をｍとすれば、各映像信号線の充電時間は映像信号線時分割駆動方式でない通常の液晶表示装置の場合の１／ｍとなる（図２に示した例では１／６となる）。しかし、上記時分割数をｍとする切換スイッチを液晶パネル基板に形成することにより、映像信号線駆動回路の出力端子と映像信号線との接続ピッチを通常の液晶表示装置の場合のｍ倍にすることができる。また、このような構成により、１つの液晶パネルの駆動に複数の集積回路チップ（ＩＣチップ）からなる映像信号線駆動回路が使用される場合には、そのチップの個数を減らすことができる。このような映像信号線時分割駆動方式による利点は広く知られており、このための映像信号線のグループ化は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の隣接３画素に映像信号を伝達する３本の映像信号線を１組としてその１組以上がグループ化されることが多い。
特開２００５−１１５３４２号公報

しかし、このような映像信号線時分割駆動方式の液晶表示装置は、映像信号線駆動回路の各出力端子に繋がる切換スイッチの数が多いほど、より短い期間で対応する映像信号線を充電しなければならず負荷がかかることになる。

また、１つの出力端子に繋がる切換スイッチの数が多いほど、オフ状態となっているスイッチのオフ抵抗を介して本来充電すべきでない映像信号線に対して充電が行われることになり、さらに負荷がかかることになる。

すなわち図６を参照して前述したように、切換制御信号ＧＳａ〜ＧＳｆは、各水平走査期間（各走査信号Ｇｋ（ｋ＝１，２，３，…）がＨレベルとなる期間）を６等分した第１から第６までの期間のうちの１つの期間でＨレベルとなり、残りの期間でＬレベルとなるので、それぞれＨレベルとなる期間の長さは同一である。この期間内に対応する映像信号線を充電する必要があるので、例えば、切換制御信号ＧＳａがＨレベルとなる期間の開始時点ｔ１から終了時点ｔ２までの間に、映像信号線ＳＬ１の電位を所望の電位まで充電しなければならない。しかし、図２を参照すればわかるように、この切換制御信号ＧＳａによりオンされる図の最も左側のスイッチは、映像信号線駆動回路３００の出力端子ＴＳ１に繋がっているので、残り５つのスイッチとも繋がっている。したがって、上記開始時点ｔ１から終了時点ｔ２までの間、映像信号線ＳＬ１が充電されるだけではなく、さらにオフ状態となっている残り５つのスイッチのオフ抵抗を介して本来充電すべきでない映像信号線ＳＬ２〜ＳＬ６に対しても充電が行われることになる。よって、これらの充電を行うための映像信号線駆動回路３００の出力バッファ回路は、映像信号線ＳＬ１のみを充電する場合よりもさらに大きな駆動能力が要求される。

なお、切換制御信号ＧＳｂがＨレベルとなる期間の開始時点ｔ２から終了時点ｔ３までの間に、映像信号線ＳＬ２の電位を所望の電位まで充電する場合には、映像信号線ＳＬ１は十分に充電されているので、残り４つのスイッチのオフ抵抗を介して本来充電すべきでない映像信号線ＳＬ３〜ＳＬ６に対して充電が行われる。また同様に切換制御信号ＧＳｃ〜ＧＳｆがＨレベルとなる期間に、対応する映像信号線ＳＬ３〜ＳＬ６の電位を所望の電位まで充電する場合には、さらに少ない数のスイッチのオフ抵抗を介して本来充電すべきでない映像信号線に対して充電が行われる。よって、これらの場合には映像信号線ＳＬ１を充電する場合より大きな駆動能力は要求されない。

しかし、映像信号線駆動回路３００の出力バッファ回路は、すべて同一の駆動能力を有するように設計されるので、結局必要とされる最も大きい駆動能力に合わせて設計しなければならない。したがって、出力バッファ回路が大きくなることにより映像信号線駆動回路３００全体のチップサイズが増加し、製造コストや消費電力も増加する。このことは、映像信号線駆動回路の各出力端子に繋がる切換スイッチの数が多いほど、より大きな問題となる。

また、一般に液晶表示装置では、液晶の劣化を抑えると共に表示品位を維持するために交流化駆動が行われている。この交流化駆動方式としては、１フレーム毎に液晶への印加電圧の極性を反転させる駆動方式（フレーム反転駆動方式）が知られている。しかし、この駆動方式によれば表示の際にフリッカ等の表示不具合が発生し易いため、近年では１水平走査線毎に印加電圧の正負極性を反転させつつ１フレーム毎にも正負極性を反転させる駆動方式（「ライン反転駆動方式」と呼ばれる）や、さらに表示品質を向上させるため、垂直・水平方向に隣り合う画素毎に印加電圧の正負極性を反転させつつ１フレーム毎にも正負極性を反転させる駆動方式（「ドット反転駆動方式」と呼ばれる）が採用されることがある。このライン反転駆動方式やドット反転駆動方式では、極性を反転させるために充電すべき電位が大きくなることから、出力バッファ回路が大きなものになる。したがって、上記問題点がさらに大きな問題となる。

そこで本発明では、上記のような映像信号線時分割駆動方式を採用しつつ、映像信号線駆動回路（の出力バッファ回路）が小さくて済む駆動を行うことができる表示装置を提供することを目的とする。

第１の発明は、表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
３以上の映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群にそれぞれ対応する複数の出力端子を有し、各出力端子に対応する映像信号線群によって伝達されるべき映像信号を所定期間内における時分割で当該出力端子から出力する映像信号出力回路と、
前記映像信号出力回路の各出力端子を対応する映像信号線群内のいずれかの映像信号線に接続することにより当該接続された映像信号線と前記走査信号線駆動回路により選択される走査信号線とに繋がる画素形成部に前記映像信号を与えると共に、各出力端子が接続される映像信号線を対応する映像信号線群内で前記時分割に応じて順番に切り換える接続切換回路と
を備え、
前記接続切換回路は、前記期間内において前記映像信号線群内で最も先に接続される映像信号線を最も長く接続するよう切り換えることを特徴とする。

第２の発明は、第１の発明において、
前記接続切換回路は、前記期間内において前記映像信号線群内でより早い順番で接続される映像信号線をより長く接続するよう切り換えることを特徴とする、請求項第１章に記載の表示装置。

第３の発明は、第２の発明において、
前記接続切換回路は、前記各映像信号線にそれぞれ対応するよう接続され、それぞれ１以上のトランジスタからなる複数のアナログスイッチを含み、
前記アナログスイッチのオフ抵抗がオン抵抗のｋ倍（ｋは正の実数）であるとき、ｎ本（ｎは３以上の自然数）の映像信号線からなる前記映像信号線群内でｊ番目（ｊはｎ以下の自然数）に接続される映像信号線の接続時間を、前記映像信号線群内で最も後に接続される映像信号線の接続時間の（１＋（ｎ−ｊ）／ｋ）倍になるよう切り換えることを特徴とする。

第４の発明は、第１の発明において、
前記接続切換回路は、前記各映像信号線にそれぞれ対応するよう接続され、それぞれ１以上のトランジスタからなる複数のアナログスイッチを含み、
前記アナログスイッチのオフ抵抗がオン抵抗のｋ倍（ｋは正の実数）であり、前記映像信号線群がｎ本（ｎは３以上の自然数）の映像信号線からなるとき、前記映像信号線群内で最も先に接続される映像信号線の接続時間を、前記映像信号線群内で最も後に接続される映像信号線の接続時間の（１＋ｎ・（ｎ−１）／２ｋ）倍になるよう切り換えることを特徴とする。

第５の発明は、第１から第４までのいずれか１つの発明において、
前記複数の画素形成部のそれぞれは、前記複数の映像信号線のうち対応する映像信号線に繋がる画素電極と、前記複数の画素形成部に共通に設けられ共通的な電位が与えられる共通電極との間に液晶が介在する表示部を含むことを特徴とする。

第６の発明は、表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置の駆動方法であって、
前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
３以上の映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群にそれぞれ対応する各出力端子から、対応する映像信号線群によって伝達されるべき映像信号を所定期間内における時分割で出力する映像信号出力ステップと、
前記各出力端子を対応する映像信号線群内のいずれかの映像信号線に接続することにより当該接続された映像信号線と前記走査信号線駆動ステップにおいて選択される走査信号線とに繋がる画素形成部に前記映像信号を与えると共に、前記各出力端子が接続される映像信号線を対応する映像信号線群内で前記時分割に応じて順番に切り換える接続切換ステップと
を備え、
前記接続切換ステップでは、前記期間内において前記映像信号線群内で最も先に接続される映像信号線を最も長く接続するよう切り換えることを特徴とする。

第１の発明によれば、接続切換回路により、映像信号線群内で最も先に接続される映像信号線を最も長く接続するよう切り換えられるので、最も先に接続される映像信号線以外の映像信号線に対する充電が少なくて済む。よって、映像信号線駆動回路（の出力バッファ回路）の駆動能力を小さく抑えることができる。このことから、映像信号線駆動回路全体のチップサイズを小さくし、製造コストや消費電力を小さく抑えることができる。

第２の発明によれば、接続切換回路により、映像信号線群内でより早い順番で接続される映像信号線をより長く接続するよう切り換えられるので、各映像信号線の充電率が大きく異なることは無くなる。したがって、映像信号線毎に生じる（表示列毎の）輝度バラツキを抑えることができる。

第３の発明によれば、例えば上記アナログスイッチの実際のオフ抵抗値が設計値と異なる場合（特に設計値より小さい場合）であっても、各映像信号線の充電率をほぼ等しくすることができる。このことから、（表示列毎の）輝度バラツキを確実に抑えることができる。

第４の発明によれば、最も先に接続される映像信号線に対応するアナログスイッチ以外のアナログスイッチのオン期間を等しくすることができるので、各オン期間が異なる場合よりもアナログスイッチを切り換えるための制御信号を簡単に生成することができる。

第５の発明によれば、表示部に交流駆動（極性反転駆動）が必要な液晶が使用されるので、映像信号線への充電を行う映像信号線駆動回路（の出力バッファ回路）の駆動能力を小さく抑える必要が大きく、上記構成によって映像信号線駆動回路全体のチップサイズを小さくし、製造コストや消費電力を小さく抑えることができる。

第６の発明によれば、表示装置の駆動方法について第１の発明と同様の効果を奏することができる。

以下、本発明の実施形態について添付図面を参照して説明する。
＜１． 液晶表示装置の構成および動作＞
＜１．１ 全体の構成および動作＞
図１（ａ）は、本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路２００と、映像信号線駆動回路（「列電極駆動回路」とも呼ばれる）３００と、走査信号線駆動回路（「行電極駆動回路」とも呼ばれる）４００と、アクティブマトリクス型の液晶パネル５００とを備えている。

この液晶表示装置における表示部としての液晶パネル５００は、外部のコンピュータにおけるＣＰＵ等から受け取る画像データＤｖの表す画像における水平走査線にそれぞれが対応する複数本の走査信号線（行電極）と、それら複数本の走査信号線のそれぞれと交差する複数本の映像信号線（列電極）と、それら複数本の走査信号線と複数本の映像信号線との交差点にそれぞれ対応して設けられた複数の画素形成部とを含む。各画素形成部の構成は、基本的には従来のアクティブマトリクス型液晶パネルにおける構成と同様である（詳細は後述する）。

本実施形態では、液晶パネル５００に表示すべき画像を表す（狭義の）画像データおよび表示動作のタイミング等を決めるデータ（例えば表示用クロックの周波数を示すデータ）（以下「表示制御データ」という）は、外部のコンピュータにおけるＣＰＵ等から表示制御回路２００に送られる（以下、外部から送られるこれらのデータＤｖを「広義の画像データ」という）。すなわち、外部のＣＰＵ等は、広義の画像データＤｖを構成する（狭義の）画像データおよび表示制御データを、アドレス信号ＡＤｗを表示制御回路２００に供給して、表示制御回路２００内の後述の表示メモリおよびレジスタにそれぞれ書き込む。

表示制御回路２００は、レジスタに書き込まれた表示制御データに基づき、表示のため映像信号線駆動回路３００に与えられるソース用クロック信号ＳＣＫおよびソース用スタートパルス信号ＳＳＰと、表示のため走査信号線駆動回路４００に与えられるゲート用クロック信号ＧＣＫおよびゲート用スタートパルス信号ＧＳＰとを含む各種信号を生成する。これらの信号は公知であるため詳しい説明は省略する。また、表示制御回路２００は、外部のＣＰＵ等によって表示メモリに書き込まれた（狭義の）画像データを表示メモリから読み出して、デジタル画像信号Ｄａとして出力する。さらに、表示制御回路２００は、映像信号線の時分割駆動のための切換制御信号ＧＳａ〜ＧＳｆ（これらの信号を以下では「切換制御信号ＧＳ」とも言う）を生成し、これらも出力する。これらの切換制御信号ＧＳａ〜ＧＳｆは、そのＨレベルの期間の長さがそれぞれ異なるように設定されており、特徴的な構成を有している。その内容については詳しく後述する。

このようにして、表示制御回路２００によって生成される信号のうち、デジタル画像信号Ｄａは映像信号線駆動回路３００に、切換制御信号ＧＳａ〜ＧＳｆは映像信号線駆動回路３００および液晶パネル５００内の後述の接続切換回路に、それぞれ供給される。なお、表示制御回路２００から映像信号線駆動回路３００にデジタル画像信号Ｄａを供給するための信号線としては、表示画像の階調数に応じた数の信号線が配設される。

映像信号線駆動回路３００には、上記のようにして、液晶パネル５００に表示すべき画像を表すデータが画素単位でシリアルにデジタル画像信号Ｄａとして供給されると共に、タイミングを示す信号としてソース用クロック信号ＳＣＫおよびソース用スタートパルス信号ＳＳＰ、および切換制御信号ＧＳが供給される。映像信号線駆動回路３００は、これらのデジタル画像信号Ｄａとソース用クロック信号ＳＣＫとソース用スタートパルス信号ＳＳＰと切換制御信号ＧＳとに基づき、液晶パネル５００を駆動するための映像信号（以下「駆動用映像信号」ともいう）を生成し、これを液晶パネル５００の各映像信号線に印加する。

具体的には、この映像信号線駆動回路３００は、表示制御回路２００から出力されるソース用クロック信号ＳＣＫおよびソース用スタートパルス信号ＳＳＰを受け取ることにより所定のサンプリングパルスＳｍｐを出力するシフトレジスタ回路と、表示制御回路２００から出力されるデジタル画像信号Ｄａと切換制御信号ＧＳと上記サンプリングパルスＳｍｐを受け取ることによりデジタル画像信号Ｄａに含まれる画素値を示すデータをラッチするデータラッチ回路と、このデータラッチ回路によりラッチされたデータの電圧をシフトさせるレベルシフタ回路と、このレベルシフタ回路により電圧をシフトされたデジタルデータをアナログ電圧信号に変換するＤ／Ａ変換回路と、このＤ／Ａ変換回路からのアナログ電圧信号を対応する映像信号線Ｌｓに印加するための出力バッファ回路とを備える。これらの構成要素は従来の映像信号線駆動回路の構成要素と同様であるが、出力バッファ回路は、後述する構成によって従来より小さい駆動能力で済むため、従来よりも小さく形成されている。

走査信号線駆動回路４００は、ゲート用クロック信号ＧＣＫおよびゲート用スタートパルス信号ＧＳＰに基づき、液晶パネル５００における走査信号線を１水平走査期間ずつ順次に選択するために各走査信号線に印加すべき走査信号Ｇ１，Ｇ２、Ｇ３，…を生成し、全走査信号線のそれぞれを順に選択するためのアクティブな走査信号の各走査信号線への印加を１垂直走査期間を周期として繰り返す。

液晶パネル５００では、上記のようにして映像信号線に、映像信号線駆動回路３００によってデジタル画像信号Ｄａに基づく駆動用の映像信号Ｓ１，Ｓ２，Ｓ３，…が印加され、走査信号線には、走査信号線駆動回路４００によって走査信号Ｇ１，Ｇ２，Ｇ３，…が印加される。これにより液晶パネル５００は、外部のＣＰＵ等から受け取った画像データＤｖの表す画像を表示する。

＜１．２ 表示制御回路＞
図１（ｂ）は、上記の液晶表示装置における表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、入力制御回路２０と表示メモリ２１とレジスタ２２とタイミング発生回路２３とメモリ制御回路２４と信号線切換制御回路２５とを備えている。

この表示制御回路２００が外部のＣＰＵ等から受け取る広義の画像データＤｖを示す信号（以下、この信号も符号“Ｄｖ”で表すものとする）およびアドレス信号ＡＤｗは、入力制御回路２０に入力される。入力制御回路２０は、アドレス信号ＡＤｗに基づき、広義の画像データＤｖを、画像データＤＡと表示制御データＤｃとに振り分ける。そして、画像データＤＡを表す信号（以下、これらの信号も符号“ＤＡ”で表すものとする）をアドレス信号ＡＤｗに基づくアドレス信号ＡＤと共に表示メモリ２１に供給することで画像データＤＡを表示メモリ２１に書き込むと共に、表示制御データＤｃをレジスタ２２に書き込む。表示制御データＤｃは、ソース用クロック信号ＳＣＫを含むクロック信号の周波数や画像データＤｖの表す画像を表示するための水平走査期間および垂直走査期間を指定するタイミング情報を含んでいる。

タイミング発生回路（以下「ＴＧ」と略記する）２３は、レジスタ２２の保持する上記表示制御データに基づき、ソース用クロック信号ＳＣＫ、ソース用スタートパルス信号ＳＳＰを生成する。また、ＴＧ２３は、表示メモリ２１およびメモリ制御回路２４をソース用クロック信号ＳＣＫに同期させて動作させるためのタイミング信号を生成する。

メモリ制御回路２４は、外部から入力されて入力制御回路２０を介して表示メモリ２１に格納された画像データＤＡのうち液晶パネル５００に表示すべき画像を表すデータを読み出すためのアドレス信号ＡＤｒと、表示メモリ２１の動作を制御するための信号とを生成する。これらのアドレス信号ＡＤｒおよび制御信号は表示メモリ２１に与えられ、これにより、液晶パネル５００に表示すべき画像を表すデータがデジタル画像信号Ｄａとして表示メモリ２１から読み出され、表示制御回路２００から出力される。このデジタル画像信号Ｄａは、既述のように映像信号線駆動回路３００に供給される。

信号線切換制御回路２５は、ＴＧ２３からのタイミング信号に基づき、映像信号線の時分割駆動のための切換制御信号ＧＳａ〜ＧＳｆを生成する。この切換制御信号ＧＳａ〜ＧＳｆは、後述のように映像信号線を時分割的に駆動するために、映像信号線駆動回路３００から出力される映像信号を印加すべき映像信号線を１水平走査期間内で切り換えるための制御信号である。本実施形態では、図５に示すように各水平走査期間（走査信号がアクティブとなる期間）を第１から第６までの期間に分けたときの第１の期間でＨレベルとなりその他の期間でＬレベルとなる信号を切換制御信号ＧＳａとして生成し、第２の期間でＨレベルとなりその他の期間でＬレベルとなる信号を切換制御信号ＧＳｂとして生成し、以下同様にして切換制御信号ＧＳｃ〜ＧＳｆを生成する。この期間については詳しく後述する。

＜１．３ 液晶パネルとその駆動方法＞
＜１．３．１ 液晶パネルの構成＞
図２は、従来の構成と同様の本実施形態における液晶パネル５００の構成を示す模式図であり、図３は、この液晶パネルの一部（４画素に相当する部分）５１０の等価回路図であり、図４は、液晶パネルにおける後述の接続切換回路５０１を構成する切換スイッチを示す等価回路図である。

この従来構成と同様の液晶パネルは、アナログスイッチＳＷ１，ＳＷ２，ＳＷ３，…を含む接続切換回路５０１を介して映像信号線駆動回路３００に接続される複数の映像信号線Ｌｓと、走査信号線駆動回路４００に接続される複数の走査信号線Ｌｇとを備え、当該複数の映像信号線Ｌｓと当該複数の走査信号線Ｌｇとは、各映像信号線Ｌｓと各走査信号線Ｌｇとが交差するように格子状に配設されている。そして既述のように、当該複数の映像信号線Ｌｓと当該複数の走査信号線Ｌｇとの交差点に対応して複数の画素形成部Ｐｘがそれぞれ設けられている。各画素形成部Ｐｘは、図３に示すように、対応する交差点を通過する映像信号線Ｌｓにソース端子が接続されたＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極Ｅｐと、上記複数の画素形成部Ｐｘに共通的に設けられた対向電極Ｅｃと、上記複数の画素形成部Ｐｘに共通的に設けられ画素電極Ｅｐと対向電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極Ｅｐと対向電極Ｅｃとそれらの間に挟持された液晶層とにより画素容量Ｃｐが形成される。

上記のような画素形成部Ｐｘは、マトリクス状に配置されて画素形成マトリクスを構成する。ところで、画素形成部Ｐｘの主要部である画素電極Ｅｐは、液晶パネルに表示される画像の画素と１対１に対応し同一視できる。そこで、以下では、説明の便宜上、画素形成部Ｐｘと画素を同一視するものとし、「画素形成マトリクス」を「画素マトリクス」ともいう。

図２において、各画素形成部Ｐｘに付されている“Ｒ”“Ｇ”または“Ｂ”は、当該画素形成部Ｐｘにより形成される画素の色である赤、緑、または青を表している。なお、これらの色は典型的な３原色であるが、その他の３原色であってもよい。また、一般に液晶表示装置では、液晶の劣化を抑えると共に表示品位を維持するために交流化駆動が行われており、本実施形態では、典型的な交流化駆動方式として、画素を形成する液晶層への印加電圧の正負極性を１走査信号線毎かつ１フレーム毎にも反転させるいわゆるライン反転駆動方式が採用されるものとする。

この液晶パネルには、上記のように、各映像信号線Ｌｓを映像信号線駆動回路３００に接続するための部分として、液晶パネル上の映像信号線Ｌｓにそれぞれ対応するアナログスイッチＳＷ１，ＳＷ２，ＳＷ３，…を含む接続切換回路５０１が形成されており（図２を参照）、これらのアナログスイッチＳＷ１，ＳＷ２，ＳＷ３，…は、隣接する６個を１組として複数組（映像信号線Ｌｓの本数の１／６の数）のアナログスイッチ群にグループ化されている。そして、各アナログスイッチＳＷｉ（ｉ＝１，２，３，…）の一端は、そのアナログスイッチＳＷｉに対応する映像信号線Ｌｓに接続され、他端は、そのアナログスイッチＳＷｉと同一組に属するアナログスイッチの他端と互いに接続されると共に、映像信号線駆動回路３００における１つの出力端子ＴＳｊ（ｊ＝１，２，３，…）に接続されている。

このようにして、液晶パネルにおける映像信号線Ｌｓは６本を１組として複数組の映像信号線群にグループ化され、各映像信号線群（同一組となった６本の映像信号線Ｌｓ）は、同一組となった６個のアナログスイッチを介して映像信号線駆動回路３００における１つの出力端子ＴＳｊに接続される。このようにして、映像信号線駆動回路３００の出力端子ＴＳｊは、映像信号線群と１対１に対応付けられており、同一組となった６個のアナログスイッチを介して同一組の映像信号線群（６本の映像信号線Ｌｓ）に接続される。

ここで、各アナログスイッチＳＷｉは、液晶パネル基板に形成された２つの薄膜トランジスタ（ＴＦＴ）およびインバータにより実現され、図４に示すように、同一組となった６個のアナログスイッチＳＷ（６ｊ−５），ＳＷ（６ｊ−４），…，ＳＷ６ｊは、切換制御信号ＧＳａ〜ＧＳｆに応じてオン・オフするように構成されている（ｊ＝１，２，３，…）。したがって、図４に示す各組の６個のアナログスイッチＳＷ（６ｊ−５），ＳＷ（６ｊ−４），…，ＳＷ６ｊは、切換スイッチを構成し、映像信号線駆動回路３００における各出力端子ＴＳｊをその出力端子に対応する映像信号線群内の６本の映像信号線に時分割的に接続する。これらのアナログスイッチの構造についてさらに説明する。

各アナログスイッチＳＷｉは、図４に示されるように、ｎチャネル型のＴＦＴと、ｐチャネル型のＴＦＴと、インバータ（論理反転回路）とからなり、ｎチャネル型のＴＦＴのゲート端子は、対応する切換制御信号ＧＳａ〜ＧＳｆのいずれかを受け取り、ｐチャネル型のＴＦＴのゲート端子は、インバータを介して、対応する切換制御信号ＧＳａ〜ＧＳｆのいずれかの論理反転された信号を受け取る。したがって、受け取った切換制御信号ＧＳａ〜ＧＳｆがＨレベルのときにそれぞれのＴＦＴのドレイン・ソース間が導通状態となる。次に、上記アナログスイッチの切換動作を含む本液晶表示装置の駆動方法について図５を参照して説明する。

＜１．３．２ 駆動方法＞
図５は、本液晶表示装置における駆動方法を説明するためのタイミングチャートである。図５に示すように、液晶パネルにおける走査信号線Ｌｇには、１水平走査期間（１走査線選択期間）ずつ順次Ｈレベルとなる走査信号Ｇ１，Ｇ２，…がそれぞれ印加される。このような走査信号Ｇ１，Ｇ２，…により、各走査信号線Ｌｇは、Ｈレベルが印加されると選択状態（アクティブ）となり、その選択状態の走査信号線Ｌｇに接続される画素形成部ＰｘにおけるＴＦＴ１０はオン状態となり、一方、Ｌレベルが印加されると非選択状態（非アクティブ）となり、その非選択状態の走査信号線Ｌｇに接続される画素形成部ＰｘにおけるＴＦＴ１０はオフ状態となる。

図５に示すように、切換制御信号ＧＳａは、各水平走査期間（各走査信号Ｇｋ（ｋ＝１，２，３，…）がＨレベルとなる期間）を６つに分けた第１から第６までの期間のうちの時刻ｔ１から時刻ｔ２までの期間である第１の期間でＨレベルとなり、残りの（時刻ｔ２から時刻ｔ７までの）第２から第６までの期間でＬレベルとなる。なお、図５に示す切換制御信号ＧＳａ〜ＧＳｆにおけるＨレベルの期間すなわち第１から第６までの期間の長さは、具体的には後述する比を有しているが、図中では見やすくするため異なる比で記載されている。

ここで、接続切換回路５０１における各アナログスイッチのうち（６ｊ−５）番目の映像信号線Ｌｓ（以下では映像信号線ＳＬ（６ｊ−５）とも表記する）に接続されるアナログスイッチＳＷ（６ｊ−５）は、切換制御信号ＧＳａがＨレベルのときオンし、切換制御信号ＧＳａがＬレベルのときオフする。また、（６ｊ−４）番目の映像信号線Ｌｓに接続されるアナログスイッチＳＷ（６ｊ−４）は、切換制御信号ＧＳｂがＨレベルのときオンし、切換制御信号ＧＳｂがＬレベルのときオフする。同様にして６ｊ番目の映像信号線Ｌｓに接続されるアナログスイッチＳＷ６ｊは、切換制御信号ＧＳｆがＨレベルのときオンし、切換制御信号ＧＳｆがＬレベルのときオフする。

したがって、映像信号線駆動回路３００の各出力端子ＴＳｊは、各水平走査期間の第１の期間では（６ｊ−５）番目の映像信号線Ｌｓに接続され、各水平走査期間の第２の期間では（６ｊ−４）番目の映像信号線Ｌｓに接続され、同様にして各水平走査期間の第６の期間では６ｊ番目の映像信号線Ｌｓに接続される。

よって、例えば映像信号線駆動回路３００における出力端子ＴＳ１から出力すべき映像信号Ｓ１と、出力端子ＴＳ２から出力すべき映像信号Ｓ２とは、図５に示すような信号となる。ここで、これらの映像信号Ｓ１，Ｓ２を示す図５におけるタイミングチャートはそれぞれ上下２段から構成されており、上段はその映像信号Ｓ１，Ｓ２により画素形成部Ｐｘに表示されるべき色（の画素値）を示しており、下段はその映像信号Ｓ１，Ｓ２が印加されるべき映像信号線を示している。

このような映像信号を出力するために映像信号線駆動回路３００は、まず、画素マトリクスにおける（６ｊ−５）番目の画素列の画素形成部Ｐｘのうち走査信号ＧｋによってＴＦＴ１０がオンされる画素形成部Ｐｘに書き込むべき画素値（ここではＲを表示するための画素値）を表示制御回路２００から順次入力して、水平走査期間の第１の期間においてそれらの画素値に相当する映像信号Ｓｊを出力端子ＴＳｊから出力する。この第１の期間は、他の期間と比較して最も長い期間に設定されている。

次に、画素マトリクスにおける（６ｊ−４）番目の画素列の画素形成部Ｐｘのうち走査信号ＧｋによってＴＦＴ１０がオンされる画素形成部Ｐｘに書き込むべき画素値（ここではＧを表示するための画素値）を表示制御回路２００から順次入力して、水平走査期間の第２の期間においてそれらの画素値に相当する映像信号Ｓｊを出力端子ＴＳｊから出力する。この第２の期間は、第１の期間よりも短いが、第３から第６までの期間よりも長い期間に設定されている。

同様にして、画素マトリクスにおける６ｊ番目の画素列の画素形成部Ｐｘのうち走査信号ＧｋによってＴＦＴ１０がオンされる画素形成部Ｐｘに書き込むべき画素値（ここではＢを表示するための画素値）を表示制御回路２００から順次入力して、水平走査期間の第６の期間においてそれらの画素値に相当する映像信号Ｓｊを出力端子ＴＳｊから出力する。この第６の期間は、他の期間と比較して最も短い期間に設定されている。

このように映像信号線駆動回路３００は、１水平期間毎にＲＧＢＲＧＢの順で各映像信号線Ｌｓを介して各画素形成部Ｐｘへ各色に対応した画素値を書き込む動作を繰り返すことになる。このとき、前述したように、徐々に短くなるよう設定される第１から第６までの各期間は、具体的には以下のように決定される。

まず、上記各アナログスイッチのオフ抵抗がオン抵抗の５０倍であるものし、上記第１の期間において、アナログスイッチＳＷ（６ｊ−５）のオン抵抗を介して映像信号線ＳＬ（６ｊ−５）に充電される電流をＩｏｎ１とするとき、同時にアナログスイッチＳＷ（６ｊ−４）〜ＳＷ６ｊのそれぞれのオフ抵抗を介して５本の映像信号線ＳＬ（６ｊ−４）〜ＳＬ６ｊに充電される電流Ｉｏｆｆ１は次式（１）のように表すことができる。
Ｉｏｆｆ１＝Ｉｏｎ１／５０（倍）×５（本）＝０．１・Ｉｏｎ１ …（１）

また上記第２の期間において、アナログスイッチＳＷ（６ｊ−４）のオン抵抗を介して映像信号線ＳＬ（６ｊ−４）に充電される電流をＩｏｎ２とするとき、同時にアナログスイッチＳＷ（６ｊ−３）〜ＳＷ６ｊのそれぞれのオフ抵抗を介して４本の映像信号線ＳＬ（６ｊ−３）〜ＳＬ６ｊに充電される電流Ｉｏｆｆ２は次式（２）のように表すことができる。なお、既に充電されている映像信号線ＳＬ（６ｊ−５）には一切充電されないものとする。
Ｉｏｆｆ２＝Ｉｏｎ２／５０（倍）×４（本）＝０．０８・Ｉｏｎ２ …（２）

以下、同様にして第３から第５までの各期間におけるＩｏｆｆ３〜Ｉｏｆｆ５とＩｏｎ３〜Ｉｏｎ５との関係は次式（３）〜（５）のように表すことができる。なお、第６の期間におけるＩｏｆｆ６は０となる。
Ｉｏｆｆ３＝０．０６・Ｉｏｎ３ …（３）
Ｉｏｆｆ４＝０．０４・Ｉｏｎ４ …（４）
Ｉｏｆｆ５＝０．０２・Ｉｏｎ５ …（５）

ここでＩｏｎ１〜Ｉｏｎ６は全て等しいことから、映像信号線ＳＬ６ｊを出力端子ＴＳｊから出力される映像信号Ｓｊの電位に等しい所望の電位まで充電するのに必要な時間すなわち第６の期間の長さを１とすると、上式（１）〜（５）より、第１の期間の長さは１．１であり、第２の期間の長さは１．０８であり、第３の期間の長さは１．０６であり、第４の期間の長さは１．０４であり、第５の期間の長さは１．０２である。したがって、１水平走査期間を１．１：１．０８：１．０６：１．０４：１．０２：１の比となる６つの期間に分けることにより、第１から第６までの期間を設定する。そうすれば、映像信号線駆動回路３００の出力バッファ回路は、最も充電に必要な電流量が小さい映像信号線ＳＬ６ｊを第６の期間内に所望の電位まで充電するのに必要な駆動能力を有していれば、他の第１から第５までの期間内においても対応する映像信号線を所望の電位まで充電することができる。よって、従来の構成よりも出力バッファ回路を小さくすることができるので、映像信号線駆動回路３００全体のチップサイズが増加することもなく、製造コストや消費電力を小さく抑えることができる。また、第１から第６までの期間のうちの最大の長さと最小の長さの差を小さくすることができる。

＜２． 効果＞
以上のように、本実施形態においては、同一組となった６個のアナログスイッチＳＷ（６ｊ−５），ＳＷ（６ｊ−４），…，ＳＷ６ｊがオンされる期間である第１から第６までの期間を１．１：１．０８：１．０６：１．０４：１．０２：１の比を有するよう設定することにより、映像信号線駆動回路３００の出力バッファ回路は、最も短い期間（ここでは第６の期間）内に所望の電位まで充電するのに必要な駆動能力を有するだけで足りることになる。このことから、映像信号線駆動回路３００全体のチップサイズを小さくし、製造コストや消費電力を小さく抑えることができる。

また、同一組の各映像信号線のうち後で充電されるべき映像信号線が先に充電される１つ以上の映像信号線で分担して充電されるように第１から第６までの期間のうちの最大の長さと最小の長さの差を小さくすることができるので、例えば上記アナログスイッチの実際のオフ抵抗値が設計値と異なる場合（特に設計値より小さい場合）であっても、各映像信号線の充電率をほぼ等しくすることができる。このことから、（表示列毎の）輝度バラツキを確実に抑えることができる。

＜３． 変形例＞
本実施形態においては、フレーム反転駆動方式が採用される物として説明したが、このライン反転駆動方式に代えて、１走査信号線毎かつ１映像信号線毎に反転させる（さらに１フレーム毎にも反転させる）いわゆるドット反転駆動方式が採用されてもよい。もっともこの場合には、映像信号線駆動回路３００の或る１つの出力端子ＴＳｊに接続される６つの映像信号線は、各水平走査期間毎に同一極性の映像信号を印加（充電）されることが前提となる。したがって、例えば出力端子ＴＳ１には奇数番目すなわち１，３，５，７，９，１１番目の映像信号線が接続され、出力端子ＴＳ２には奇数番目すなわち２，４，６，８，１０，１２番目の映像信号線が接続され、それぞれの出力端子からは互いに異なる極性の映像信号が出力されるなどの構成が必要となる。

なお、このライン反転駆動方式に代えて、画素液晶への印加電圧の正負極性を１フレーム毎にのみ反転させる駆動方式であるフレーム反転駆動方式を採用することは可能ではある。しかし、１フレームの間に渡って、全ての映像信号線に同一極性の映像信号が印加（充電）されるので、極性反転の直後を除いてほとんど効果が得られない。

本実施形態においては、ＲＧＢ各色の隣接３画素とこれに隣接する３画素とに映像信号を伝達する６本の映像信号線を１組としてグループ化した時分割数が６の映像信号線時分割駆動方式の液晶表示装置であるが、この時分割数は３以上であればよい。

したがって、例えば時分割数がｎ（ｎは３以上の自然数）である場合、アナログスイッチのオフ抵抗がオン抵抗のｋ倍（ｋは正の実数）であるとすると、ｎ本の映像信号線からなる１組の映像信号線群内でｊ番目（ｊはｎ以下の自然数）に映像信号の出力端子と接続される接続時間（すなわち対応するアナログスイッチがオンされる期間）を、上記組内で最も後に接続される映像信号線の接続時間の（１＋（ｎ−ｊ）／ｋ）倍になるよう設定すれば、第１の実施形態における効果と同一の効果を奏することができる。

もっとも、上記接続時間は必ずしも上式から算出する必要はなく、上記組内でより早い順番で接続される映像信号線をより長く接続するよう設定されれば、各映像信号線の充電率が大きく異なることは無くなるので、映像信号線毎の大きな輝度バラツキを少なくとも抑えることができる。

また、各映像信号線の充電率をほぼ等しくする必要がない場合、上記接続時間は上記組内で最も先に接続される映像信号線を最も長く接続するよう設定されていれば、最も先に接続される映像信号線以外の映像信号線に対する充電が少なくて済む。よって、映像信号線駆動回路３００の出力バッファ回路の駆動能力を小さく抑えることができるので、映像信号線駆動回路３００全体のチップサイズを小さくし、製造コストや消費電力を小さく抑えることができる。

ここで、上記組内で最も先に接続される映像信号線を最も長く接続し続け、上記組内の他の映像信号線の接続時間を等しくすると、最も先に接続される映像信号線に対応するアナログスイッチ以外のアナログスイッチのオン期間が等しくなるので、各オン期間が異なる場合よりも切換制御信号を簡単に生成することができる。このことは、時分割数がｎ（ｎは３以上の自然数）である場合、アナログスイッチのオフ抵抗がオン抵抗のｋ倍（ｋは正の実数）であるとすると、ｎ本の映像信号線からなる１組の映像信号線群内で最も先に接続される映像信号線の接続時間（すなわち対応するアナログスイッチがオンされる期間）を、上記組内で最も後に接続される映像信号線の接続時間の（１＋ｎ・（ｎ−１）／２ｋ）倍になるよう設定すればよい。例えば、上記実施形態の構成で各アナログスイッチのオフ抵抗がオン抵抗の５０倍であるものとすると、第１から第６までの期間は、１．３：１：１：１：１：１の比を有するよう設定されることになる。

本実施形態においては、映像信号線がＲ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂの順で時分割的に駆動されるが、この駆動順序に限定はなく、例えば（本実施形態とは逆の）Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，Ｒの順で時分割的に駆動されてもよい。

なお、本実施形態においては、走査信号線は１行毎に順次選択されるが、１行おきまたは２行おき以上を飛び越して順次選択される駆動態様、すなわちインタレース走査による駆動であっても上記と同様の効果を得ることができる。

また本実施形態においては、極性反転駆動が必要となるために上記効果を得やすい液晶素子を使用したが、映像信号線を有するアクティブマトリクス型の表示装置であれば液晶素子に限らず、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）や、半導体ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）なども使用可能である。

本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。 上記実施形態における液晶パネルの基本となる構成を説明するための模式図である。 上記実施形態における液晶パネルの一部の等価回路図である。 上記実施形態における液晶パネルの接続切換回路を構成する切換スイッチを示す等価回路図である。 上記実施形態における駆動方法を説明するためのタイミングチャートである。 従来の液晶表示装置における駆動方法を説明するためのタイミングチャートである。

符号の説明

１０ …ＴＦＴ（薄膜トランジスタ）
２５ …信号線切換制御回路
２００ …表示制御回路
３００ …映像信号線駆動回路
４００ …走査信号線駆動回路
５００ …液晶パネル
５０１ …接続切換回路
ＳＣＫ …ソース用クロック信号
ＳＳＰ …ソース用スタートパルス信号
ＧＣＫ …ゲート用クロック信号
ＧＳＰ …ゲート用スタートパルス信号
Ｄａ …デジタル画像信号
ＧＳａ〜ＧＳｆ …切換制御信号
ＴＳｊ …出力端子
Ｇｋ …走査信号（ｋ＝１，２，３，…）
Ｓｊ …映像信号（ｊ＝１，２，３，…）
ＳＬ …映像信号線
Ｌｓ …映像信号線（列電極）
Ｌｇ …走査信号線（行電極）
Ｐｘ …画素形成部（画素）
Ｃｐ …画素容量
Ｅｐ …画素電極
Ｅｃ …対向電極
ＳＷｉ …アナログスイッチ（ｉ＝１，２，３，…）

Claims (6)

1. 表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
   前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
   ３以上の映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群にそれぞれ対応する複数の出力端子を有し、各出力端子に対応する映像信号線群によって伝達されるべき映像信号を所定期間内における時分割で当該出力端子から出力する映像信号出力回路と、
   前記映像信号出力回路の各出力端子を対応する映像信号線群内のいずれかの映像信号線に接続することにより当該接続された映像信号線と前記走査信号線駆動回路により選択される走査信号線とに繋がる画素形成部に前記映像信号を与えると共に、各出力端子が接続される映像信号線を対応する映像信号線群内で前記時分割に応じて順番に切り換える接続切換回路と
   を備え、
   前記接続切換回路は、前記期間内において前記映像信号線群内で最も先に接続される映像信号線を最も長く接続するよう切り換えることを特徴とする、表示装置。
2. 前記接続切換回路は、前記期間内において前記映像信号線群内でより早い順番で接続される映像信号線をより長く接続するよう切り換えることを特徴とする、請求項１に記載の表示装置。
3. 前記接続切換回路は、前記各映像信号線にそれぞれ対応するよう接続され、それぞれ１以上のトランジスタからなる複数のアナログスイッチを含み、
   前記アナログスイッチのオフ抵抗がオン抵抗のｋ倍（ｋは正の実数）であるとき、ｎ本（ｎは３以上の自然数）の映像信号線からなる前記映像信号線群内でｊ番目（ｊはｎ以下の自然数）に接続される映像信号線の接続時間を、前記映像信号線群内で最も後に接続される映像信号線の接続時間の（１＋（ｎ−ｊ）／ｋ）倍になるよう切り換えることを特徴とする、請求項２に記載の表示装置。
4. 前記接続切換回路は、前記各映像信号線にそれぞれ対応するよう接続され、それぞれ１以上のトランジスタからなる複数のアナログスイッチを含み、
   前記アナログスイッチのオフ抵抗がオン抵抗のｋ倍（ｋは正の実数）であり、前記映像信号線群がｎ本（ｎは３以上の自然数）の映像信号線からなるとき、前記映像信号線群内で最も先に接続される映像信号線の接続時間を、前記映像信号線群内で最も後に接続される映像信号線の接続時間の（１＋ｎ・（ｎ−１）／２ｋ）倍になるよう切り換えることを特徴とする、請求項１に記載の表示装置。
5. 前記複数の画素形成部のそれぞれは、前記複数の映像信号線のうち対応する映像信号線に繋がる画素電極と、前記複数の画素形成部に共通に設けられ共通的な電位が与えられる共通電極との間に液晶が介在する表示部を含むことを特徴とする、請求項１から請求項４までのいずれか１つに記載の表示装置。
6. 表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置の駆動方法であって、
   前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
   ３以上の映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群にそれぞれ対応する各出力端子から、対応する映像信号線群によって伝達されるべき映像信号を所定期間内における時分割で出力する映像信号出力ステップと、
   前記各出力端子を対応する映像信号線群内のいずれかの映像信号線に接続することにより当該接続された映像信号線と前記走査信号線駆動ステップにおいて選択される走査信号線とに繋がる画素形成部に前記映像信号を与えると共に、前記各出力端子が接続される映像信号線を対応する映像信号線群内で前記時分割に応じて順番に切り換える接続切換ステップと
   を備え、
   前記接続切換ステップでは、前記期間内において前記映像信号線群内で最も先に接続される映像信号線を最も長く接続するよう切り換えることを特徴とする、表示装置の駆動方法。

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