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JPH0569409B2 - - Google Patents

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Publication number
JPH0569409B2
JPH0569409B2 JP62260694A JP26069487A JPH0569409B2 JP H0569409 B2 JPH0569409 B2 JP H0569409B2 JP 62260694 A JP62260694 A JP 62260694A JP 26069487 A JP26069487 A JP 26069487A JP H0569409 B2 JPH0569409 B2 JP H0569409B2
Authority
JP
Japan
Prior art keywords
thin film
source bus
bus line
reinforcing thin
reinforcing
Prior art date
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Application number
JP62260694A
Other languages
English (en)
Other versions
JPH01102434A (ja
Inventor
Hidehiko Momose
Kohei Kishi
Takayuki Urabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP62260694A priority Critical patent/JPH01102434A/ja
Priority to EP88308178A priority patent/EP0313199B1/en
Priority to DE88308178T priority patent/DE3883697T2/de
Publication of JPH01102434A publication Critical patent/JPH01102434A/ja
Priority to US07/486,359 priority patent/US4991939A/en
Publication of JPH0569409B2 publication Critical patent/JPH0569409B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

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  • Physics & Mathematics (AREA)
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  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、半導体膜にアモルフアス・シリコン
を用いた逆スタガー型の薄膜トランジスタ（以
下、TFTと称する）をアドレス素子として用い
るマトリツクス型液晶表示パネルに関するもので
ある。
＜従来の技術＞ 逆スタガー型のTFTをアドレス素子として用
いたマトリツクス型液晶表示パネルの構造の一例
を第４図、第５図ａ，ｂに示す。第５図ａは第４
図のVA−VA線断面図、第５図ｂは第４図のVB
−VB線断面図である。この液晶表示パネルは、
絶縁性基板１の上に、基板保護膜２、ゲート電極
３、ゲート絶縁膜４、アモルフアスシリコン（ａ
−Si）膜５、絶縁膜６、n+ａ−Si膜７、ソース電
極及びドレイン電極８、表示用絵素電極９、保護
膜１０を順次積層することにより形成されてい
る。
ここで絶縁性基板１にキズやピツトがある場
合、あるいは基板保護膜２にピンホール等がある
場合、ゲート電極３をパターン化する際にエツチ
ング液が浸透（表面に大きなキズやピツトを形
成）する。従つてゲート電極３を横切つてその上
にソースバスライン８′を配線すると、ゲート電
極３のキズやピツトによりソースバスライン８′
が断線するという問題が発生する。この問題の解
決方法として、従来、ゲート電極３と同材料から
なる補強用薄膜３′をソースバスライン８′下部に
形成している。
＜発明が解決しようとする問題点＞ しかし、従来技術では補強用薄膜３′の端部
３′ａ，３′ｂの段差、特に（第６図に明示するよ
うに）補強用薄膜３′とソースバスライン４との
間でパターンズレが生じた場合、ズレ部分でソー
スバスライン８′が断線するという問題が発生し
ていた。
本発明はこのような問題点を解決するためにな
されたものである。
＜問題点を解決するための手段＞ ゲートバスラインとソースバスラインが格子状
に直行配列され各交点に逆スタガー型の薄膜トラ
ンジスタをアドレス表示として用いるマトリツク
ス型液晶表示パネルに於いて、 前記ソースバスライン下部の前記ゲートバスラ
イン間の全てに補強用薄膜のパターンを設け、該
補強用薄膜の両端部の中央付近に緩衝材を形成
し、該緩衝材の該補強用薄膜と接する部分が該補
強用薄膜の幅より小さいことを特徴とする。
＜作用＞ 上記緩衝材を有するソースバスライン下部の補
強用薄膜によつて、補強用薄膜端部の形状が直線
ではなくなる。そのため、パターンずれ等により
クラツクが発生しやすくなつたとしても、補強用
薄膜端部上でのソースバスラインと補強用薄膜と
の段差による断線を防止することができる。
＜実施例＞ 第１図、第２図ａ，ｂ，ｃ，ｄ、第３図を用い
て本発明の一実施例を詳細に説明する。ここで、
第２図ａ，ｂ，ｃ，ｄはそれぞれ第１図のＡ−
Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−
Ｄ線断面図で、第３図は補強用薄膜端部の拡大図
である。
ガラスからなる絶縁性基板１上に、スパツタリ
ングにより五酸化タンタルからなる絶縁膜２を
3000Åの厚さに形成する。次にスパツタリングに
よりタンタルを3000Åの厚さに形成し、これをフ
オトエツチングによりパターン化して、ゲート電
極３及びソースバスライン下部補強用薄膜３′を
同一平面上に形成する。該補強用薄膜３′の各端
部は緩衝材を有してなる。
次にプラズマCVDにより、SiNxからなる絶縁
膜４を4000Åの厚さに形成し、連続してアモルフ
アスシリコン（ａ−Si）からなる半導体層を300
Åの厚さに形成し、さらにSiNxからなる絶縁層
を2000Åの厚さに形成する。そして、上記半導体
層及び絶縁層をフオトエツチングにてパターン化
する事により半導体膜５、絶縁膜６を形成する。
次に、プラズマCVDによりn+アモルフアスシリ
コン（n+ａ−Si）からなる半導体膜を400Åの厚
さに形成し、フオトエツチングにてパターン化す
る事によりパターン化された半導体膜７を形成す
る。
次にスパツタリングあるいは電子ビーム蒸着に
よりTi，Mo，Ｗ等を3000Åの厚さに形成し、フ
オトエツチングにてパターン化することによりパ
ターン化されたソース及びドレイン電極８、さら
にソースバスライン８′を同時に形成する。次に
スパツタリングあるいは電子ビーム蒸着により酸
化インジウムを主成分とする透明電導膜を1000Å
の厚さに形成し、これをフオトエツチングにてパ
ターン化し、表示用絵素電極９を形成する。
さらに、プラズマCVDによりSiNxからなる保
護膜１０を5000Åの厚さに形成する。
以上の様にして、緩衝材のパターンを有するソ
ースバスライン下部補強用薄膜３′を形成したマ
トリクス型液晶表示パネルを得る事が出来る。
上記の緩衝材のパターンを有するソースバスラ
イン下部補強用薄膜３′により、ソースバスライ
ン８′とのパターンズレが生じても、ソースバス
ライン８′の断線欠陥が少なくなる。即ち、第３
図の拡大図に明らかなように、補強用薄膜３′と
ソースバスライン８′との間にパターンズレが生
じ、仮に、Ａ部分で断線の恐れがあつても、補強
用薄膜３′端部の緩衝材部分Ｂでソースバスライ
ン８′と多く重なり合うことができ、該部分の重
なりでソースバスライン８′の断線を防止できる。
＜発明の効果＞ 以上のように本発明によれば、ソースバスライ
ン下部の補強用薄膜の両端部に緩衝材を設けるこ
とにより、ソースバスラインと補強用薄膜との間
のパターンずれにより生じる補強用薄膜端部とソ
ースバスラインとの段差による断線欠陥のないマ
トリツクス型液晶表示パネルを提供することがで
きる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す平面図、第２
図ａ，ｂ，ｃ，ｄはそれぞれ第１図のＡ−Ａ
線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線
断面図、第３図は第１図の要部拡大図、第４図は
従来例を示す平面図、第５図ａ，ｂはそれぞれ第
４図のVA−VA線、VB−VB線断面図、第６図
は第４図の要部拡大図である。 １……絶縁性基板、２，４，６……絶縁膜、３
……ゲート電極、３′……補強用薄膜、５，７…
…半導体膜、８……ソースあるいはドレイン電
極、８′……ソースバスライン、９……絵素電極、
１０……保護膜。

Claims (1)

  1. 【特許請求の範囲】 １ ゲートバスラインとソースバスラインが格子
    状に直行配列され各交点に逆スタガー型の薄膜ト
    ランジスタをアドレス表示として用いるマトリツ
    クス型液晶表示パネルに於いて、 全ての前記ゲートバスライン間の前記ソースバ
    スライン下部に補強用薄膜のパターンを設け、該
    補強用薄膜の両端部の中央付近に緩衝材を形成
    し、該緩衝材の該補強用薄膜と接する部分が該補
    強用薄膜の幅より小さいことを特徴とするマトリ
    ツクス型液晶表示パネル。
JP62260694A 1987-10-15 1987-10-15 マトリックス型液晶表示パネル Granted JPH01102434A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP62260694A JPH01102434A (ja) 1987-10-15 1987-10-15 マトリックス型液晶表示パネル
EP88308178A EP0313199B1 (en) 1987-10-15 1988-09-02 Liquid crystal display device
DE88308178T DE3883697T2 (de) 1987-10-15 1988-09-02 Flüssigkristall-Anzeigevorrichtung.
US07/486,359 US4991939A (en) 1987-10-15 1990-02-28 Liquid crystal display device

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Publication Number Publication Date
JPH01102434A JPH01102434A (ja) 1989-04-20
JPH0569409B2 true JPH0569409B2 (ja) 1993-10-01

Family

ID=17351478

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Country Status (4)

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US (1) US4991939A (ja)
EP (1) EP0313199B1 (ja)
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