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JPH05315852A - 電流制限回路および電流制限回路用定電圧源 - Google Patents

電流制限回路および電流制限回路用定電圧源

Info

Publication number
JPH05315852A
JPH05315852A JP4117811A JP11781192A JPH05315852A JP H05315852 A JPH05315852 A JP H05315852A JP 4117811 A JP4117811 A JP 4117811A JP 11781192 A JP11781192 A JP 11781192A JP H05315852 A JPH05315852 A JP H05315852A
Authority
JP
Japan
Prior art keywords
terminal
current
main
operational amplifier
limiting circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4117811A
Other languages
English (en)
Inventor
Tatsuhiko Fujihira
龍彦 藤平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP4117811A priority Critical patent/JPH05315852A/ja
Priority to GB939309487A priority patent/GB9309487D0/en
Priority to DE4315738A priority patent/DE4315738C2/de
Priority to US08/061,172 priority patent/US5422593A/en
Priority to GB9309766A priority patent/GB2267003B/en
Publication of JPH05315852A publication Critical patent/JPH05315852A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/569—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
    • G05F1/573—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】演算増幅器の出力により主半導体素子とカレン
トミラー素子の共通制御端子へ入力される電流制限信号
のカレントミラー素子から演算増幅器のフィードバック
による発振現象を防止する。 【構成】演算増幅器の入力端子と共通制御端子およびカ
レントミラー端子との間にゲイン調整素子をそれぞれ接
続し、そのインピーダンス比によりフィードバックのゲ
インを調整して発振現象を防ぐ。さらに演算増幅器の他
の入力端子に任意のアナログ電圧を入力することによ
り、複数レベルの定電流制御を可能にする。また、デプ
レッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳ
ＦＥＴを直列接続して、低い電源電圧でも使用できる電
流制限回路に適した定電圧源を得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばパワーＭＯＳＦ
ＥＴ、ＩＧＢＴ (絶縁ゲート型バイポーラトランジス
タ) あるいはバイポーラパワートランジスタなどの制御
端子への入力信号により制御される電力用半導体素子の
出力電流を制限する電流制限回路および電流制限回路用
定電圧源に関する。
【０００２】
【従来の技術】パワー半導体素子の過電流による破壊を
防止するため、また負荷に流れる電流を定電流に制御す
るために電流制限回路を設けることが知られている。過
電流破壊防止のための保護回路として図２の回路が、D.
L.Zaremba Jr.Electro. Mini/Micro Northeast Conf. R
ec.(1986) E. 10/4, P1 〜P4に記載されている。この回
路では、パワー半導体素子としてのＮチャネルパワーＭ
ＯＳＦＥＴ11を流れる出力電流ＩD に比例した分流電流
(センス電流) ＩS の流れるカレントミラー素子として
のＮチャネルＭＯＳＦＥＴ12は、ＭＯＳＦＥＴ11のドレ
イン端子21およびゲート端子23とそのドレイン端子およ
びゲート端子を共通にし、そのソース端子であるカレン
トミラー端子24とＭＯＳＦＥＴ11のゲート端子22の間に
電流検出抵抗31が接続され、演算増幅器４の負入力端子
41には、負出力端子52をＭＯＳＦＥＴ11のソース端子22
に接続した定電圧源５の正出力端子51が、正入力端子42
にはカレントミラー端子24が、また出力端子43にはドラ
イブ回路６の過電流信号入力端子62が接続されている。
そして、ドライブ回路６のドライブ電圧出力端子61には
ゲート抵抗32を介してＭＯＳＦＥＴ11、12の共通ゲート
端子23が接続されている。この電流制限回路の動作は次
の通りである。出力電流ＩD が増えるとそれに比例して
センス電流ＩS も増えるので、電流検出抵抗31の両端の
間の電圧も上昇し、この電圧が定電圧源５の出力電圧を
超えると、演算増幅器４の出力端子43はハイレベルとな
り、接続された入力端子62で過電流状態を知ったドライ
ブ回路６は、ドライブ電圧出力端子61をローレベルにす
ることにより出力段トランジスタ11をオフさせる。これ
によってパワー半導体素子11の過電流破壊が防止され
る。
【０００３】図２の回路はパワー半導体素子の過電流破
壊の防止はできるが、負荷の定電流制御はできない。や
はり上記の文献に記載されている図３の電流制限回路は
この目的を達するもので、図２と共通の部分には同一の
符号が付されている。この回路では、演算増幅器４の負
入力端子41にはカレントミラー端子24が、正入力端子42
に定電圧源５の正出力端子51がそれぞれ接続されてお
り、出力端子43にゲート抵抗33を介して共通ゲート端子
23が接続されている。この電流制限回路の動作は次の通
りである。出力電流ＩD が小さいときは、それに比例し
てセンス電流ＩSも小さく、電流検出抵抗31の両端間の
電圧も低い。これに対し、出力電流ＩD が大きいとき
は、電流検出抵抗31の両端間の電圧も高い。従って、出
力電流ＩD が小さく、電流検出抵抗31の両端電圧
(ＶS ) が定電圧源５の出力電圧 (ＶREF )よりも小さい
ときは、演算増幅器４の出力端子43は十分高い電圧を出
力し、ノーマリオンである出力段トランジスタ11の電気
伝導度は十分高い値となっている。次に出力電流ＩD が
増加し、ＶS がＶREF より大きくなろうとしたとき、演
算増幅器４の出力端子43の出力電圧は下がり、出力段ト
ランジスタ11の電気伝導度がゲート端子23への印加電圧
の低下により低くなり、出力電流ＩD は流れにくくなっ
て一定値以下に制限される。
【０００４】
【発明が解決しようとする課題】図３に示した電流制限
回路には二つの問題がある。その一つは発振現象であ
る。すなわち、演算増幅器４の出力は、カレントミラー
トランジスタ12を通して演算増幅器４の負入力端子41へ
フィードバックされている。このフィードバックループ
のゲインは、演算増幅器４のゲインにほぼ等しく、通常
100dB 近くなる。また、出力段トランジスタ11のゲート
という大きな負荷の付いた演算増幅器４の出力端子43の
部分で位相遅れが発生する。従って、図３の電流制限回
路では、高ゲインで位相遅れの発生しやすいフィードバ
ックループが形成されており、発振現象が出やすい。他
の一つは、電流制限値が常に一定であるため、複数のレ
ベルの定電流制御が必要な用途には適用できないという
問題である。
【０００５】さらに、図２あるいは図３に用いられてい
る定電流源５としては、A.B.Grebenc 著" Bipolar and
MOS Analog Integrated Circuit Design" John Wiley S
ons、New York、刊 (1984) に詳しいが、バンドギャッ
プリファレンス回路やツエナダイオードなどの定電圧特
性を利用した回路が知られている。しかし、バンドギャ
ップリファレンス回路は回路規模が大きくコスト高であ
ること、ツエナダイオードなどの定電圧特性を利用した
回路は、例えばツエナダイオードの通常６〜８Ｖのブレ
ークダウン電圧以下になると定電圧からずれて来ること
等の問題もある。
【０００６】本発明の目的は、上述の問題を解決し、発
振現象の生じない電流制限回路、さらには複数レベルの
定電流制御に用いることのできる電流制限回路を提供す
ることにあり、また低コストで電源電圧が低い場合にも
使用可能な電流制限回路用定電圧源を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一主端子および制御端子を主半導体
素子と共通にし、主半導体素子の第一主端子、第二主端
子間を流れる出力電流に比例した電流の流れるカレント
ミラー素子の第二主端子と主半導体素子の第二主端子の
間に接続される電流検出素子の両端子間電圧と基準電圧
とを比較して生ずる演算増幅器の出力により主半導体素
子の制御端子への入力を制御して主半導体素子の出力電
流を一定値以下に抑える電圧制限回路において、演算増
幅器の第一入力端子に基準電圧が入力され、第二入力端
子とカレントミラー素子の第二主端子との間に第一ゲイ
ン調整素子が、主半導体素子の制御端子との間に第一ゲ
イン調整素子のインピーダンスに対して所定の倍数のイ
ンピーダンスを有する第二ゲイン調整素子がそれぞれ接
続されたものとする。そして、演算増幅器の出力端子
が、主端子が主半導体素子の制御端子に接続されるドラ
イブ回路ならびに主半導体素子の第二主端子にそれぞれ
接続されるスイッチング素子の制御端子に接続される
か、あるいは主半導体素子の制御端子に接続されること
が有効である。それらの場合、主半導体素子の制御端子
に主半導体素子の動作速度を制限する抵抗を介して接続
されることが効果的である。また、基準電圧が演算増幅
器の第一入力端子と主半導体素子の第二主端子との間に
接続された定電圧源の出力電圧であるか、あるいは演算
増幅器の第一入力端子に入力されるアナログ電圧の値で
あることが有効である さらに、本発明の電流制限回路用電圧源は、ゲート端子
およびソース端子とを接続したデプレッション型ＭＯＳ
ＦＥＴとゲート端子およびドレイン端子を接続したエン
ハンスメント型ＭＯＳＦＥＴとを直列接続し、そのデプ
レッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳ
ＦＥＴとの接続点を出力端子としてなるものとする。
【０００８】
【作用】演算増幅器の一方の入力端子に接続される第
一、第二のゲイン調整素子のインピーダンスをそれぞれ
Ｚ1 、Ｚ2 とすると、電流検出素子の一端に接続された
カレントミラー素子の第二主端子の電圧の変化に対する
主半導体素子の制御端子の電圧の変化の倍率、すなわち
ゲインＡは次式で決まる。
【０００９】Ａ＝−｜Ｚ2 ｜／｜Ｚ1 ｜ 従って、第一、第二のゲイン調整素子のインピーダンス
Ｚ1 およびＺ2 を適当な値に設定することにより、ゲイ
ンＡを任意の値にすることが可能になる。このような電
流制限回路で生ずる発振現象の原因は過大なゲインや位
相遅れにあるので、上記のようなインピーダンスＺ1 、
Ｚ2 の調整によりゲインＡを十分小さな値とすれば、発
振現象を防ぐことができる。さらに、ドライブ回路ある
いは演算増幅器の出力端子と主半導体素子の制御端子と
の間に抵抗を挿入すると、その抵抗の抵抗値ＲG と主半
導体素子の制御端子の入力容量Ｃとの積ＲG ・Ｃで決ま
る時定数より短い周期の周波数は全てカットされるの
で、高周波における位相遅れが発生しても発振現象が生
じなくなる。
【００１０】複数レベルの定電流制御は、演算増幅器の
第一入力端子への入力を定電圧とせず、制御用の任意の
アナログ電圧とし、入力するアナログ電圧のレベルより
自由に電流制限レベルを変えることにより可能になる。
ゲート端子およびソース端子を接続したデプレッション
型ＭＯＳＦＥＴとゲート端子およびドレイン端子を接続
したエンハンスメント型ＭＯＳＦＥＴとを直列接続して
なる回路では、デプレッション型ＭＯＳＦＥＴのドレイ
ン電流ＩDDは、ドレインソース間電圧ＶDSD が定値Ｖ
DSSat 以上であれば、キャリアの移動度をμD 、ゲート
酸化膜容量をＣOXD 、チャネル幅をＷD 、チャネル長を
ＬD 、スレショルド電圧をＶTHD としたとき、次の式で
表され、一定値となる。
【００１１】 ＩDD＝ (μD ＣOXD ＷD ／２ＬD ) ＶTHD 2 また、エンハンスメント型ＭＯＳＦＥＴのドレイン電流
ＩDEは、キャリアの移動度をμE 、ゲート酸化膜容量を
ＣOXE 、チャネル幅をＷE 、チャネル長をＬE、スレシ
ョルド電圧をＶTHE としたとき、ドレインソース間電圧
をＶDSE に依存して次の形で決まる。
【００１２】 ＩDE＝ (μE ＣOXE ＷE ／２ＬE ) ( ＶDSE −ＶTHD ) 2 これらを直列接続するとＩDD＝ＩDEとなるので次の式が
得られる。ＶDSE ＝ (μD ＣOXD ＷD ＬE ／μE ＣOXE
ＷE ＬD ) 1/2 ＶTHD 2 ＋ＶTHEすなわち、ＶDSE が一
定となり、定電圧源として使用できる。しかも、定電圧
源として働くための最低電源電圧は、ＶDSSat やＶDSE
であり、ＶDSSat の値は一般に１Ｖ程度、ＶTHE の値も
１Ｖ程度であるので、ＶDSE の値を１〜２Ｖ程度にする
ことができ、この場合ＶDSSat ＋ＶDSE の値も２〜３Ｖ
程度にすることができる。つまり、２〜３Ｖという低い
電源電圧で使用が可能である。
【００１３】
【実施例】以下、図２、図３を含めて各図に共通の部分
に同一の符号を付した図面を引用して本発明の各実施例
について説明する。図１は、発振現象を生じない電流制
限回路における本発明の第一の実施例を示し、演算増幅
器４の出力端子はゲート制御用ＮチャネルＭＯＳＦＥＴ
７のゲート端子73に接続され、そのＭＯＳＦＥＴ７のソ
ース端子72は定電圧電源５の負出力端子52、すなわち出
力段トランジスタ11のソース端子22に接続されている。
またドレイン端子71はゲート抵抗32を介してドライブ回
路６のドライブ電圧出力端子61に、またゲート抵抗33を
介して共通ゲート端子23に接続されている。さらに、カ
レントミラー端子24と共通ゲート端子23との間にゲイン
調整抵抗34および35が接続され、その中間点25が演算増
幅器４の正入力端子42に接続されている。この回路にお
いて、ＩD が増大し、検出抵抗31の両端電圧ＶS が定電
圧電源５の電圧Ｖthを上廻ると、演算増幅器４の出力端
子43がハイレベルとなり、ゲート制御トランジスタ７が
オンしてドライブ回路６からソース端子22へ向けてドラ
イブ電流を引抜き、そのため共通ゲート端子23に印加さ
れる電圧が低下する。図２に示した従来例と異なり、こ
の際パワー半導体素子11はオフしないでその電気伝導度
が下がるので、素子11の出力電流を一定値に制限する電
流制限回路として働く。この場合、ゲート制御トランジ
スタ７とゲート抵抗32の値はマッチングを取る必要があ
る。また、演算増幅器４の正入力端子42とカレントミラ
ー端子24および共通ゲート端子23との間にそれぞれ接続
されたゲイン調整抵抗34、35により、電圧Ｖ S の変化に
対するゲート端子23に印加されるゲート電圧変化の倍
率、すなわちゲインが調整できる。この結果、ゲインの
過大による発振現象を防ぐことができる。ゲイン調整抵
抗35と34の抵抗値の比は回路の位相遅れ量に依存して決
めなけれはならないが、通常500 〜50000 程度の比の目
安で抵抗35の値を大きくする。主電流ＩD とセンス電流
ＩS との比ＩD ：ＩS ＝ｎ：１とすると、本回路におけ
る制限電流値ＩDmaxは、検出抵抗31の抵抗値をＲS とし
たとき、次の(1) 式で表される。
【００１４】 ＩDmax＝ｎ・ＶREF ／ＲS ・・・・・・・・・・・(1) なおゲイン調整抵抗34、35の値は、検出抵抗31の抵抗値
ＲS に比較して十分大きな値とする必要がある。図４は
発振現象を生じない電流制限回路における本発明の第二
の実施例を示す。この回路と図３の回路との相違点は、
演算増幅器４の負入力端子41とカレントミラー端子24と
の間にゲイン調整抵抗34が、また共通ゲート端子23との
間にゲイン調整抵抗35が接続されていることで、図１の
場合と同様に検出抵抗31の両端間の電圧ＶS に対するゲ
ート端子23に印加されるゲート電圧の変化の倍率、すな
わちゲインが調整でき、発振現象の原因の一つであるゲ
インの過大を防止することができる。この場合の制限電
流値ＩDmaxも(1) 式で現わされる。
【００１５】図５は、発振現象を生せず、かつ複数レベ
ルの定電流制御可能な電流制限回路における本発明の第
三の実施例を示し、図１の回路との相違点は、演算増幅
器４の負入力端子41への入力を定電圧とせず、アナログ
入力端子26に入力される任意のアナログ電圧とした。こ
のアナログ電圧のレベルにより、出力電流ＩD の電流制
限レベルを任意に変えることができる。すなわち、制限
電流値ＩDmaxは、端子26へのアナログ入力電圧をＶINと
すると次の(2) 式で表される。
【００１６】 ＩDmax＝ｎ・ＶIN・ＲS ・・・・・・・・・・・(2) 図６は、発振現象を生ぜず、かつ複数レベルの定電流制
御可能な電流制限回路における本発明の第四の実施例を
示し、演算増幅器４の正入力端子42に任意のアナログ電
圧を入力できるアナログ入力端子26が接続されているこ
とが図４の回路と異なっている。これにより制限電流値
ＩDmaxは、(2) 式で表わされる任意の値にすることがで
きる。そして、図４の回路では、出力段トランジスタ11
の常時オン状態しかないのに対し、図６の回路では入力
端子26への入力電圧ＶINをゼロにすると出力段トランジ
スタ11はオフになり、ＶINが正である限りＭＯＳＦＥＴ
11はオンになり、そのＶINの値により(1) 式で決まる最
大値をもつ電流を流すことができる。
【００１７】以上の実施例において、パワー半導体素子
はすべてパワーＭＯＳＦＥＴ11の例を示したが、ＩＧＢ
Ｔやパワーバイポーラトランジスタ等全てのパワー半導
体素子に適用可能である。またＮチャネル、Ｐチャネル
を問わない。ただし、図４、図６の回路をバイポーラト
ランジスタに対して適用する場合は、ベース電流を十分
供給できるように演算増幅器４には電流駆動能力の高い
ものを用いる。
【００１８】検出抵抗31は、その両端電圧が出力段トラ
ンジスタ11の出力電流と正比例関係となるので、回路設
計が簡単になるばかりでなく、図５、図６の電流制限回
路では、端子26に入力されるアナログ入力電圧と電流制
限値が正比例の関係となり、制御が容易となる。しか
し、代わりに電流に依存して電圧を発生する素子ならな
んでも電流検出素子として用いることができる。例えば
ＭＯＳＦＥＴを用いてもよい。ゲイン調整抵抗34、35も
集積化が容易で低コストであるという利点があるが、コ
ンデンサ等インピーダンスを有する素子ならなんでもゲ
イン調整素子として変わりに使用することができる。さ
らに、図１、図５の回路におけるゲート制御トランジス
タとして用いたＭＯＳＦＥＴ７も、バイポーラトランジ
スタやＩＧＢＴ等の他のトランジスタで代用できる。
【００１９】図７、図８は、電流制限回路に電源電圧が
低い場合にも使用可能で低コストの定電圧源における本
発明の一実施例を示し、ソース端子82とゲート端子83を
接続したデプレッション型ＮチャネルＭＯＳＦＥＴ８
と、ドレイン端子91とゲート端子93を接続したエンハン
スメント型ＮチャネルＭＯＳＦＥＴ９とを電源端子ＶCC
とグランド端子ＧＮＤの間に直列接続したもので、両Ｍ
ＯＳＦＥＴ８、９の接続点50を出力端子としている。図
７は定電圧ＶREF をグランドを基準として発生する例で
あり、図８は定電圧ＶREF を電源電圧を基準として発生
する例である。いずれの例でもＭＯＳＦＥＴ８、９はＮ
チャネルのものを用いたがＰチャネルＭＯＳＦＥＴを用
いてもよい。この定電圧源は、わずか２個のＭＯＳＦＥ
Ｔから成るので低コストであり、図１、図４に示した実
施例の定電圧源５として用いることができるばかりでな
く、例えば図２に示した過電流保護回路やその他の電流
制限回路の定電圧源としても用いることができる。
【００２０】以上の各実施例について、上記の定電流源
を含めて１チップのパワーＩＣに集積可能であることは
明らかである。
【００２１】
【発明の効果】本発明によれば、主半導体素子の出力電
流抑制のための信号を出力する演算増幅器の入力端子と
主半導体素子の制御端子およびカレントミラー素子の端
子との間にそれぞれゲイン調整素子を挿入し、そのイン
ピーダンスの比によりフィードバックループのゲインを
制御することによって、発振現象が発生しない電圧制限
回路を得ることができた。また演算増幅器の他の入力端
子に入力される基準電圧を任意のアナログ電圧とするこ
とにより、複数のレベルの定電流制御可能な電流制限回
路を得ることができた。さらに、直列接続のデプレッシ
ョン型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴ
を用いて、低い電源電圧でも使用でき、低コストで電流
制限回路に用いるのに最適な定電流源を得ることができ
た。しかも、これらはすべて１チップのパワーＩＣに集
積できるので、得られる効果は極めて大きい。
【図面の簡単な説明】
【図１】本発明の第一の実施例の電流制限回路の回路図
【図２】従来の電流制限回路の一例の回路図
【図３】従来の電流制限回路の別の例の回路図
【図４】本発明の第二の実施例の電流制限回路の回路図
【図５】本発明の第三の実施例の電流制限回路の回路図
【図６】本発明の第四の実施例の電流制限回路の回路図
【図７】本発明の実施例の定電圧源の回路図
【図８】本発明の実施例の定電圧源の回路図
【符号の説明】
１１ 出力段ＭＯＳトランジスタ １２ カレントミラーＭＯＳトランジスタ ２１ ドレイン端子 ２２ ソース端子 ２３ 共通ゲート端子 ２６ アナログ入力端子 ３１ 検出抵抗 ３２ ゲート抵抗 ３３ ゲート抵抗 ３４ ゲイン調整抵抗 ３５ ゲイン調整抵抗 ４ 演算増幅器 ５ 定電圧源 ６ ドライブ回路 ７ ゲート制御トランジスタ ８ エンハンスメント型ＭＯＳＦＥＴ ９ デプレッション型ＭＯＳＦＥＴ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】第一主端子および制御端子を主半導体素子
    と共通にし、主半導体素子の第一主端子、第二主端子間
    を流れる出力電流に比例した電流の流れるカレントミラ
    ー素子の第二主端子と主半導体素子の第二主端子の間に
    接続される電流検出素子の両端子間電圧と基準電圧とを
    比較して生ずる演算増幅器の出力により主半導体素子の
    制御端子への入力を制御して主半導体素子の出力電流を
    一定値以下に抑えるものにおいて、演算増幅器の第一入
    力端子に基準電圧が入力され、第二入力端子とカレント
    ミラー素子の第二主端子との間に第一ゲイン調整素子
    が、主半導体素子の制御端子との間に第一ゲイン調整素
    子のインピーダンスに対して所定の倍率のインピーダン
    スを有する第二ゲイン調整素子がそれぞれ接続されたこ
    とを特徴とする電流制限回路。
  2. 【請求項２】演算増幅器の出力端子が、主端子が主半導
    体素子の制御端子に接続されるドライブ回路ならびに主
    半導体素子の第二主端子にそれぞれ接続されるスイッチ
    ング素子の制御端子に接続された請求項１記載の電流制
    限回路。
  3. 【請求項３】スイッチング素子のドライブ回路に接続さ
    れる主端子と主半導体素子の制御端子との間に主半導体
    素子の動作速度を制限する抵抗が挿入された請求項２記
    載の電流制限回路。
  4. 【請求項４】演算増幅器の出力端子が主半導体素子の制
    御端子に接続された請求項１記載の電流制限回路。
  5. 【請求項５】演算増幅器の出力端子と主半導体素子の制
    御端子との間に主半導体素子の動作速度を制限する抵抗
    が挿入された請求項４記載の電流制限回路。
  6. 【請求項６】基準電圧が演算増幅器の第一入力端子と主
    半導体素子の第二主端子との間に接続された定電圧源の
    出力電圧である請求項１ないし５のいずれかに記載の電
    流制限回路。
  7. 【請求項７】基準電圧が演算増幅器の第一入力端子に入
    力されるアナログ電圧の値である請求項１ないし５のい
    ずれかに記載の電流制限回路。
  8. 【請求項８】電流検出素子が抵抗である請求項１ないし
    ７のいずれかに記載の電流制限回路。
  9. 【請求項９】電流検出素子がＭＯＳＦＥＴである請求項
    １ないし７のいずれかに記載の電流制限回路。
  10. 【請求項１０】ゲイン調整素子が抵抗である請求項１な
    いし９のいずれかに記載の電流制限回路。
  11. 【請求項１１】ゲイン調整素子がコンデンサである請求
    項１ないし９のいずれかに記載の電流制限回路。
  12. 【請求項１２】演算増幅器の出力端子に接続されるスイ
    ッチング素子がＭＯＳＦＥＴである請求項２、３および
    ６ないし11のいずれかに記載の電流制限回路。
  13. 【請求項１３】演算増幅器の出力端子に接続されるスイ
    ッチング素子がバイポーラトランジスタである請求項
    ２、３および６ないし11のいずれかに記載の電流制限回
    路。
  14. 【請求項１４】演算増幅器の出力端子に接続されるスイ
    ッチング素子が絶縁ゲート型バイポーラトランジスタで
    ある請求項２、３および６ないし11のいずれかに記載の
    電流制限回路。
  15. 【請求項１５】ゲート端子およびソース端子を接続した
    デプレッション型ＭＯＳＦＥＴとゲート端子およびドレ
    イン端子を接続したエンハンスメント型ＭＯＳＦＥＴと
    を直列接続し、そのデプレッション型ＭＯＳＦＥＴとエ
    ンハンスメント型ＭＯＳＦＥＴとの接続点を出力端子と
    してなることを特徴とする電流制限回路用定電圧源。
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