JPH05304467A - 発振回路 - Google Patents
発振回路Info
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- JPH05304467A JPH05304467A JP4132036A JP13203692A JPH05304467A JP H05304467 A JPH05304467 A JP H05304467A JP 4132036 A JP4132036 A JP 4132036A JP 13203692 A JP13203692 A JP 13203692A JP H05304467 A JPH05304467 A JP H05304467A
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- control voltage
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 23
- 238000001514 detection method Methods 0.000 claims description 15
- 230000007613 environmental effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 101000739577 Homo sapiens Selenocysteine-specific elongation factor Proteins 0.000 description 2
- 102100037498 Selenocysteine-specific elongation factor Human genes 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
- H03L1/02—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only
- H03L1/022—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature
- H03L1/026—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature by using a memory for digitally storing correction values
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/104—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional signal from outside the loop for setting or controlling a parameter in the loop
-
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 この発明の目的は、温度および電源電圧変
化にも対応でき、ＩＣ化が容易でかつ小型化が図れる発
振回路を提供することにある。 【構成】 位相同期ループ回路の電源がオフされる直前
または発振周波数が変化する直前に、電圧制御発振回路
３の制御電圧をＡ／Ｄコンバータ２０によってＡ／Ｄ変
換して記憶手段３０に記憶させる。そして、位相同期ル
ープ回路１０の電源がオフされた直後または発振周波数
が変化した直後に、記憶手段３０に記憶されている制御
電圧データを読み出して、ＡＤコンバータ２０内部のＤ
Ａ変換手段からアナログ出力し、上記位相同期ループ回
路１０の上記ローパスフィルタ２および電圧制御発振回
路３間の接続を断って電圧制御発振回路３の制御電圧と
して入力する。
化にも対応でき、ＩＣ化が容易でかつ小型化が図れる発
振回路を提供することにある。 【構成】 位相同期ループ回路の電源がオフされる直前
または発振周波数が変化する直前に、電圧制御発振回路
３の制御電圧をＡ／Ｄコンバータ２０によってＡ／Ｄ変
換して記憶手段３０に記憶させる。そして、位相同期ル
ープ回路１０の電源がオフされた直後または発振周波数
が変化した直後に、記憶手段３０に記憶されている制御
電圧データを読み出して、ＡＤコンバータ２０内部のＤ
Ａ変換手段からアナログ出力し、上記位相同期ループ回
路１０の上記ローパスフィルタ２および電圧制御発振回
路３間の接続を断って電圧制御発振回路３の制御電圧と
して入力する。
Description
【０００１】
【産業上の利用分野】この発明は、位相同期ループ回路
（ＰＬＬ）を用いた発振回路に関する。
（ＰＬＬ）を用いた発振回路に関する。
【０００２】
【従来の技術】図１４は、一般的な位相同期ループ回路
（ＰＬＬ）１０を示している。図１４において、３は制
御電圧に応じた周波数の信号を発振する電圧制御発振器
（ＶＣＯ）、４は電圧制御発振器３の出力を分周して位
相比較信号として出力する分周器、１は基準信号と位相
比較信号との位相を比較して位相差に応じた電圧を出力
する位相比較器（ＰＤ）、２は位相比較器１の出力を電
圧制御発振器３の制御電圧に変換するローパスフィルタ
（ＬＰＦ）である。
（ＰＬＬ）１０を示している。図１４において、３は制
御電圧に応じた周波数の信号を発振する電圧制御発振器
（ＶＣＯ）、４は電圧制御発振器３の出力を分周して位
相比較信号として出力する分周器、１は基準信号と位相
比較信号との位相を比較して位相差に応じた電圧を出力
する位相比較器（ＰＤ）、２は位相比較器１の出力を電
圧制御発振器３の制御電圧に変換するローパスフィルタ
（ＬＰＦ）である。
【０００３】このような位相同期ループ回路を有する発
振回路において、環境温度変化に対する電圧制御発振器
３の安定度を高めるために、あらかじめ各温度に対する
電圧制御発振器３の補償制御電圧をＥＥＰＲＯＭに記憶
させておき、温度センサの検出温度に対応する補償制御
電圧を読み出し、これをアナログ値に変換して電圧制御
発振器３を制御するもの（以下、第１従来例という）が
ある（特開平３−４９４２２号公報参照）。
振回路において、環境温度変化に対する電圧制御発振器
３の安定度を高めるために、あらかじめ各温度に対する
電圧制御発振器３の補償制御電圧をＥＥＰＲＯＭに記憶
させておき、温度センサの検出温度に対応する補償制御
電圧を読み出し、これをアナログ値に変換して電圧制御
発振器３を制御するもの（以下、第１従来例という）が
ある（特開平３−４９４２２号公報参照）。
【０００４】また、基準信号が停止した場合において電
圧制御発振器３の出力周波数を停止直前の状態に維持さ
せるために、ローパスフィルタ２と電圧制御発振器３と
の間にＡ／Ｄ変換器およびＤ／Ａ変換器からなる制御電
圧保持回路を設け、基準信号が停止したときに停止直前
の制御電圧を制御電圧保持回路に保持させ、その制御電
圧で電圧制御発振器３を発振させるもの（以下、第２従
来例という）がある（特開平３−３０５１８号公報参
照）。
圧制御発振器３の出力周波数を停止直前の状態に維持さ
せるために、ローパスフィルタ２と電圧制御発振器３と
の間にＡ／Ｄ変換器およびＤ／Ａ変換器からなる制御電
圧保持回路を設け、基準信号が停止したときに停止直前
の制御電圧を制御電圧保持回路に保持させ、その制御電
圧で電圧制御発振器３を発振させるもの（以下、第２従
来例という）がある（特開平３−３０５１８号公報参
照）。
【０００５】
【発明が解決しようとする課題】電圧制御発振器３は温
度の他に電源電圧によっても発振特性が変わるので、上
記第１従来例では、電池駆動のシステムの場合、電池が
劣化していき、電源電圧が低下した場合、先に記憶させ
た制御電圧データは使いものにならなくなってしまうと
いう問題がある。また、第１従来例では、温度センサの
出力信号をディジタル値に変換するためのＡ／Ｄ変換
器、ローパスフィルタの出力信号をディジタル値に変換
するためのＡ／Ｄ変換器およびＥＥＰＲＯＭの出力をア
ナログ値に変換するためのＤ／Ａ変換器を備えているた
め、ＩＣ化も不利であり、コスト高となる問題がある。
度の他に電源電圧によっても発振特性が変わるので、上
記第１従来例では、電池駆動のシステムの場合、電池が
劣化していき、電源電圧が低下した場合、先に記憶させ
た制御電圧データは使いものにならなくなってしまうと
いう問題がある。また、第１従来例では、温度センサの
出力信号をディジタル値に変換するためのＡ／Ｄ変換
器、ローパスフィルタの出力信号をディジタル値に変換
するためのＡ／Ｄ変換器およびＥＥＰＲＯＭの出力をア
ナログ値に変換するためのＤ／Ａ変換器を備えているた
め、ＩＣ化も不利であり、コスト高となる問題がある。
【０００６】上記第２従来例では、基準信号が停止して
いる間においても位相同期ループ回路を発振させている
ため、消費電力が多くなるという問題がある。
いる間においても位相同期ループ回路を発振させている
ため、消費電力が多くなるという問題がある。
【０００７】この発明の第１の目的は、温度および電源
電圧変化にも対応でき、ＩＣ化が容易でかつ小型化が図
れる発振回路を提供することにある。
電圧変化にも対応でき、ＩＣ化が容易でかつ小型化が図
れる発振回路を提供することにある。
【０００８】この発明の第２の目的は、基準信号が停止
している場合は、位相同期ループ回路の電源をオフにし
て消費電力の低減化が図れ、基準信号が復帰した際に
は、ロックアップタイムを短くして位相同期ループ回路
を発振させることができる発振回路を提供することにあ
る。
している場合は、位相同期ループ回路の電源をオフにし
て消費電力の低減化が図れ、基準信号が復帰した際に
は、ロックアップタイムを短くして位相同期ループ回路
を発振させることができる発振回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】この発明による第１の発
振回路は、ローパスフィルタおよび電圧制御発振回路を
含む位相同期ループ回路と、上記電圧制御発振回路の制
御電圧をＡ／Ｄ変換するためのＡＤコンバータ、上記Ａ
Ｄコンバータによって変換された制御電圧データを記憶
するための記憶手段と、上記電圧制御発振回路の制御電
圧を上記Ａ／ＤコンバータによってＡ／Ｄ変換させて上
記記憶手段に記憶させる書込制御手段と、上記記憶手段
に記憶された制御電圧データを読み出して、ＡＤコンバ
ータ内部のＤＡ変換手段からアナログ出力させ、上記位
相同期ループ回路の上記ローパスフィルタおよび上記電
圧制御発振回路間の接続を断って上記電圧制御発振回路
の制御電圧として入力させる読出制御手段とを備えてい
ることを特徴とする。
振回路は、ローパスフィルタおよび電圧制御発振回路を
含む位相同期ループ回路と、上記電圧制御発振回路の制
御電圧をＡ／Ｄ変換するためのＡＤコンバータ、上記Ａ
Ｄコンバータによって変換された制御電圧データを記憶
するための記憶手段と、上記電圧制御発振回路の制御電
圧を上記Ａ／ＤコンバータによってＡ／Ｄ変換させて上
記記憶手段に記憶させる書込制御手段と、上記記憶手段
に記憶された制御電圧データを読み出して、ＡＤコンバ
ータ内部のＤＡ変換手段からアナログ出力させ、上記位
相同期ループ回路の上記ローパスフィルタおよび上記電
圧制御発振回路間の接続を断って上記電圧制御発振回路
の制御電圧として入力させる読出制御手段とを備えてい
ることを特徴とする。
【００１０】この発明による第２の発振回路は、ローパ
スフィルタおよび電圧制御発振回路を含む位相同期ルー
プ回路と、環境温度を検出するための温度検出器と、上
記電圧制御発振回路の制御電圧および上記温度検出器の
検出信号をＡ／Ｄ変換するためのＡＤコンバータ、上記
ＡＤコンバータによって変換された制御電圧データを記
憶するための記憶手段と、上記温度検出器の検出信号お
よび上記電圧制御発振回路の制御電圧をＡ／Ｄコンバー
タによってＡ／Ｄ変換させて、検出温度データに関連さ
せて制御電圧データを上記記憶手段に記憶させる書込制
御手段と、上記温度検出器の検出信号を読み込んでそれ
に対応する制御電圧データを記憶手段から読み出して上
記ＡＤコンバータ内部のＤＡ変換手段からアナログ出力
させ、上記位相同期ループ回路の上記ローパスフィルタ
および上記電圧制御発振回路間の接続を断って上記電圧
制御発振回路の制御電圧として入力させる読出制御手段
とを備えていることを特徴とする。
スフィルタおよび電圧制御発振回路を含む位相同期ルー
プ回路と、環境温度を検出するための温度検出器と、上
記電圧制御発振回路の制御電圧および上記温度検出器の
検出信号をＡ／Ｄ変換するためのＡＤコンバータ、上記
ＡＤコンバータによって変換された制御電圧データを記
憶するための記憶手段と、上記温度検出器の検出信号お
よび上記電圧制御発振回路の制御電圧をＡ／Ｄコンバー
タによってＡ／Ｄ変換させて、検出温度データに関連さ
せて制御電圧データを上記記憶手段に記憶させる書込制
御手段と、上記温度検出器の検出信号を読み込んでそれ
に対応する制御電圧データを記憶手段から読み出して上
記ＡＤコンバータ内部のＤＡ変換手段からアナログ出力
させ、上記位相同期ループ回路の上記ローパスフィルタ
および上記電圧制御発振回路間の接続を断って上記電圧
制御発振回路の制御電圧として入力させる読出制御手段
とを備えていることを特徴とする。
【００１１】
【作用】この発明による第１の発振回路では、位相同期
ループ回路の電源がオフされる直前または発振周波数が
変化する直前に、電圧制御発振回路の制御電圧がＡ／Ｄ
コンバータによってＡ／Ｄ変換されて記憶手段に記憶さ
れる。そして、位相同期ループ回路の電源がオフされた
直後または発振周波数が変化した直後に、記憶手段に記
憶された制御電圧データが読み出され、ＡＤコンバータ
内部のＤＡ変換手段からアナログ出力され、上記位相同
期ループ回路の上記ローパスフィルタおよび電圧制御発
振回路間の接続が断たれて電圧制御発振回路の制御電圧
として入力される。
ループ回路の電源がオフされる直前または発振周波数が
変化する直前に、電圧制御発振回路の制御電圧がＡ／Ｄ
コンバータによってＡ／Ｄ変換されて記憶手段に記憶さ
れる。そして、位相同期ループ回路の電源がオフされた
直後または発振周波数が変化した直後に、記憶手段に記
憶された制御電圧データが読み出され、ＡＤコンバータ
内部のＤＡ変換手段からアナログ出力され、上記位相同
期ループ回路の上記ローパスフィルタおよび電圧制御発
振回路間の接続が断たれて電圧制御発振回路の制御電圧
として入力される。
【００１２】この発明による第２の発振回路では、位相
同期ループ回路の電源がオフされる直前または発振周波
数が変化する直前に、温度検出器の検出信号および電圧
制御発振回路の制御電圧がＡ／ＤコンバータによってＡ
／Ｄ変換され、検出温度データに関連して制御電圧デー
タが記憶手段に記憶される。そして、位相同期ループ回
路の電源がオフされた直後または発振周波数が変化した
直後に、温度検出器の検出信号が読み込まれそれに対応
する制御電圧データが記憶手段から読み出されてＡＤコ
ンバータ内部のＤＡ変換手段からアナログ出力され、上
記位相同期ループ回路の上記ローパスフィルタおよび上
記電圧制御発振回路間の接続が断たれて電圧制御発振回
路の制御電圧として入力される。
同期ループ回路の電源がオフされる直前または発振周波
数が変化する直前に、温度検出器の検出信号および電圧
制御発振回路の制御電圧がＡ／ＤコンバータによってＡ
／Ｄ変換され、検出温度データに関連して制御電圧デー
タが記憶手段に記憶される。そして、位相同期ループ回
路の電源がオフされた直後または発振周波数が変化した
直後に、温度検出器の検出信号が読み込まれそれに対応
する制御電圧データが記憶手段から読み出されてＡＤコ
ンバータ内部のＤＡ変換手段からアナログ出力され、上
記位相同期ループ回路の上記ローパスフィルタおよび上
記電圧制御発振回路間の接続が断たれて電圧制御発振回
路の制御電圧として入力される。
【００１３】
【実施例】以下、図１〜図１３を参照してこの発明の実
施例について説明する。
施例について説明する。
【００１４】図１は、この発明の第１実施例を示してい
る。図１において、１０は位相同期ループ回路（ＰＬ
Ｌ）である。位相同期ループ回路１０は制御電圧に応じ
た周波数の信号を発振する電圧制御発振器（ＶＣＯ）
３、電圧制御発振器３の出力を分周して位相比較信号と
して出力する分周器４、基準信号と位相比較信号との位
相を比較して位相差に応じた電圧を出力する位相比較器
（ＰＤ）１および位相比較器１の出力を電圧制御発振器
３の制御電圧に変換するローパスフィルタ（ＬＰＦ）２
から構成されている。
る。図１において、１０は位相同期ループ回路（ＰＬ
Ｌ）である。位相同期ループ回路１０は制御電圧に応じ
た周波数の信号を発振する電圧制御発振器（ＶＣＯ）
３、電圧制御発振器３の出力を分周して位相比較信号と
して出力する分周器４、基準信号と位相比較信号との位
相を比較して位相差に応じた電圧を出力する位相比較器
（ＰＤ）１および位相比較器１の出力を電圧制御発振器
３の制御電圧に変換するローパスフィルタ（ＬＰＦ）２
から構成されている。
【００１５】また、図１において、２０は並列型ＡＤコ
ンバータ、３０は記憶装置、４１および４２はスイッ
チ、５０は記憶装置３０およびスイッチ４１、４２を制
御する制御回路である。記憶装置３０としては、レジス
タ、ＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭ等が用いられ
る。ＡＤコンバータ２０は、位相同期ループ回路１０の
電圧制御発振器３の制御電圧をＡＤ変換するものであ
り、電圧変換器２１、比較器２２、エンコーダ２３およ
びセレクタ２４を備えている。電圧変換器２１の各出力
端子ａｏ〜ａｍは、電圧制御発振器３の制御電圧をＡＤ
変換を行うために各電圧比較器２２に接続されているだ
けでなく、アナログ出力として使用するためにセレクタ
２４にも接続されている。セレクタ２４は、記憶装置３
０からの出力により電圧変換器２１の出力端子ａｏ〜ａ
ｍの出力のうち１つを選択して出力する。ＡＤ変換され
た制御電圧データは記憶装置３０に記憶される。
ンバータ、３０は記憶装置、４１および４２はスイッ
チ、５０は記憶装置３０およびスイッチ４１、４２を制
御する制御回路である。記憶装置３０としては、レジス
タ、ＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭ等が用いられ
る。ＡＤコンバータ２０は、位相同期ループ回路１０の
電圧制御発振器３の制御電圧をＡＤ変換するものであ
り、電圧変換器２１、比較器２２、エンコーダ２３およ
びセレクタ２４を備えている。電圧変換器２１の各出力
端子ａｏ〜ａｍは、電圧制御発振器３の制御電圧をＡＤ
変換を行うために各電圧比較器２２に接続されているだ
けでなく、アナログ出力として使用するためにセレクタ
２４にも接続されている。セレクタ２４は、記憶装置３
０からの出力により電圧変換器２１の出力端子ａｏ〜ａ
ｍの出力のうち１つを選択して出力する。ＡＤ変換され
た制御電圧データは記憶装置３０に記憶される。
【００１６】図２は記憶装置３０の内容を示している。
電圧制御発振器３の制御電圧のＡＤ変換データの記憶ア
ドレスとしては、位相比較器１に入力される基準信号の
種類を示すＳＥＬＡ0 〜m を上位とし、分周器４の分周
率の種類を示すＳＥＬＢ0 〜m を下位とするアドレスが
与えられている。つまり、位相同期ループ回路１０の発
振条件により制御電圧に対応するディジタルデータが記
憶されるアドレスが決められる。
電圧制御発振器３の制御電圧のＡＤ変換データの記憶ア
ドレスとしては、位相比較器１に入力される基準信号の
種類を示すＳＥＬＡ0 〜m を上位とし、分周器４の分周
率の種類を示すＳＥＬＢ0 〜m を下位とするアドレスが
与えられている。つまり、位相同期ループ回路１０の発
振条件により制御電圧に対応するディジタルデータが記
憶されるアドレスが決められる。
【００１７】図３は制御回路５０による書込処理手順を
示し、図４は制御回路５０による読出処理手順を示して
いる。通常動作時においては、図１に示すように、スイ
ッチ４１がオフであり、スイッチ４２が接点ａ側にオン
になっている。
示し、図４は制御回路５０による読出処理手順を示して
いる。通常動作時においては、図１に示すように、スイ
ッチ４１がオフであり、スイッチ４２が接点ａ側にオン
になっている。
【００１８】書込動作時には、まず、スイッチ４１がオ
ンとされ（ステップＳ１）、ＡＤコンバータ２０による
電圧制御発振器３の制御電圧のＡＤ変換が開始される
（ステップＳ２）。そして、ＡＤ変換された制御電圧デ
ータが記憶装置３０に書き込まれた後（ステップＳ
３）、スイッチ４１がオフとされ（ステップＳ４）、位
相同期ループ回路１０の電源がオフとなる。
ンとされ（ステップＳ１）、ＡＤコンバータ２０による
電圧制御発振器３の制御電圧のＡＤ変換が開始される
（ステップＳ２）。そして、ＡＤ変換された制御電圧デ
ータが記憶装置３０に書き込まれた後（ステップＳ
３）、スイッチ４１がオフとされ（ステップＳ４）、位
相同期ループ回路１０の電源がオフとなる。
【００１９】読出動作時について説明する。位相同期ル
ープ回路１０の電源がオンとなると（ステップＳ１
１）、記憶装置３０から制御電圧データが読み出されて
（ステップＳ１２）、セレクタ２４に送られる。これに
より、読み出されたデータに対応する制御電圧がセレク
タ２４から出力される（ステップＳ１３）。次に、スイ
ッチ４２が接点ｂ側に切替えられ（ステップＳ１４）、
所定の信号が電圧制御発振器３に送られる。そして、所
定時間後にスイッチ４２が接点ａ側に戻される（ステッ
プＳ１５）。
ープ回路１０の電源がオンとなると（ステップＳ１
１）、記憶装置３０から制御電圧データが読み出されて
（ステップＳ１２）、セレクタ２４に送られる。これに
より、読み出されたデータに対応する制御電圧がセレク
タ２４から出力される（ステップＳ１３）。次に、スイ
ッチ４２が接点ｂ側に切替えられ（ステップＳ１４）、
所定の信号が電圧制御発振器３に送られる。そして、所
定時間後にスイッチ４２が接点ａ側に戻される（ステッ
プＳ１５）。
【００２０】図５は、位相同期ループ回路１０が間欠駆
動されている場合における時間ｔと発振周波数ｆVCO と
の関係を示している。同図（ａ）は発振回路を図１４に
示す一般的な位相同期ループ回路１０のみで構成した場
合の時間と発振周波数との関係を示し、同図（ｂ）は図
１の発振回路を使用した場合の時間と発振周波数との関
係を示している。図５において、ｔL1、ｔL2はそれぞれ
の位相同期ループ回路１０のロックアップタイム、ｔａ
は書込動作時間、ｔｂは読出動作時間、ｔｃはスイッチ
２２がｂ側にオンとなっている時間である。
動されている場合における時間ｔと発振周波数ｆVCO と
の関係を示している。同図（ａ）は発振回路を図１４に
示す一般的な位相同期ループ回路１０のみで構成した場
合の時間と発振周波数との関係を示し、同図（ｂ）は図
１の発振回路を使用した場合の時間と発振周波数との関
係を示している。図５において、ｔL1、ｔL2はそれぞれ
の位相同期ループ回路１０のロックアップタイム、ｔａ
は書込動作時間、ｔｂは読出動作時間、ｔｃはスイッチ
２２がｂ側にオンとなっている時間である。
【００２１】図６は、発振周波数が連続的に変化するよ
うに位相同期ループ回路１０を駆動させた場合における
時間ｔと発振周波数ｆVCO との関係を示している。同図
（ａ）は発振回路を図１４に示す一般的な位相同期ルー
プ回路のみで構成した場合の時間と発振周波数との関係
を示し、同図（ｂ）は図１の発振回路を使用し、発振周
波数の変化直前に書込動作を、発振周波数の変化直後に
読出動作を行った場合の時間と発振周波数との関係を示
している。図６において、時点ｔ１およびｔ２は、発振
条件変更点（基準信号の変更、分周器４の分周率の変
更）をそれぞれ示している。
うに位相同期ループ回路１０を駆動させた場合における
時間ｔと発振周波数ｆVCO との関係を示している。同図
（ａ）は発振回路を図１４に示す一般的な位相同期ルー
プ回路のみで構成した場合の時間と発振周波数との関係
を示し、同図（ｂ）は図１の発振回路を使用し、発振周
波数の変化直前に書込動作を、発振周波数の変化直後に
読出動作を行った場合の時間と発振周波数との関係を示
している。図６において、時点ｔ１およびｔ２は、発振
条件変更点（基準信号の変更、分周器４の分周率の変
更）をそれぞれ示している。
【００２２】図７はこの発明の第２実施例を示してい
る。図７において図１と同じものには同じ符号を付して
その説明を省略する。この発振回路では、図１の並列型
ＡＤコンバータ２０の代わりに、逐次比較型ＡＤコンバ
ータ６０が用いられている。ＡＤコンバータ６０は、比
較器６１、逐次比較レジスタ６２およびＤＡコンバータ
６３を備えている。ＤＡコンバータ６３への入力は、制
御電圧をＡＤ変換する場合の逐次比較レジスタ６２から
のデータと記憶装置３０からのデータをスイッチ６４に
よって選択できるようになっている。ＡＤコンバータ６
０によってＡＤ変換された制御電圧データは記憶装置３
０に記憶される。制御回路５０は、記憶装置３０、スイ
ッチ４１および４２の他スイッチ６４をも制御する。
る。図７において図１と同じものには同じ符号を付して
その説明を省略する。この発振回路では、図１の並列型
ＡＤコンバータ２０の代わりに、逐次比較型ＡＤコンバ
ータ６０が用いられている。ＡＤコンバータ６０は、比
較器６１、逐次比較レジスタ６２およびＤＡコンバータ
６３を備えている。ＤＡコンバータ６３への入力は、制
御電圧をＡＤ変換する場合の逐次比較レジスタ６２から
のデータと記憶装置３０からのデータをスイッチ６４に
よって選択できるようになっている。ＡＤコンバータ６
０によってＡＤ変換された制御電圧データは記憶装置３
０に記憶される。制御回路５０は、記憶装置３０、スイ
ッチ４１および４２の他スイッチ６４をも制御する。
【００２３】図８および図９は、図７の回路の書込動作
手順および読出動作手順をそれぞれ示している。通常動
作時においては、図７に示すように、スイッチ４１がオ
フであり、スイッチ４２が接点ａ側にオンとなってお
り、スイッチ６４は接点ａまたはｂ側のいずれかにオン
となっている。
手順および読出動作手順をそれぞれ示している。通常動
作時においては、図７に示すように、スイッチ４１がオ
フであり、スイッチ４２が接点ａ側にオンとなってお
り、スイッチ６４は接点ａまたはｂ側のいずれかにオン
となっている。
【００２４】書込動作時には、まず、スイッチ４１がオ
ンとされるとともに（ステップＳ２１）、スイッチ６４
が接点ａ側にオンされ（ステップＳ２２）、ＡＤコンバ
ータ６０によるＡＤ変換が開始される（ステップＳ２
３）。つまり、電圧制御発振器３に対する制御電圧がＡ
／Ｄ変換される。そして、Ａ／Ｄ変換されたディジタル
値が記憶装置３０に書き込まれた後（ステップＳ２
４）、スイッチ４１がオフとされ（ステップＳ２５）、
位相同期ループ回路１０の電源がオフとなる（ステップ
Ｓ２６）。
ンとされるとともに（ステップＳ２１）、スイッチ６４
が接点ａ側にオンされ（ステップＳ２２）、ＡＤコンバ
ータ６０によるＡＤ変換が開始される（ステップＳ２
３）。つまり、電圧制御発振器３に対する制御電圧がＡ
／Ｄ変換される。そして、Ａ／Ｄ変換されたディジタル
値が記憶装置３０に書き込まれた後（ステップＳ２
４）、スイッチ４１がオフとされ（ステップＳ２５）、
位相同期ループ回路１０の電源がオフとなる（ステップ
Ｓ２６）。
【００２５】読出動作時について説明する。位相同期ル
ープ回路の電源がオンとなると（ステップＳ３１）、ス
イッチ６４が接点ｂ側に切り替えられる（ステップＳ３
２）。そして、記憶装置３０から制御電圧データが読み
出されて（ステップＳ３３）、ＤＡコンバータ６３に送
られる。これにより、記憶装置３０から読み出された制
御電圧データがＤ／Ａ変換される（ステップＳ３４）。
次に、スイッチ４２が接点ｂ側に切替えられ（ステップ
Ｓ３５）、Ｄ／Ａされた信号が電圧制御発振器３に送ら
れる。そして、所定時間後にスイッチ４２が接点ａ側に
戻される（ステップＳ３６）。
ープ回路の電源がオンとなると（ステップＳ３１）、ス
イッチ６４が接点ｂ側に切り替えられる（ステップＳ３
２）。そして、記憶装置３０から制御電圧データが読み
出されて（ステップＳ３３）、ＤＡコンバータ６３に送
られる。これにより、記憶装置３０から読み出された制
御電圧データがＤ／Ａ変換される（ステップＳ３４）。
次に、スイッチ４２が接点ｂ側に切替えられ（ステップ
Ｓ３５）、Ｄ／Ａされた信号が電圧制御発振器３に送ら
れる。そして、所定時間後にスイッチ４２が接点ａ側に
戻される（ステップＳ３６）。
【００２６】図７の回路が間欠駆動された場合の時間に
対する発振周波数の関係および連続的に発振周波数が変
化するように駆動された場合の時間に対する発振周波数
の関係は、図１の回路と同じであり、それぞれ図５
（ｂ）および図６（ｂ）で表される。
対する発振周波数の関係および連続的に発振周波数が変
化するように駆動された場合の時間に対する発振周波数
の関係は、図１の回路と同じであり、それぞれ図５
（ｂ）および図６（ｂ）で表される。
【００２７】図１０はこの発明の第３実施例を示してい
る。図１０において図１と同じものには同じ符号を付し
てその説明を省略する。この発振回路では、ＡＤコンバ
ータ２０は、電圧制御発振器３の制御信号の他に温度セ
ンサ７０からの温度検出信号ＬTEMPをＡＤ変換できるよ
うになっている。
る。図１０において図１と同じものには同じ符号を付し
てその説明を省略する。この発振回路では、ＡＤコンバ
ータ２０は、電圧制御発振器３の制御信号の他に温度セ
ンサ７０からの温度検出信号ＬTEMPをＡＤ変換できるよ
うになっている。
【００２８】図１１は図１０の回路で用いられている記
憶装置３０の内容を示している。制御電圧のＡＤ変換後
のデータを記憶するアドレスとしては、温度検出信号Ｌ
TEMPのＡＤ変換後のデータを上位、ＳＥＬＡm 〜0 およ
びＳＥＬＢm 〜0 の値を下位としたアドレスが与えられ
ている。温度検出信号ＬTEMPのＡＤ変換後のデータの全
ビットをアドレスに与えなくてもよく、メモリーの容量
に応じてアドレスとして割り当てるべきビット数を決定
すればよい。電圧制御発振器３の制御電圧については、
ＡＤ変換後のデータの全ビットがメモリーに書き込まれ
る。
憶装置３０の内容を示している。制御電圧のＡＤ変換後
のデータを記憶するアドレスとしては、温度検出信号Ｌ
TEMPのＡＤ変換後のデータを上位、ＳＥＬＡm 〜0 およ
びＳＥＬＢm 〜0 の値を下位としたアドレスが与えられ
ている。温度検出信号ＬTEMPのＡＤ変換後のデータの全
ビットをアドレスに与えなくてもよく、メモリーの容量
に応じてアドレスとして割り当てるべきビット数を決定
すればよい。電圧制御発振器３の制御電圧については、
ＡＤ変換後のデータの全ビットがメモリーに書き込まれ
る。
【００２９】図１２および図１３は、図１０の回路の書
込動作手順および読出動作手順をそれぞれ示している。
通常動作時においては、図１０に示すように、スイッチ
４１がオフまたは接点ａ側にオンであり、スイッチ４２
が接点ａ側にオンとなっている。
込動作手順および読出動作手順をそれぞれ示している。
通常動作時においては、図１０に示すように、スイッチ
４１がオフまたは接点ａ側にオンであり、スイッチ４２
が接点ａ側にオンとなっている。
【００３０】書込動作時には、まず、スイッチ４１が接
点ａ側にオンとされ（ステップＳ４１）、ＡＤコンバー
タ２０による温度検出信号ＬTEMPのＡＤ変換が開始され
る（ステップＳ４２）。そして、温度検出信号ＬTEMPの
ＡＤ変換データが記憶装置３０に送られる（ステップＳ
４３）。次に、スイッチ４１が接点ｂ側にオンとされ
（ステップＳ４４）、ＡＤコンバータ２０による電圧制
御発振器３の制御電圧のＡＤ変換が開始される（ステッ
プＳ４５）。そして、上記ステップＳ４３のデータによ
り決定されるアドレスに制御電圧のＡＤ変換データが記
憶装置３０に書き込まれる（ステップＳ４６）。そし
て、スイッチ４１がオフとされ（ステップＳ４７）、位
相同期ループ回路の電源がオフとなる（ステップＳ４
８）。
点ａ側にオンとされ（ステップＳ４１）、ＡＤコンバー
タ２０による温度検出信号ＬTEMPのＡＤ変換が開始され
る（ステップＳ４２）。そして、温度検出信号ＬTEMPの
ＡＤ変換データが記憶装置３０に送られる（ステップＳ
４３）。次に、スイッチ４１が接点ｂ側にオンとされ
（ステップＳ４４）、ＡＤコンバータ２０による電圧制
御発振器３の制御電圧のＡＤ変換が開始される（ステッ
プＳ４５）。そして、上記ステップＳ４３のデータによ
り決定されるアドレスに制御電圧のＡＤ変換データが記
憶装置３０に書き込まれる（ステップＳ４６）。そし
て、スイッチ４１がオフとされ（ステップＳ４７）、位
相同期ループ回路の電源がオフとなる（ステップＳ４
８）。
【００３１】読出動作時について説明する。位相同期ル
ープ回路の電源がオンとなると（ステップＳ５１）、ス
イッチ４１が接点ａ側に切り替えられ（ステップＳ５
２）、ＡＤコンバータ２０による温度検出信号ＬTEMPの
ＡＤ変換が開始される（ステップＳ５３）。そして、温
度検出信号ＬTEMPのＡＤ変換データが記憶装置３０に送
られる（ステップＳ５４）。上記ステップＳ５４のデー
タにより決定される記憶装置３０のアドレスから制御電
圧のＡＤ変換データが読み出されて（ステップＳ５
５）、セレクタ２４に送られる。これにより、読み出さ
れた制御電圧データに対応する電圧がセレクタ２４から
出力される（ステップＳ５６）。次に、スイッチ４２が
接点ｂ側に切替えられ（ステップＳ５７）、セレクタ２
４の出力が電圧制御発振器３に送られる。そして、所定
時間後にスイッチ４２が接点ａ側に戻される（ステップ
Ｓ５８）。
ープ回路の電源がオンとなると（ステップＳ５１）、ス
イッチ４１が接点ａ側に切り替えられ（ステップＳ５
２）、ＡＤコンバータ２０による温度検出信号ＬTEMPの
ＡＤ変換が開始される（ステップＳ５３）。そして、温
度検出信号ＬTEMPのＡＤ変換データが記憶装置３０に送
られる（ステップＳ５４）。上記ステップＳ５４のデー
タにより決定される記憶装置３０のアドレスから制御電
圧のＡＤ変換データが読み出されて（ステップＳ５
５）、セレクタ２４に送られる。これにより、読み出さ
れた制御電圧データに対応する電圧がセレクタ２４から
出力される（ステップＳ５６）。次に、スイッチ４２が
接点ｂ側に切替えられ（ステップＳ５７）、セレクタ２
４の出力が電圧制御発振器３に送られる。そして、所定
時間後にスイッチ４２が接点ａ側に戻される（ステップ
Ｓ５８）。
【００３２】図１０の回路が間欠駆動された場合の時間
に対する発振周波数の関係および連続的に発振周波数が
変化するように駆動された場合の時間に対する発振周波
数の関係は、図１の回路と同じであり、それぞれ図５
（ｂ）および図６（ｂ）で表される。
に対する発振周波数の関係および連続的に発振周波数が
変化するように駆動された場合の時間に対する発振周波
数の関係は、図１の回路と同じであり、それぞれ図５
（ｂ）および図６（ｂ）で表される。
【００３３】上記第１〜第３実施例によれば、ＡＤコン
バータ２０、６０内部のＤＡコンバータ手段２１、６３
も出力手段として使用するため、回路規模が小さくな
り、ＩＣ化する場合のコストメリットが大きい。また、
ロックアップタイムが短いため、頻繁に位相同期ループ
回路１０の電源をオン・オフしてもシステムのスピード
上のデメリットにならない。また、電源オフで位相同期
ループ回路１０の消費電力を零に抑えることができ、電
池駆動の場合、電池の寿命を延ばすことができる。
バータ２０、６０内部のＤＡコンバータ手段２１、６３
も出力手段として使用するため、回路規模が小さくな
り、ＩＣ化する場合のコストメリットが大きい。また、
ロックアップタイムが短いため、頻繁に位相同期ループ
回路１０の電源をオン・オフしてもシステムのスピード
上のデメリットにならない。また、電源オフで位相同期
ループ回路１０の消費電力を零に抑えることができ、電
池駆動の場合、電池の寿命を延ばすことができる。
【００３４】さらに、連続的に発振周波数を変えていく
場合、変位する周波数の大きさによりロックアップタイ
ムの長さが変わるが、上記第１〜第３実施例によれば、
どのような変化でも一定となり、短いため、位相同期ル
ープ回路１０を有効に使える。
場合、変位する周波数の大きさによりロックアップタイ
ムの長さが変わるが、上記第１〜第３実施例によれば、
どのような変化でも一定となり、短いため、位相同期ル
ープ回路１０を有効に使える。
【００３５】また、ＡＤコンバータ２０、６０のビット
数を増せば、電圧制御発振器３の制御電圧をより精度良
く記憶できるため、ロックアップタイムを更に短くする
ことができる。図５（ｂ）および図６（ｂ）において、
期間ｔｃでＤＡコンバータより出力される電圧が、目的
の電圧制御発振器３の制御電圧とまったく一致する場合
は、ロックアップタイムｔL2は、ｔL2＝｜ｔｂ−ｔｃ｜
となる。
数を増せば、電圧制御発振器３の制御電圧をより精度良
く記憶できるため、ロックアップタイムを更に短くする
ことができる。図５（ｂ）および図６（ｂ）において、
期間ｔｃでＤＡコンバータより出力される電圧が、目的
の電圧制御発振器３の制御電圧とまったく一致する場合
は、ロックアップタイムｔL2は、ｔL2＝｜ｔｂ−ｔｃ｜
となる。
【００３６】また、上記第１〜第３実施例では、電源を
オフする前毎または発振周波数が変位する前毎に、制御
電圧を読むため、制御電圧が少しずつ降下している場合
でも、ＤＡコンバータの出力する値とその時の目標とな
る発振周波数を出す電圧制御発振器３の制御電圧の差は
少ない。したがって、電池駆動によるシステムに特に有
効となる。
オフする前毎または発振周波数が変位する前毎に、制御
電圧を読むため、制御電圧が少しずつ降下している場合
でも、ＤＡコンバータの出力する値とその時の目標とな
る発振周波数を出す電圧制御発振器３の制御電圧の差は
少ない。したがって、電池駆動によるシステムに特に有
効となる。
【００３７】
【発明の効果】この発明によれば、温度および電源電圧
変化にも対応でき、ＩＣ化が容易でかつ小型化が図れ
る。また、基準信号が停止している場合は、位相同期ル
ープ回路の電源をオフにして消費電力の低減化が図れ、
基準信号が復帰した際には、ロックアップタイムを短く
して位相同期ループ回路を発振させることができる。
変化にも対応でき、ＩＣ化が容易でかつ小型化が図れ
る。また、基準信号が停止している場合は、位相同期ル
ープ回路の電源をオフにして消費電力の低減化が図れ、
基準信号が復帰した際には、ロックアップタイムを短く
して位相同期ループ回路を発振させることができる。
【図１】この発明の第１実施例を示す電気ブロック図で
ある。
ある。
【図２】記憶装置の内容を示す模式図である。
【図３】書込動作手順を示すフローチャートである。
【図４】読出動作手順を示すフローチャートである。
【図５】位相同期ループ回路が間欠駆動されている場合
における時間と発振周波数との関係を示し、同図（ａ）
は発振回路を図１４に示す一般的な位相同期ループ回路
のみで構成した場合の時間と発振周波数との関係を示す
タイムチャートであり、同図（ｂ）は図１の発振回路を
使用した場合の時間と発振周波数との関係を示すタイム
チャートである。
における時間と発振周波数との関係を示し、同図（ａ）
は発振回路を図１４に示す一般的な位相同期ループ回路
のみで構成した場合の時間と発振周波数との関係を示す
タイムチャートであり、同図（ｂ）は図１の発振回路を
使用した場合の時間と発振周波数との関係を示すタイム
チャートである。
【図６】発振周波数が連続的に変化するように位相同期
ループ回路を駆動させた場合における時間と発振周波数
との関係を示し、同図（ａ）は発振回路を図１４に示す
一般的な位相同期ループ回路のみで構成した場合の時間
と発振周波数との関係を示すタイムチャートであり、同
図（ｂ）は図１の発振回路を使用した場合の時間と発振
周波数との関係を示すタイムチャートである。
ループ回路を駆動させた場合における時間と発振周波数
との関係を示し、同図（ａ）は発振回路を図１４に示す
一般的な位相同期ループ回路のみで構成した場合の時間
と発振周波数との関係を示すタイムチャートであり、同
図（ｂ）は図１の発振回路を使用した場合の時間と発振
周波数との関係を示すタイムチャートである。
【図７】この発明の第２実施例を示す電気ブロック図で
ある。
ある。
【図８】書込動作手順を示すフローチャートである。
【図９】読出動作手順を示すフローチャートである。
【図１０】この発明の第３実施例を示す電気ブロック図
である。
である。
【図１１】記憶装置の内容を示す模式図である。
【図１２】書込動作手順を示すフローチャートである。
【図１３】読出動作手順を示すフローチャートである。
【図１４】一般的な位相同期ループ回路を示す電気ブロ
ック図である。
ック図である。
２ ローパスフィルタ ３ 電圧制御発振器 １０ 位相同期ループ回路 ２０、６０ ＡＤコンバータ ３０ 記憶装置 ５０ 制御回路
Claims (3)
- 【請求項１】 ローパスフィルタおよび電圧制御発振回
路を含む位相同期ループ回路と、上記電圧制御発振回路
の制御電圧をＡ／Ｄ変換するためのＡＤコンバータ、上
記ＡＤコンバータによって変換された制御電圧データを
記憶するための記憶手段と、上記電圧制御発振回路の制
御電圧を上記Ａ／ＤコンバータによってＡ／Ｄ変換させ
て上記記憶手段に記憶させる書込制御手段と、上記記憶
手段に記憶された制御電圧データを読み出して、ＡＤコ
ンバータ内部のＤＡ変換手段からアナログ出力させ、上
記位相同期ループ回路の上記ローパスフィルタおよび上
記電圧制御発振回路間の接続を断って上記電圧制御発振
回路の制御電圧として入力させる読出制御手段とを備え
ている発振回路。 - 【請求項２】 ローパスフィルタおよび電圧制御発振回
路を含む位相同期ループ回路と、環境温度を検出するた
めの温度検出器と、上記電圧制御発振回路の制御電圧お
よび上記温度検出器の検出信号をＡ／Ｄ変換するための
ＡＤコンバータ、上記ＡＤコンバータによって変換され
た制御電圧データを記憶するための記憶手段と、上記温
度検出器の検出信号および上記電圧制御発振回路の制御
電圧をＡ／ＤコンバータによってＡ／Ｄ変換させて、検
出温度データに関連させて制御電圧データを上記記憶手
段に記憶させる書込制御手段と、上記温度検出器の検出
信号を読み込んでそれに対応する制御電圧データを記憶
手段から読み出して上記ＡＤコンバータ内部のＤＡ変換
手段からアナログ出力させ、上記位相同期ループ回路の
上記ローパスフィルタおよび上記電圧制御発振回路間の
接続を断って上記電圧制御発振回路の制御電圧として入
力させる読出制御手段とを備えている発振回路。 - 【請求項３】 読出制御手段は、所定時間上記位相同期
ループ回路の上記ローパスフィルタおよび上記電圧制御
発振回路間の接続を断って上記電圧制御発振回路の制御
電圧として入力させることを特徴とする請求項１又は２
に記載の発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132036A JPH05304467A (ja) | 1992-04-24 | 1992-04-24 | 発振回路 |
| US08/050,608 US5355098A (en) | 1992-04-24 | 1993-04-22 | Phase-locked loop with memory storing control data controlling the oscillation frequency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132036A JPH05304467A (ja) | 1992-04-24 | 1992-04-24 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304467A true JPH05304467A (ja) | 1993-11-16 |
Family
ID=15072006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132036A Pending JPH05304467A (ja) | 1992-04-24 | 1992-04-24 | 発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5355098A (ja) |
| JP (1) | JPH05304467A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338784A (ja) * | 1993-05-28 | 1994-12-06 | Kenwood Corp | 位相同期回路 |
| EP0664616A2 (en) * | 1994-01-21 | 1995-07-26 | AT&T Corp. | Phase-lock loop initialized by a calibrated oscillator-control value |
| JPH09148925A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | Ｐｌｌ回路 |
| WO2002073807A1 (fr) * | 2001-03-09 | 2002-09-19 | Nec Corporation | Generateur de signal d'horloge de reference |
| WO2007108534A1 (ja) * | 2006-03-23 | 2007-09-27 | Matsushita Electric Industrial Co., Ltd. | 電圧制御発振回路 |
| JP2015136229A (ja) * | 2014-01-17 | 2015-07-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびその動作方法 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696950A (en) * | 1993-09-29 | 1997-12-09 | Seiko Epson Corporation | Flexible clock and reset signal generation and distribution system having localized programmable frequency synthesizers |
| EP0744836A3 (en) * | 1995-05-25 | 1998-03-25 | Kabushiki Kaisha Meidensha | Temperature compensated crystal oscillator |
| JP2953992B2 (ja) * | 1995-06-02 | 1999-09-27 | 埼玉日本電気株式会社 | Ｐｌｌ回路 |
| US5926515A (en) * | 1995-12-26 | 1999-07-20 | Samsung Electronics Co., Ltd. | Phase locked loop for improving a phase locking time |
| KR100251631B1 (ko) * | 1995-12-29 | 2000-04-15 | 윤종용 | 위상동기시간의 개선을 위한 위상동기루프및 그 동기화방법 |
| US5604468A (en) * | 1996-04-22 | 1997-02-18 | Motorola, Inc. | Frequency synthesizer with temperature compensation and frequency multiplication and method of providing the same |
| GB2317279B (en) * | 1996-09-11 | 2001-01-24 | Nec Technologies | Frequency synthesisers |
| TW391114B (en) * | 1997-01-31 | 2000-05-21 | Scientific Atlanta | System and method for harmonic interference avoidance in carrier recovery for digital demodulation |
| JP3047968B2 (ja) * | 1997-08-07 | 2000-06-05 | 日本電気株式会社 | Ｐｌｌ回路 |
| US6380809B1 (en) * | 2000-02-18 | 2002-04-30 | Ericsson Inc. | Method and apparatus for tuning oscillator to a selected frequency |
| US6353403B1 (en) | 2000-04-06 | 2002-03-05 | Ericsson Inc. | Fast ramping of control voltage with enhanced resolution |
| US6545547B2 (en) * | 2000-08-18 | 2003-04-08 | Texas Instruments Incorporated | Method for tuning a VCO using a phase lock loop |
| US6504442B2 (en) * | 2001-04-05 | 2003-01-07 | International Busisness Machines Corporation | Digitally controlled oscillator with recovery from sleep mode |
| FI113817B (fi) | 2002-05-27 | 2004-06-15 | Nokia Corp | Parannettu piirijärjestely vaihelukoksi, vaihelukon toteuttava integroitupiiri, vaihelukkoa hyödyntävä menetelmä ja solukkoverkon päätelaite |
| GB2393050B (en) * | 2002-09-13 | 2006-11-15 | Hitachi Ltd | Communication semiconductor integrated circuit and radio communication system |
| US6714085B1 (en) | 2002-10-24 | 2004-03-30 | General Dynamics Decision Systems, Inc | Prepositioned frequency synthesizer and method therefor |
| KR100531469B1 (ko) * | 2003-01-09 | 2005-11-28 | 주식회사 하이닉스반도체 | 지연고정 정보저장부를 구비한 아날로그 지연고정루프 |
| KR100524745B1 (ko) * | 2003-02-25 | 2005-11-01 | 엘지전자 주식회사 | 주파수 위상 동기 장치 및 방법 |
| JP2006279849A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 電圧保持回路及びクロック同期回路 |
| JP4976086B2 (ja) * | 2006-09-14 | 2012-07-18 | 株式会社リコー | 昇降圧ｄｃ−ｄｃコンバータ |
| DE102007059977B4 (de) * | 2006-12-12 | 2011-03-31 | Concentris Gmbh | Vorrichtung zum Betrieb eines mikromechanischen Federbalkens und Messanordnung mit einem solchen Federbalken |
| US8063708B2 (en) * | 2007-05-16 | 2011-11-22 | Hynix Semiconductor Inc. | Phase locked loop and method for operating the same |
| US7812677B2 (en) * | 2007-11-30 | 2010-10-12 | Itt Manufacturing Enterprises, Inc. | Synthesizer characterization in real time |
| CN101202616B (zh) * | 2007-12-14 | 2011-12-28 | 华为技术有限公司 | 控制数据的处理方法及装置 |
| CN101741379B (zh) * | 2009-12-09 | 2012-07-04 | 中国科学院半导体研究所 | 一种快速锁定锁相环的频率综合装置 |
| TWI491172B (zh) * | 2012-06-28 | 2015-07-01 | Holtek Semiconductor Inc | 晶片內振盪裝置 |
| US9813068B2 (en) | 2014-10-03 | 2017-11-07 | Ricoh Company, Ltd. | Spread spectrum clock generator, electronic apparatus, and spread spectrum clock generation method |
| US11296710B2 (en) * | 2020-08-24 | 2022-04-05 | Qorvo Us, Inc. | Digital subsampling PLL with DTC-based SAR phase estimation |
| US11984900B2 (en) * | 2022-09-23 | 2024-05-14 | Qualcomm Incorporated | Tuning voltage tracker for receive/transmit phase-locked loop (PLL) fast switching |
| KR20240159771A (ko) * | 2023-04-30 | 2024-11-06 | 성균관대학교산학협력단 | 개방 루프의 오프셋을 보정할 수 있는 신호 합성 장치 및 방법 |
| KR20240159770A (ko) * | 2023-04-30 | 2024-11-06 | 성균관대학교산학협력단 | 개방 루프의 주파수 오프셋을 보정할 수 있는 신호 합성 장치 및 방법 |
| US20250088343A1 (en) * | 2023-09-12 | 2025-03-13 | Stmicroelectronics International N.V. | Phase-locked loop circuit and corresponding method of operation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4906944A (en) * | 1988-08-17 | 1990-03-06 | Rockwell International Corporation | Integrator controlled time compensated clock oscillator |
| US4980652A (en) * | 1988-09-02 | 1990-12-25 | Nippon Telegraph And Telephone Corporation | Frequency synthesizer having compensation for nonlinearities |
-
1992
- 1992-04-24 JP JP4132036A patent/JPH05304467A/ja active Pending
-
1993
- 1993-04-22 US US08/050,608 patent/US5355098A/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338784A (ja) * | 1993-05-28 | 1994-12-06 | Kenwood Corp | 位相同期回路 |
| EP0664616A2 (en) * | 1994-01-21 | 1995-07-26 | AT&T Corp. | Phase-lock loop initialized by a calibrated oscillator-control value |
| EP0664616A3 (en) * | 1994-01-21 | 1996-05-15 | At & T Corp | Phase locked loop initialized by a calibrated oscillator control variable. |
| JPH09148925A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | Ｐｌｌ回路 |
| WO2002073807A1 (fr) * | 2001-03-09 | 2002-09-19 | Nec Corporation | Generateur de signal d'horloge de reference |
| WO2007108534A1 (ja) * | 2006-03-23 | 2007-09-27 | Matsushita Electric Industrial Co., Ltd. | 電圧制御発振回路 |
| JPWO2007108534A1 (ja) * | 2006-03-23 | 2009-08-06 | パナソニック株式会社 | 電圧制御発振回路 |
| JP4542598B2 (ja) * | 2006-03-23 | 2010-09-15 | パナソニック株式会社 | 電圧制御発振回路 |
| US7982551B2 (en) | 2006-03-23 | 2011-07-19 | Panasonic Corporation | Voltage controlled oscillator having temperature detecting circuit |
| JP2015136229A (ja) * | 2014-01-17 | 2015-07-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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