JPH09148925A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】データ入力された直後だけ電圧制御発振器のク
ロック信号を引き込み周波数付近にクランプすることに
より引き込みの安定化及び引き込み時間を変えずに無信
号時における消費電力を削減するＰＬＬ回路の提供。 【解決手段】データとクロックの位相差を検出する位相
比較器と、ループフィルタと、ループフィルタの出力を
出力信号に変換する電圧制御発振器と、電圧制御発振器
と電源を接続する第１のスイッチと、データが入力され
た時第１のスイッチをオンし、データが断時に第１のス
イッチをオフするデータ断検出回路と、電圧制御発振器
のクロック周波数をクランプする電圧を出力する基準電
圧発生回路と、電圧制御発振器と基準電圧発生回路を接
続する第２のスイッチと、データを所定数カウントする
と第２のスイッチをオフするカウンタ回路を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特に半導体基板上に形成されるＰＬＬ回路に関する。

【０００２】

【従来の技術】ＰＬＬ（Phase locked Loop；位相同期
ループ）回路は、発振器の周波数及び位相が入力信号の
周波数及び位相に一致するように位相差を検出してフィ
ードバック制御を行うための回路である。

【０００３】従来のＰＬＬ回路の構成を図３を参照して
以下に説明する。

【０００４】図３を参照して、位相比較器１の入力端１
１、１２にデータ入力端子９と電圧制御発振器（Voltag
e Controlled Oscilator；ＶＣＯ）３の出力端を接続
し、位相比較器１の出力端をループフィルタ２の入力端
に接続し、ループフィルタ２の出力端を電圧制御発振器
３の入力端３１に接続し、電圧制御発振器３の出力端は
クロック端子１０に接続されてクロック信号として出力
される。

【０００５】基準電圧発生回路５はスイッチ回路７を介
して電圧制御発振器３の入力端３２に接続され、データ
の有無を検出するデータ断検出回路４の入力はデータ入
力端子９に接続され、スイッチ回路７はデータ断検出回
路４の出力信号によりその開閉が制御される。なお、デ
ータ断検出回路を備えた従来のＰＬＬ回路の別の形態と
して、例えば特開平５−２２１３２号公報にはデータが
断した後のＰＬＬ回路のフリーラン特性を向上すること
を目的として、データ（基準信号）をタンク回路を通し
てから位相比較回路に供給するように構成し、基準信号
が断した後の出力信号周波数とフェーズロック状態にお
ける出力信号周波数とのずれを低減させるようにした構
成が提案されている。

【０００６】次に、図３に示した従来のＰＬＬ回路の動
作を説明する。

【０００７】位相比較器１は、データ入力端子９から入
力されたデータ信号と電圧制御発振器３から出力される
クロック信号の位相差を検出する。

【０００８】ループフィルタ２は、低域通過フィルタで
位相比較器１の出力に含まれる不要な高調波成分及び雑
音を除去する。

【０００９】電圧制御発振器３は、電圧入力端子３１に
入力されるループフィルタ２から出力される電圧により
クロック信号の周波数が決まる発振器で、その出力が位
相比較器１にフィードバックされる。

【００１０】この一連の動作により、電圧制御発振器３
の周波数及び位相が、入力データ信号の周波数及び位相
に一致するように制御される。

【００１１】また、ＰＬＬ回路の引き込み時間の短縮及
び引き込みの安定化のため、データ信号が入力されない
とき、例えば電源投入時またはデータ断時にデータ断検
出回路４がデータ断を検出してスイッチ回路７を閉成
し、基準電圧発生回路５からの出力電圧を電圧制御発振
器３に出力する（この時ループフィルタ２の出力は電圧
制御発振器３の端子３１に入力されている）。

【００１２】その際、基準電圧発生回路５の出力電圧と
して、電圧制御発振器３から出力されるクロック信号が
引き込み周波数付近になるような電圧に設定することに
より、その後データ信号が入力されてもデータ信号と電
圧制御発振器３の出力するクロック信号と位相差が少な
いため、引き込み時間の短縮及び引き込みの安定化を行
うことができる。

【００１３】図４のタイミング図を参照して、このＰＬ
Ｌ回路の動作を更に説明する。図４（ａ）はデータ信
号、図４（ｂ）はデータ断検出信号、図４（ｃ）は電圧
制御発振器３の出力信号（クロック信号）であり、デー
タが入力されない時（データ断検出時）には、データ断
検出信号はＬｏｗレベル（低レベル）とされ、基準電圧
発生回路５からの出力電圧により電圧制御発振器３が制
御され、クロック信号の周波数は引き込み周波数付近
（「ＶＣＯクランプ周波数」ともいう）にクランプされ
る。

【００１４】データ断の後に、データ信号が入力されて
も、データ信号と電圧制御発振器３の位相差が少ないた
め、図４（ｃ）に示すように、引き込みが行われる。

【００１５】

【発明が解決しようとする課題】従来、ＰＬＬ回路は、
引き込みの安定化、及び引き込み時間の短縮化のため
に、無信号時（データ断時）には電圧制御発振器は引き
込み周波数付近にクランプされるように構成されてい
る。

【００１６】しかしながら、この場合、無信号時でも電
圧制御発振器が作動するため、無信号時における消費電
力が増加するという問題点を有している。

【００１７】従って、本発明は、上記問題点を解消し、
データ入力された直後だけ電圧制御発振器のクロック信
号を引き込み周波数付近にクランプすることにより、Ｐ
ＬＬの引き込みの安定化及び引き込み時間を変えずに無
信号時における消費電力を削減するＰＬＬ回路を提供す
ることを目的とする。

【００１８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、データ信号と出力信号との位相差を検出
する位相比較回路と、該位相比較回路の出力を入力とす
るループフィルタと、該ループフィルタの出力を入力し
前記出力信号を出力する電圧制御発振器と、を備えたＰ
ＬＬ回路において、データ信号の断検出時に前記電圧制
御回路を非活性化する信号を出力する手段と、データ信
号断後、データ信号が入来した際、所定個数のデータ信
号が入来した期間だけ前記電圧制御発振器を所定の引き
込み周波数にクランプするように制御する手段と、を備
えたことを特徴とするＰＬＬ回路を提供する。

【００１９】本発明は、好ましくは、カウンタ回路を用
いることによりデータが入力された直後にだけ電圧制御
発振器のクロック信号を引き込み周波数付近にクランプ
することによりＰＬＬの引き込みの安定化及び引き込み
時間を変えることなく、無信号時における消費電力を低
減するように構成したものである。

【００２０】

【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。

【００２１】図１は、本発明の一実施形態に係るＰＬＬ
回路の構成を示す図である。図１を参照して、本実施形
態に係るＰＬＬ回路は、データ入力端子９から入力され
たデータとクロック出力端子１０に出力されるクロック
信号との位相差を検出する位相比較器１と、位相比較器
１の出力に含まれる不要な高調波成分及び雑音を除去す
るループフィルタ２と、ループフィルタ２の出力電圧を
クロック信号に変換する電圧制御発振器３と、データ入
力端子９に接続され、データが入来している時には第１
のスイッチ回路６をオン（閉成）し、データ信号の断検
出時には、電源端子ＶＤＤと電圧制御発振器３の電源入
力端子３３の間に挿入された第１のスイッチ回路６をオ
フ（開放）する切換信号を出力するデータ断検出回路４
と、データ入力端子９に接続され、データ信号を予め定
めた所定数計数すると第２のスイッチ回路７をオフ（開
放）する切換信号を出力するカウンタ回路８と、第２の
スイッチ回路７がオン（閉成）状態のとき、電圧制御発
振器３が出力するクロック信号の周波数を制御する電圧
を電圧制御発振器３の端子３２に出力する基準電圧発生
回路５と、から構成されている。

【００２２】次に、本実施形態に係るＰＬＬ回路の回路
動作を説明する。データ信号が入力されている間は、従
来のＰＬＬ回路と同じ動作であるが、データ信号が入力
されないとき、例えば電源投入時またはデータ断時に
は、データ断検出回路４によりデータ断検出信号が出力
されてスイッチ回路６がオフ（開放）となり、電源が供
給されないため電圧制御発振器３が停止する。

【００２３】次に、データ信号が入力されると、データ
断検出回路４によりスイッチ回路６がオン（閉成）し、
電圧制御発振器３が動作状態となる。

【００２４】同時に、カウンタ回路８によりスイッチ回
路７がオン（閉成）し、電圧制御発振器３に基準電圧発
生回路から出力される電圧が入力される。

【００２５】その際、基準電圧発生回路５からの出力電
圧が電圧制御発振器３の出力するクロック信号が引き込
み周波数付近になるような電圧に設定されているため、
電圧制御発振器３から出力されるクロック信号は引き込
み周波数付近にクランプされる。

【００２６】その後、カウンタ回路８がデータ信号を予
め定めた所定数分カウントすると、カウンタ回路８はス
イッチ回路７をオフとする切換信号を出力し、ＰＬＬ回
路は引き込み動作を行う。

【００２７】このように無信号時に電圧制御発振器３を
停止させることにより、消費電力を低減することができ
る。

【００２８】図２のタイミング図を参照して更に詳細に
説明する。図２（ａ）はデータ信号、図２（ｂ）はデー
タ断検出回路４から出力されるデータ断検出信号、図２
（ｃ）はカウンタ回路８の出力信号、図２（ｄ）は電圧
制御発振器３の出力信号（ＶＣＯ出力信号）をそれぞれ
示している。

【００２９】図２を参照して、データが入力されないと
きは、データ断検出回路４によりデータ断検出信号がＬ
ｏｗレベルとされ、スイッチ回路６はオフ状態とされる
ため、電圧制御発振器３は、図２（ｄ）に示すように停
止する（ＶＣＯ出力信号は出力されない）。

【００３０】図２（ａ）のデータ信号が入力されると、
カウンタ回路８の出力信号（図２（ｃ）参照）により、
スイッチ回路７がオンし、基準電圧発生回路５から出力
される電圧により、電圧制御発振器３が制御され、図２
（ｄ）に示すように、クロック信号の周波数は引き込み
周波数付近にクランプされる。

【００３１】その後、カウンタ回路８がデータ信号を所
定数カウントすると、カウンタ回路８からの出力により
スイッチ回路７がオフされ、図２（ｄ）に示すように、
引き込み動作を行う。

【００３２】

【発明の効果】以上説明したように、本発明のＰＬＬ回
路によれば、カウンタ回路を用いることにより、データ
が入力された直後だけ電圧制御発振器のクロック信号を
引き込み周波数付近にクランプすることにより、ＰＬＬ
の引き込みの安定化及び引き込み時間を変えることな
く、無信号時における消費電力を少なくすることができ
る効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態のＰＬＬ回路の構成を示す
図である。

【図２】本発明の一実施形態のＰＬＬ回路の動作を説明
するタイミング図である。

【図３】従来のＰＬＬ回路の構成を示す図である。

【図４】従来のＰＬＬ回路の動作を説明するタイミング
図である。

【符号の説明】

１ 位相比較器 ２ ループフィルタ ３ 電圧制御発振器 ４ データ断検出回路 ５ 基準電圧発生回路 ６、７ スイッチ回路 ８ カウンタ回路 ９ データ入力端子 １０ クロック出力端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】データ信号と出力信号との位相差を検出す
   る位相比較回路と、該位相比較回路の出力を入力とする
   ループフィルタと、該ループフィルタの出力を入力し前
   記出力信号を出力する電圧制御発振器と、を備えたＰＬ
   Ｌ回路において、 データ信号の断検出時に前記電圧制御回路を非活性化す
   る信号を出力する手段と、 データ信号断後、データ信号が入来した際、所定個数の
   データ信号が入来した期間だけ前記電圧制御発振器を所
   定の引き込み周波数にクランプするように制御する手段
   と、を備えたことを特徴とするＰＬＬ回路。
2. 【請求項２】前記電圧制御発振器と電源との間にスイッ
   チを挿入し、前記データ信号の断検出時に前記スイッチ
   を開放状態とすることを特徴とする請求項１記載のＰＬ
   Ｌ回路。
3. 【請求項３】前記電圧制御発振器を所定の引き込み周波
   数にクランプする基準電圧を供給する基準電圧発生手段
   と、 前記基準電圧発生手段と前記電圧制御発振器との間に挿
   入された第２のスイッチと、 前記データ信号が入来時点から、データ信号を計数する
   と共に前記第２のスイッチを閉成して前記基準電圧発生
   手段から所定の引き込み周波数にクランプする前記基準
   電圧を前記電圧制御発振器に供給するように制御するカ
   ウンタ手段と、 を備え、 前記カウンタ手段が、予め定めた所定数分データ信号を
   計数した時点で、前記第２のスイッチを開放するよう制
   御することを特徴とする請求項１または２記載のＰＬＬ
   回路。
4. 【請求項４】データとクロックの位相差を検出する位相
   比較器と、 前記位相比較器の出力に含まれる不要な高調波成分及び
   雑音を除去するループフィルタと、 前記ループフィルタの出力をクロック信号に変換する電
   圧制御発振器と、 前記電圧制御発振器と電源との間に挿入された第１のス
   イッチと、 データが入力されているときに前記第１のスイッチをオ
   ンし、データが入力されなくなると前記第１のスイッチ
   回路をオフするように制御するデータ断検出回路と、 前記電圧制御発振器のクロック周波数を所定周波数にク
   ランプする電圧を出力する基準電圧発生回路と、 前記電圧制御発振器と前記基準電圧発生回路との間に挿
   入された第２のスイッチと、 データを所定数カウントすると前記第２のスイッチをオ
   フするように制御するカウンタ回路と、 を備えたことを特徴とするＰＬＬ回路。