JPH10200406A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 位相周波数比較器のアンロックが検出された
とき，チャージポンプ以降のループをバイパスして発振
器の段数を切り替えて，ループの応答速度を改善すると
共に，電圧制御発振器の特性が変化した場合でも発振器
の段数をフィードバックループを構成して自動的に切り
替えることにより，素子ばらつきや電源電圧変動，温度
温度の影響を受けにくくする。 【解決手段】 電圧制御発振器１００が，制御部１０４
からの出力信号を入力する２個以上の発振器１０５〜１
０８およびスイッチ１０９〜１１２とから構成され，さ
らに位相周波数比較器１０１からの出力信号を入力とす
るアンロック検出回路１１５と，アンロック検出回路１
１５からの出力と外部からの周波数切り替え信号とを入
力し，スイッチ１０９〜１１２を制御する信号を選択・
出力するセレクタ１１４とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は，シングルチップの
マクロコンピュータなどの内部で用いられるクロック発
生回路に含まれるＰＬＬ（フェイズロックドループ）回
路に関する。

【０００２】

【従来の技術】図５は，従来におけるＰＬＬ回路の構成
を示すブロック図である。図において，１０１は外部か
らの入力信号Ｓ１（ｆｒｅｆ）と可変分周器出力信号Ｓ
２とを入力し，その位相および周波数差を検出して出力
する位相周波数比較器，１０２は位相周波数比較器１０
１からの出力信号を入力し，電流に変換するチャージポ
ンプ，１０３はチャージポンプ１０２からの出力電流を
電圧に変換するラグあるいはラグリード型のループフィ
ルタ，１０４はループフィルタ１０３からの出力を後述
する電圧制御発振器の入力信号に変換する制御部であ
る。

【０００３】また，１００は入力電圧に応じて出力周波
数が変化する電圧制御発振器（ＶＣＯ）であり，発振器
（ＯＳＣ１〜ＯＳＣ４）１０５〜１０８と，分周比選択
信号Ｓ３で制御されるスイッチ１０９〜１１２（以下，
ＳＷ１〜ＳＷ４という）とから構成されている。

【０００４】また，１１３は外部からの分周比選択信号
Ｓ３（ＳＥＬ）が入力される可変分周器，１１４は分周
比選択信号Ｓ４を出力するセレクタである。

【０００５】分周比選択信号Ｓ３は，セレクタ１１４を
介して電圧制御発振器１００と可変分周器１１３の両方
に入力され，出力信号Ｓ４の周波数を切り替える。この
ＰＬＬ回路の目的は，システム全体の動作のタイムベー
スであるシステムクロックｆｒｅｆを入力信号とし，こ
れを周波数逓倍した出力信号ｆｏｕｔを得ることであ
る。以下，その動作を説明する。

【０００６】位相周波数比較器１０１には入力信号Ｓ１
と可変分周器１１３からの出力信号Ｓ２が入力され，こ
の２つの入力信号間の位相および周波数差に応じた信号
が出力される。チャージポンプ１０２には位相周波数比
較器１０１からの出力信号が入力され，入力信号Ｓ１に
対し，可変分周器１１３からの出力信号Ｓ２の周波数あ
るいは位相が大きいあるいは進んでいる場合は電流を吸
い込み，また，これと反対の場合は電流を吐き出す。

【０００７】ループフィルタ１０３にはチャージポンプ
１０２からの電流が入力され，フィルタリングされたア
ナログ電圧が出力される。電圧制御発振器１００にはル
ープフィルタ１０３からの出力信号およびセレクタ１１
４から分周比選択信号Ｓ３が入力される。

【０００８】ループフィルタ１０３から入力されるアナ
ログ電圧に対しては，これに応じた出力周波数の信号が
出力され，分周比選択信号Ｓ３に対してはデジタルで出
力信号を切り替える。可変分周器１１３には出力信号Ｓ
４および分周比選択信号Ｓ３が入力され，電圧制御発振
器１００の出力信号を分周して出力する。分周比は分周
比選択信号Ｓ３により切り替えられる。

【０００９】以上のように，ＰＬＬ回路では入力信号Ｓ
１と可変分周器１１３からの出力信号Ｓ２の位相，およ
び周波数が同じになるようなフィードバック制御が行わ
れている。

【００１０】次に，電圧制御発振器１００について述べ
る。ループフィルタ１０３から入力されるアナログ電圧
は制御部１０４に入力され，制御信号が出力される。こ
の制御信号は発振器ＯＳＣ１〜ＯＳＣ４に入力され，制
御部１０４の入力電圧に応じて発振周波数が変化する。
スイッチＳＷ１〜ＳＷ４は電圧制御発振器１００の動作
周波数範囲を選択するために設けられており，高周波で
発振させる場合にはスイッチＳＷ１を選択し，低周波で
発振させる場合にはスイッチＳＷ４を選択する。

【００１１】さて，従来のＰＬＬ回路は発振周波数を切
り替えるとループゲインが変化するため，系全体の応答
も変化し，安定性が損なわれる場合が生じるという問題
点もあった。そこで，このような問題点を解消するため
に，以下の図６に示すように，発振周波数を切り替える
と同時に，ループフィルタも切り替え，閉ループ伝達特
性をなるべく一定にしている。

【００１２】図６は，従来におけるＰＬＬ回路の構成を
示すブロック図である。図において，基本的な動作は前
述した図５と同様であるが，構成としてループフィルタ
１０３ａ，１０３ｂの２組もち，これを分周比選択信号
ＳＥＬによりスイッチ６０１（ＳＷ５）で切り替えてい
る点が異なる。

【００１３】このような構成は，出力周波数を切り替え
たとき，電圧制御発振器１００の伝達特性が変わってし
まう場合に必要となる。すなわち，ループフィルタの特
性はフィードバックループ内の各ブロックの伝達特性と
ＰＬＬ回路全体の所望の特性から決定されるものであ
り，あるブロックの伝達特性が変わってしまうような場
合は２組のループフィルタ１０３ａ，１０３ｂを切り替
えて使用する。

【００１４】また，上記のようなＰＬＬ回路に関連する
参考技術文献として，たとえば特開平６−２６０９３２
号公報が開示されている。ここではループフィルタとそ
れに対応する電圧制御発振器をそれぞれ２組もち，これ
らを出力周波数に応じて切り替えている。

【００１５】

【発明が解決しようとする課題】しかしながら，上記に
示されるような従来のＰＬＬ回路（図５，特開平６−２
６０９３２号公報）にあっては，まず，ループの応答が
遅いため，発振周波数を高周波から低周波に切り替える
のに時間がかかるという問題点があった。また，発振器
ＯＳＣの段数で発振周波数を切り替えているため，各段
毎の特性をそろえる必要があり，さらに素子ばらつき，
電源電圧変動および温度変動に対する影響を受けにくい
構成にしなければならないという問題点があった。

【００１６】また，図６に示されるような従来のＰＬＬ
回路にあっては，ループフィルタにはコンデンサが含ま
れているため，回路規模の増大を招来させてしまうとい
う問題点があった。また，回路規模の増大を回避するた
めにループフィルタを１種類のみとした場合は，出力周
波数を切り替えたときに前述したように，閉ループ伝達
特性が変わるため，高周波出力時および低周波出力時の
両方で安定動作させるのは困難である。

【００１７】さらに，従来のＰＬＬ回路におけるループ
フィルタは抵抗とコンデンサ（あるいはアンプを含む）
から構成されているため，モノシリック化した場合は前
述したように回路規模の増大を招来させてしまうという
問題点があった。また，ループフィルタの定数は絶対値
で効いてくるため，素子ばらつきの影響が大きく，かつ
温度依存性も高く，さらにはノイズの影響を受けやすい
という問題点があった。

【００１８】また，一般的にＰＬＬが安定状態のとき，
電圧制御発振器の入力電圧は，電源電圧の１／２付近で
あることが望ましい。しかしながら，素子ばらつき，あ
るいは電源電圧変動および温度変動の影響を受けて，グ
ランドレベルあるいは電源電圧レベル付近にまで電圧制
御発振器の入力電圧が変動するため，動作が不安定にな
ってしまうと共に，最悪の場合は安定点から外れてしま
うという問題点があった。

【００１９】本発明は，上記に鑑みてなされたものであ
って，位相周波数比較器のアンロックが検出されたと
き，チャージポンプ以降のループをバイパスして発振器
の段数を切り替えることにより，ループの応答速度を改
善すると共に，電圧制御発振器の特性が変化した場合で
も発振器の段数をフィードバックループを構成して自動
的に切り替えることにより，素子ばらつきの影響，ある
いは電源電圧変動や温度温度の影響を受けにくいＰＬＬ
回路を提供することを第１の目的とする。

【００２０】また，チャージアンプとループフィルタを
デジタル回路で構成することにより，発振周波数の切り
替え時に発生する系の不安定化を回避し，またループフ
ィルタに含まれる抵抗・コンデンサあるいはアンプなど
の素子ばらつきや温度依存性の軽減，ノイズの影響を回
避することを第２の目的とする。

【００２１】また，任意に設定したバイアス電圧とルー
プフィルタの出力電圧とが等しくなるように制御部を制
御することにより，電源電圧変動の入力電圧を設定電圧
付近で動作させることが可能なＰＬＬ回路を提供するこ
とを第３の目的とする。

【００２２】また，上記第２および第３の目的を同時に
実現することを第４の目的とする。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るＰＬＬ回路にあっては，分周比が
可変である可変分周器と，入力電圧に応じて出力周波数
が変化する電圧制御発振器と，外部からの基準信号と前
記可変分周器の可変分周器出力信号とを入力し，その位
相および周波数差を検出して出力する位相周波数比較器
と，前記位相周波数比較器からの出力を電流に変換する
チャージポンプと，前記チャージポンプからの出力電流
を電圧に変換するループフィルタと，前記ループフィル
タからの出力を前記電圧制御発振器の入力信号に変換す
る変換手段と，を備えたＰＬＬ回路において，前記電圧
制御発振器が，前記変換手段からの出力信号を入力する
２個以上の発振器および切り替えスイッチとから構成さ
れ，さらに前記位相周波数比較器からの出力信号を入力
とする検出部と，前記検出部からの出力と外部からの周
波数切り替え信号とを入力し，前記切り替えスイッチを
制御する信号を選択・出力するセレクタと，を備えたも
のである。

【００２４】すなわち，位相周波数比較器でアンロック
が検出されたとき，チャージポンプ以降のループをバイ
パスして発振器の段数を切り替えることにより，ループ
の応答速度を改善し，さらに電圧制御発振器の特性が変
化した場合でも発振器の段数をフィードバックループを
構成して自動的に切り替えることにより，素子ばらつき
の影響，あるいは電源電圧変動や温度変動の影響を受け
にくくする。

【００２５】また，請求項２に係るＰＬＬ回路にあって
は，前記チャージポンプと前記ループフィルタとが，デ
ジタルフィルタとＤ／Ａコンバータとで構成されるもの
である。

【００２６】すなわち，チャージポンプとループフィル
タとをデジタル回路で構成することにより，発振周波数
の切り替え時に発生する系の安定性に関する問題が回避
され，さらにループフィルタに含まれる抵抗やコンデン
サ（あるいはアンプを含む）の素子ばらつきの影響や温
度依存性を軽減させ，およびノイズの影響を受けにくく
する。

【００２７】また，請求項３に係るＰＬＬ回路にあって
は，前記ループフィルタからの出力と基準電圧の差分と
を増幅し，前記変換手段に出力する増幅器と，前記増幅
器を制御するロジック回路と，を備えたものである。

【００２８】すなわち，任意に設定したバイアス電圧と
ループフィルタの出力電圧とが等しきなるように制御部
を制御することにより，素子バラツキの影響や電源電圧
依存性を軽減させ，および電圧制御発振器の入力電圧の
変動を抑制する。

【００２９】また，請求項４に係るＰＬＬ回路にあって
は，前記デジタルフィルタからの出力および基準データ
を入力するコンパレータと，前記コンパレータの出力を
入力とし，前記Ｄ／Ａコンバータに出力するロジック回
路と，を備えたものである。

【００３０】すなわち，上記請求項２および請求項３の
両方を兼ね備えることにより，ノイズに強く，しかも温
度変動あるいは電源電圧変動が生じた場合でも，理想的
な条件でＰＬＬを動作させることが可能となる。

【００３１】

【発明の実施の形態】以下，本発明のＰＬＬ回路につい
て添付図面を参照し，〔実施の形態１〕，〔実施の形態
２〕，〔実施の形態３〕，〔実施の形態４〕の順に詳細
に説明する。

【００３２】〔実施の形態１〕 （実施の形態１の構成）図１は，実施の形態１に係るＰ
ＬＬ回路の構成を示すブロック図である。なお，このＰ
ＬＬ回路は，前述した図５と同様の要素はそのまま用い
るものとする。以下，重複する部分を含めて説明する。

【００３３】図１において，１０１は外部からの基準信
号Ｓ１と可変分周器出力信号Ｓ２とを入力し，その位相
および周波数差を検出して出力する位相周波数比較器，
１０２は位相周波数比較器１０１からの出力を電流に変
換するチャージポンプ，１０３はチャージポンプ１０２
からの出力電流を電圧に変換するループフィルタ，１０
４はループフィルタ１０３からの出力を電圧制御発振器
の入力信号に変換する変換手段としての制御部である。

【００３４】また，１００は入力電圧に応じて出力周波
数が変化する電圧制御発振器（ＶＣＯ）であり，発振器
（ＯＳＣ１〜ＯＳＣ４）１０５〜１０８と，スイッチ
（ＳＷ１〜ＳＷ４）１０９〜１１２とから構成されてい
る。

【００３５】また，１１３は分周比が可変である可変分
周器，１１４は後述するアンロック検出回路からの出力
と外部からの周波数切り替え信号を入力としてスイッチ
ＳＷ１〜ＳＷ４を制御する信号を出力するセレクタ，１
１５は位相周波数比較器１０１からの出力を入力し，位
相周波数比較器１０１のアンロックを検出するアンロッ
ク検出回路，１１６はアンロック検出回路１１５の出力
（ＵＰ／ＤＯＷＮ）に応じたカウントを実行し，所定値
に達した場合にその値をセレクタ１１４に与えるアップ
／ダウンカウンタである。

【００３６】（実施の形態１の動作）次に，以上のよう
に構成されたＰＬＬ回路の動作について説明する。ま
ず，スイッチの切り替えについて述べると，分周比選択
信号Ｓ３（ＳＥＬ）は２ビットの信号線で，ＳＥＬ＝０
のときスイッチＳＷ１がオン，以下ＳＥＬ＝１のときス
イッチＳＷ２がオン，ＳＥＬ＝２のときスイッチＳＷ３
がオン，ＳＥＬ＝３のときスイッチＳＷ４がオンとな
る。また，スイッチＳＷ１〜ＳＷ４は同時に２つ以上オ
ンすることがないものとする。

【００３７】また，この実施の形態では出力周波数が２
通りに設定可能であるとする。高周波数側はスイッチＳ
Ｗ２がオン，低周波数側はスイッチＳＷ３がオンである
とする。アップ／ダウンカウンタ１１６はアンロック検
出回路１１５からの出力がＵＰであればカントアップ
し，ＤＯＷＮであればカウントダウンする。そして，所
定の回数以上カウントアップあるはカウントダウンする
と，アップ／ダウンカウンタ１１６はセレクタ１１４に
信号を出力し，セレクタ１１４がオンしているスイッチ
ＳＷ１〜ＳＷ４の切り替えを行う。

【００３８】すなわち，カウントアップ時にはスイッチ
の番号の小さい方へ（たとえば，現在スイッチＳＷ２が
オンであればスイッチＳＷ１に），カウントダウン時に
は番号の大きい方へ（たとえば，現在スイッチＳＷ２が
オンであればスイッチＳＷ３に）切り替えられる。

【００３９】さて，ここで初期状態では低周波数側で動
作されているものする。すなわち，スイッチＳＷ３がオ
ンとなっている。位相周波数比較器１０１の出力は，し
ばらくの間ＵＰ側がオンのままの状態となる。これによ
りセレクタ１１４はオンとなっているスイッチＳＷ３を
スイッチＳＷ２に切り替える。この切り替えられるまで
の時間はループフィルタ１０３の電圧が上昇するよりも
速いものとする。

【００４０】ＳＷ２に切り替わると，電圧制御発振器１
００の出力周波数は当然大きくなるので，位相周波数比
較器１０１の出力は，ＵＰ，ＤＯＷＮ側共に出力されな
い状態（ハイインピーダンス状態）か，あるいはＤＯＷ
Ｎ側が出力される状態になる。ハイインピーダンス状態
になれば，アップ／ダウンカウンタ１１６が停止するの
で，通常のループが形成される。一方，上記とは反対
に，周波数が上がり過ぎた状態になればアップ／ダウン
カウンタ１１６はダウンカウントを開始し，再びスイッ
チＳＷ３がオンとなる。

【００４１】上記動作は，温度変動および電源電圧変動
により電圧制御発振器１００の発振周波数が変化した場
合でも自動的に行われる動作である。したがって，位相
周波数比較器１０１のアンロックが検出されたとき，チ
ャージポンプ１０２以降のループをバイパスして，発振
器１０５〜１０８の段数を切り替えることでループの応
答速度を改善し，さらに電圧制御発振器１００の特性が
変化した場合でも発振器の段数をフィードバックループ
を構成して自動的に切り替えることにより，素子ばらつ
きの影響，あるいは電源電圧変動や温度変動による影響
を受けにくくすることができる。

【００４２】〔実施の形態２〕 （実施の形態２の構成）図２は，実施の形態２に係るＰ
ＬＬ回路の構成を示すブロック図である。本回路は，前
述した実施の形態１の図１に対し，チャージポンプ１０
２およびループフィルタ１０３をデジタルフィルタ２０
１とＤ／Ａコンバータ２０２で構成し，他の構成は図１
と同様とする。したがって，他の構成要素およびその機
能は実施の形態１と同様であるので，図１と同一符号を
付し，その説明は省略する。

【００４３】（実施の形態２の動作）次に，以上のよう
に構成されたＰＬＬ回路の動作について，その特徴とな
る部分を説明する。ここでフィルタ定数はデジタルデー
タを設定する。デジタルフィルタ２０１の特性は素子の
ばらつき，電源電圧依存性，温度依存性がない。このた
め，これらに起因する問題が基本的に発生しなくなる。
さらに，デジタル回路であるので，耐ノイズ性がアナロ
グ回路で構成した場合に比べて数段アップし，ノイズの
問題も解消される。

【００４４】〔実施の形態３〕 （実施の形態３の構成）図３は，実施の形態３に係るＰ
ＬＬ回路の構成を示すブロック図である。本回路は，前
述した実施の形態１の図１に対し，ループフィルタ１０
３と制御部１０４との間に，ループフィルタ１０３の出
力に追従するモードと直前のアナログ出力電圧を保持す
るホールドモードをもつ増幅器３０１を接続し，さらに
増幅器３０１を制御するロジック回路３０２を付加して
構成し，他の構成は図１と同様とする。

【００４５】また，バイアス電圧Ｖｂを反転入力，ルー
プフィルタ１０３の出力を非反転入力とする。したがっ
て，他の構成要素およびその機能は実施の形態１と同様
であるので，図１と同一符号を付し，その説明は省略す
る。

【００４６】（実施の形態３の動作）次に，以上のよう
に構成されたＰＬＬ回路の動作について，その特徴とな
る部分を説明する。ロジック回路３０２には間欠的にモ
ードを切り替える信号が入力される。追従するモードに
なると，ループフィルタ１０３の出力が設定したバイア
ス電圧Ｖｂになるように制御部１０４が制御される。

【００４７】次に，ホールドモードに入り，ＰＬＬは通
常動作となる。そして，この動作が繰り返し実行される
ことで，ループフィルタ１０３の出力電圧がほぼＶｂに
なる。

【００４８】すなわち，任意に設定したバイアス電圧Ｖ
ｂとループフィルタ１０３の出力電圧とを等しくなるよ
うに制御部１０４を制御することで，電圧制御発振器１
００の入力電圧を設定電圧付近で動作させることができ
る。したがって，温度変動あるいは電源電圧変動が生じ
た場合でも，理想的な条件でＰＬＬを動作させることが
できる。

【００４９】〔実施の形態４〕 （実施の形態４の構成）図４は，実施の形態４に係るＰ
ＬＬ回路の構成を示すブロック図である。本回路は，前
述した実施の形態２の図２および実施の形態３の図３の
両方の構成を有している。すなわち，基準データとデジ
タルフィルタ２０１の出力を入力するコンパレータ４０
１と，コンパレータ４０１の出力を入力とし，Ｄ／Ａコ
ンバータ２０２に出力するロジック回路４０２とを設け
た構成となっている。したがって，他の構成要素および
その機能は実施の形態３と同様であるので図３と同一符
号を付し，その説明は省略する。

【００５０】（実施の形態４の動作）次に，以上のよう
に構成されたＰＬＬ回路の動作について，その特徴とな
る部分を説明する。この回路の基本的な動作は前述した
実施の形態３と同様であり，アナログ信号がデジタル信
号に置き換わるものである。したがって，ノイズに強
く，しかも温度変動あるいは電源電圧変動が生じた場合
でも，理想的な条件でＰＬＬを動作させることができ
る。

【００５１】

【発明の効果】以上説明したように，本発明に係るＰＬ
Ｌ回路（請求項１）によれば，位相周波数比較器でアン
ロックが検出されたとき，チャージポンプ以降のループ
をバイパスして発振器の段数を切り替えるため，ループ
の応答速度を改善することができ，さらに電圧制御発振
器の特性が変化した場合でも発振器の段数をフィードバ
ックループを構成して自動的に切り替えるため，素子ば
らつきの影響，あるいは電源電圧変動や温度変動の影響
を受けにくくすることができる。

【００５２】また，本発明に係るＰＬＬ回路（請求項
２）によれば，チャージポンプとループフィルタとをデ
ジタル回路で構成するため，発振周波数の切り替え時に
発生する系の安定性に関する問題を回避することがで
き，さらにループフィルタに含まれる抵抗やコンデンサ
（あるいはアンプを含む）の素子ばらつきの影響や温度
依存性が軽減すると共にノイズの影響を受けにくくする
ことができる。

【００５３】また，本発明に係るＰＬＬ回路（請求項
３）によれば，任意に設定したバイアス電圧とループフ
ィルタの出力電圧とが等しきなるように制御部を制御す
るため，素子バラツキの影響や電源電圧依存性が軽減す
ると共に電圧制御発振器の入力電圧の変動を抑制するこ
とができる。

【００５４】また，本発明に係るＰＬＬ回路（請求項
４）によれば，上記請求項２および請求項３の両方を兼
ね備えるため，ノイズに強く，しかも温度変動あるいは
電源電圧変動が生じた場合でも，理想的な条件でＰＬＬ
を動作させることができる。

【図面の簡単な説明】

【図１】実施の形態１に係るＰＬＬ回路の構成を示すブ
ロック図である。

【図２】実施の形態２に係るＰＬＬ回路の構成を示すブ
ロック図である。

【図３】実施の形態３に係るＰＬＬ回路の構成を示すブ
ロック図である。

【図４】実施の形態４に係るＰＬＬ回路の構成を示すブ
ロック図である。

【図５】従来におけるＰＬＬ回路の構成を示すブロック
図である。

【図６】従来におけるＰＬＬ回路の構成を示すブロック
図である。

【符号の説明】

１００ 電圧制御発振器 １０１ 位相周波数比較器 １０２ チャージポンプ １０３ ループフィルタ １０４ 制御部 １０５〜１０８ 発振器（ＯＳＣ１〜ＯＳＣ４） １０９〜１１２ ＳＷ１〜ＳＷ４ １１４ セレクタ １１５ アンロック検出回路 １１６ アップ／ダウンカウンタ ２０１ デジタルフィルタ ２０２ Ｄ／Ａコンバータ ３０１ 増幅器 ３０２，４０２ ロジック回路 ４０１ コンパレータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 分周比が可変である可変分周器と，入力
   電圧に応じて出力周波数が変化する電圧制御発振器と，
   外部からの基準信号と前記可変分周器の可変分周器出力
   信号とを入力し，その位相および周波数差を検出して出
   力する位相周波数比較器と，前記位相周波数比較器から
   の出力を電流に変換するチャージポンプと，前記チャー
   ジポンプからの出力電流を電圧に変換するループフィル
   タと，前記ループフィルタからの出力を前記電圧制御発
   振器の入力信号に変換する変換手段と，を備えたＰＬＬ
   回路において，前記電圧制御発振器が，前記変換手段か
   らの出力信号を入力する２個以上の発振器および切り替
   えスイッチとから構成され，さらに前記位相周波数比較
   器からの出力信号を入力とする検出部と，前記検出部か
   らの出力と外部からの周波数切り替え信号とを入力し，
   前記切り替えスイッチを制御する信号を選択・出力する
   セレクタと，を備えたことを特徴とするＰＬＬ回路。
2. 【請求項２】 前記チャージポンプと前記ループフィル
   タとが，デジタルフィルタとＤ／Ａコンバータとで構成
   されることを特徴とする請求項１に記載のＰＬＬ回路。
3. 【請求項３】 前記ループフィルタからの出力と基準電
   圧の差分とを増幅し，前記変換手段に出力する増幅器
   と，前記増幅器を制御するロジック回路と，を備えたこ
   とを特徴とする請求項１に記載のＰＬＬ回路。
4. 【請求項４】 前記デジタルフィルタからの出力および
   基準データを入力するコンパレータと，前記コンパレー
   タの出力を入力とし，前記Ｄ／Ａコンバータに出力する
   ロジック回路と，を備えたことを特徴とする請求項２ま
   たは３に記載のＰＬＬ回路。