JPH0530067B2 - - Google Patents
Info
- Publication number
- JPH0530067B2 JPH0530067B2 JP59052049A JP5204984A JPH0530067B2 JP H0530067 B2 JPH0530067 B2 JP H0530067B2 JP 59052049 A JP59052049 A JP 59052049A JP 5204984 A JP5204984 A JP 5204984A JP H0530067 B2 JPH0530067 B2 JP H0530067B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- film
- conductive
- etching
- electrical contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 57
- 239000011347 resin Substances 0.000 claims description 30
- 229920005989 resin Polymers 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 23
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000012528 membrane Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 239000012799 electrically-conductive coating Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は集積回路の電気接触口上に相互接続線
を配置する方法に係る。この配置法は特にMOS
形（金属−酸化物−半導体）集積回路の製造で使
用され得る。
を配置する方法に係る。この配置法は特にMOS
形（金属−酸化物−半導体）集積回路の製造で使
用され得る。
添付図面の第１図に先行技術による前記配置法
の一過程を示したが、この図では集積回路２が例
えばMOS形トランジスタのソース又はドレーン
などに該当するドープした半導体の能動ゾーン４
を有しており、該ゾーンがこの集積回路の別の能
動ゾーン（図示せず）に電気的に接続されること
になる。能動ゾーン４は酸化物膜６で被覆されて
おり、この膜６に該ゾーン４の電気接触口７が形
成されているが、これは前記酸化膜６上に配置し
た適切なマスクを介してこの膜６の化学的エツチ
ング処理を行うことにより形成したものである。
集積回路の能動ゾーン４と前記の別の能動ゾーン
との間の相互接続は該集積回路全体を１つの導電
膜８で被覆し、次いでこの膜８をエツチング処理
することによつて実現される。膜８は一定の厚み
を有しているため前記の電気接触口７上には凹部
が形成されている。
の一過程を示したが、この図では集積回路２が例
えばMOS形トランジスタのソース又はドレーン
などに該当するドープした半導体の能動ゾーン４
を有しており、該ゾーンがこの集積回路の別の能
動ゾーン（図示せず）に電気的に接続されること
になる。能動ゾーン４は酸化物膜６で被覆されて
おり、この膜６に該ゾーン４の電気接触口７が形
成されているが、これは前記酸化膜６上に配置し
た適切なマスクを介してこの膜６の化学的エツチ
ング処理を行うことにより形成したものである。
集積回路の能動ゾーン４と前記の別の能動ゾーン
との間の相互接続は該集積回路全体を１つの導電
膜８で被覆し、次いでこの膜８をエツチング処理
することによつて実現される。膜８は一定の厚み
を有しているため前記の電気接触口７上には凹部
が形成されている。
相互接続線８ａ（第２図参照）を形成するには
前記の導電膜８上に絶縁膜１０をデポジツトし、
次いでこの膜１０のエツチングを行つてこの絶縁
体１０が前記電気接触口７内にのみ残留している
状態を得る。次にエツチングマスクを樹脂膜１２
部分に形成し、その後導電膜８を例えば簡単な化
学的エツチング処理により等方性が得られるよ
う、又はCCl4の如き化合物を含むプラズマによ
り異方性が得られるようエツチング処理する。次
いで前記の樹脂類を除去すると第２図に断面図で
示されているような相互接続線８ａが得られる。
前記の導電膜８上に絶縁膜１０をデポジツトし、
次いでこの膜１０のエツチングを行つてこの絶縁
体１０が前記電気接触口７内にのみ残留している
状態を得る。次にエツチングマスクを樹脂膜１２
部分に形成し、その後導電膜８を例えば簡単な化
学的エツチング処理により等方性が得られるよ
う、又はCCl4の如き化合物を含むプラズマによ
り異方性が得られるようエツチング処理する。次
いで前記の樹脂類を除去すると第２図に断面図で
示されているような相互接続線８ａが得られる。
前述の方法を用いれば相互接続線をこれらが電
気接触口からはみ出ることのないように該接触口
上に形成することができるが、そのためには２種
の樹脂膜を必要とする。
気接触口からはみ出ることのないように該接触口
上に形成することができるが、そのためには２種
の樹脂膜を必要とする。
本発明の目的は、単一の樹脂膜しか必要とせ
ず、相互接続線の幅が電気接触口の直径を越えな
いように形成することができ、集積密度が向上す
る、簡略化した相互接続線の形成方法を提供する
ことにある。
ず、相互接続線の幅が電気接触口の直径を越えな
いように形成することができ、集積密度が向上す
る、簡略化した相互接続線の形成方法を提供する
ことにある。
本発明によれば、前述の目的は、能動ゾーンの
上に絶縁膜が形成されてなる集積回路の、縁が集
積回路の表面に対してほぼ垂直になるように絶縁
膜に形成された電気接触口上に相互接続線を配置
する方法であつて、 電気接触口を埋塞してデポジシヨンの後はほぼ
平坦な表面を有し且つ後で相互接続線が形成され
ることになる１つの導電性被膜を構成すべく少な
くとも１つの導電膜を集積回路の表面全体にデポ
ジツトし、この場合最初にデポジツトされる導電
膜を等方的にデポジツトされ、 形成すべき相互接続線をマスクすべく導電性被
膜上に樹脂膜を形成し、 導電性被膜の樹脂膜で被覆されていない部分を
絶縁膜の表面が露出するまでエツチング処理し、 電気接触口内において樹脂膜で被覆されていな
い導電性被膜の表面を絶縁膜の表面より低い位置
にすべく樹脂膜で被覆されていない電気接触口内
の導電性被膜部分を電気接触口内でオーバーエツ
チング処理し、 最後に樹脂膜を除去することからなる、 集積回路の電気接触口上に相互接続線を配置す
る方法によつて達成される。
上に絶縁膜が形成されてなる集積回路の、縁が集
積回路の表面に対してほぼ垂直になるように絶縁
膜に形成された電気接触口上に相互接続線を配置
する方法であつて、 電気接触口を埋塞してデポジシヨンの後はほぼ
平坦な表面を有し且つ後で相互接続線が形成され
ることになる１つの導電性被膜を構成すべく少な
くとも１つの導電膜を集積回路の表面全体にデポ
ジツトし、この場合最初にデポジツトされる導電
膜を等方的にデポジツトされ、 形成すべき相互接続線をマスクすべく導電性被
膜上に樹脂膜を形成し、 導電性被膜の樹脂膜で被覆されていない部分を
絶縁膜の表面が露出するまでエツチング処理し、 電気接触口内において樹脂膜で被覆されていな
い導電性被膜の表面を絶縁膜の表面より低い位置
にすべく樹脂膜で被覆されていない電気接触口内
の導電性被膜部分を電気接触口内でオーバーエツ
チング処理し、 最後に樹脂膜を除去することからなる、 集積回路の電気接触口上に相互接続線を配置す
る方法によつて達成される。
本発明の方法によれば、形成すべき相互接続線
をマスクすべく、導電性被膜上に樹脂膜を形成
し、導電性被膜の樹脂膜で被覆されていない部分
を絶縁膜の表面が露出するまでエツチング処理
し、更に電気接触口内の樹脂膜で被覆されていな
い導電性被膜部分をオーバーエツチング処理する
ので、樹脂膜で被覆されていない導電性被膜の表
面を絶縁膜の表面より低い位置にでき、導電性被
膜により形成される導電線が互いに十分分離され
るとともに、電気接触口からはみ出さなくでき、
その結果、単一の樹脂膜しか必要とせず、相互接
続線の幅が電気接触口の直径を越えないように形
成することができ、集積密度が向上する、簡略化
した相互接続線の形成方法を提供することができ
る。
をマスクすべく、導電性被膜上に樹脂膜を形成
し、導電性被膜の樹脂膜で被覆されていない部分
を絶縁膜の表面が露出するまでエツチング処理
し、更に電気接触口内の樹脂膜で被覆されていな
い導電性被膜部分をオーバーエツチング処理する
ので、樹脂膜で被覆されていない導電性被膜の表
面を絶縁膜の表面より低い位置にでき、導電性被
膜により形成される導電線が互いに十分分離され
るとともに、電気接触口からはみ出さなくでき、
その結果、単一の樹脂膜しか必要とせず、相互接
続線の幅が電気接触口の直径を越えないように形
成することができ、集積密度が向上する、簡略化
した相互接続線の形成方法を提供することができ
る。
前述の最初にデポジツトされる第１導電膜は前
記導電性被膜の下方層を構成し、電気接触口の底
部と直接接触する。前記のオーバーエツチングは
該導電性被膜の自由面を電気接触口内に配置する
ためのものである。
記導電性被膜の下方層を構成し、電気接触口の底
部と直接接触する。前記のオーバーエツチングは
該導電性被膜の自由面を電気接触口内に配置する
ためのものである。
本発明の方法の好ましい一具体例では前記の導
電性被膜を単一導電膜で構成する。
電性被膜を単一導電膜で構成する。
別の有利な具体例では前記導電膜のエツチング
処理に乾式エツチング法を用いる。
処理に乾式エツチング法を用いる。
本発明の方法の別の好ましい具体例では前記の
導電性コーテイングを複数の導電膜で構成する。
導電性コーテイングを複数の導電膜で構成する。
更に別の好ましい具体例では全ての導電膜を同
一のマスクを用いてエツチング処理する。
一のマスクを用いてエツチング処理する。
別の有利な具体例では前記第１導電膜のエツチ
ングを第２導電膜のエツチングに対して選択的に
行う。
ングを第２導電膜のエツチングに対して選択的に
行う。
別の有利な具体例では前記第１導電膜のエツチ
ングを乾式エツチング方によつて行う。
ングを乾式エツチング方によつて行う。
別の有利な具体例では前記第１膜をドープした
半導体で構成する。
半導体で構成する。
別の好ましい具体例では前記導電性被膜を２つ
の誘電膜で構成する。
の誘電膜で構成する。
更に別の有利な具体例では第２導電膜が金属膜
である。
である。
以下添付図面に基づき非限定的具体例を挙げて
本発明をより詳細に説明する。
本発明をより詳細に説明する。
第３ａ図は例えばMOS形トランジスタのソー
ス又はドレーン等に対応するドープした半導体の
能動ゾーン１４を有する集積回路の一部を示して
いる。このゾーン１４は該集積回路の別の能動ゾ
ーン（図示せず）に電気的に接続されるべきゾー
ンであり、有利には絶縁膜１６で被覆される。こ
の絶縁膜１６は通常シリカで構成され、５％から
10％のリンを含み得る。このシリカ膜の厚みは例
えば0.8μmである。次いでこのシリカ膜をエツチ
ング処理して前記能動ゾーン１４の電気接触口１
７を形成するが、それには写真製版技術により該
シリカ膜上に樹脂マスクを形成し、例えばCHF3
を用いているイオンエツチング法などを使用す
る。
ス又はドレーン等に対応するドープした半導体の
能動ゾーン１４を有する集積回路の一部を示して
いる。このゾーン１４は該集積回路の別の能動ゾ
ーン（図示せず）に電気的に接続されるべきゾー
ンであり、有利には絶縁膜１６で被覆される。こ
の絶縁膜１６は通常シリカで構成され、５％から
10％のリンを含み得る。このシリカ膜の厚みは例
えば0.8μmである。次いでこのシリカ膜をエツチ
ング処理して前記能動ゾーン１４の電気接触口１
７を形成するが、それには写真製版技術により該
シリカ膜上に樹脂マスクを形成し、例えばCHF3
を用いているイオンエツチング法などを使用す
る。
電気接触口１７が形成されたら集積回路の表面
全体に導電膜１８を等方性が得られるようデポジ
ツトする。導電膜１８はアルミニウムであるのが
好ましく、例えば約1μの一定した厚みを有する。
等方性デポジシヨン技術としては例えばマグネト
ロンスパツタリング又は又は遊星歯車を用いる蒸
着などが使用できる。これら２種の技術は部分的
に等方性である。従つて電気接触口１７を埋塞す
るには導電膜１８の厚みが電気接触口内の半径の
値より大きいと有利である。
全体に導電膜１８を等方性が得られるようデポジ
ツトする。導電膜１８はアルミニウムであるのが
好ましく、例えば約1μの一定した厚みを有する。
等方性デポジシヨン技術としては例えばマグネト
ロンスパツタリング又は又は遊星歯車を用いる蒸
着などが使用できる。これら２種の技術は部分的
に等方性である。従つて電気接触口１７を埋塞す
るには導電膜１８の厚みが電気接触口内の半径の
値より大きいと有利である。
次いで感光性樹脂膜２０をデポジツトし、従来
の写真製版技術、即ち形成すべき相互接続線１８
ａのマスキングにより相互接続線１８ａの像を樹
脂膜２０上に描く。相互接続線１８ａのマスクを
第３ｂ図に横断面で示した。この線の垂直軸と電
気接触口１７の軸とは互に合致していない。実際
には、これら２つの軸間には約0.4μmまでの距離
が存在し得る。これはミクロン単位の技術では連
続的マスキングレベルの重なりに誤差が生じるた
めである。
の写真製版技術、即ち形成すべき相互接続線１８
ａのマスキングにより相互接続線１８ａの像を樹
脂膜２０上に描く。相互接続線１８ａのマスクを
第３ｂ図に横断面で示した。この線の垂直軸と電
気接触口１７の軸とは互に合致していない。実際
には、これら２つの軸間には約0.4μmまでの距離
が存在し得る。これはミクロン単位の技術では連
続的マスキングレベルの重なりに誤差が生じるた
めである。
次の段階では第３ｃ図に示されている如く樹脂
膜２０で覆われていない導電膜１８部分のエツチ
ングを行う。この場合好ましくは乾式エツチング
法を使用するが、この技術は例えばCCl4の如き
化合物を含むプラズマなどを用いる異方性デポジ
シヨン技術であるのが望ましい。この方法を用い
ればエツチング終了地点のチエツクが正確に行わ
れ、従つて導電膜１８のオーバーエツチングを極
めて正確に実施して第３ｄ図の如き輪郭を得るこ
とができる。このオーバーエツチングの結果樹脂
膜２０で被覆されていない導電膜１８の表面２４
は絶縁膜１６の表面より低い位置におかれる。こ
のようなオーバーエツチングを行えば導電膜が互
に十分分離される。
膜２０で覆われていない導電膜１８部分のエツチ
ングを行う。この場合好ましくは乾式エツチング
法を使用するが、この技術は例えばCCl4の如き
化合物を含むプラズマなどを用いる異方性デポジ
シヨン技術であるのが望ましい。この方法を用い
ればエツチング終了地点のチエツクが正確に行わ
れ、従つて導電膜１８のオーバーエツチングを極
めて正確に実施して第３ｄ図の如き輪郭を得るこ
とができる。このオーバーエツチングの結果樹脂
膜２０で被覆されていない導電膜１８の表面２４
は絶縁膜１６の表面より低い位置におかれる。こ
のようなオーバーエツチングを行えば導電膜が互
に十分分離される。
この配置法の最終過程では例えば酸素プラズマ
などを用いて樹脂膜２０を除去する。
などを用いて樹脂膜２０を除去する。
以上説明してきた方法に従えば、約0.4μmの連
続的マスクレベル重合正確度に対し、相互接続線
１８ａの幅と電気接触口１７の直径とを約1μmに
することができる。
続的マスクレベル重合正確度に対し、相互接続線
１８ａの幅と電気接触口１７の直径とを約1μmに
することができる。
第４ａ図から第４ｄ図に本発明の方法の別の好
ましい具体例を示したが、この方法では相互接続
線が互に重なり合つた２種の膜で構成される。
ましい具体例を示したが、この方法では相互接続
線が互に重なり合つた２種の膜で構成される。
第４ａ図にはドープした半導体の能動ゾーン１
４を有する集積回路の一部が示されている。この
ゾーン１４を厚みが例えば0.8μの絶縁膜１６で被
覆し、次いで絶縁膜１６を例えばCHF3を用いる
イオンエツチング法により異方性が得られるよう
エツチング処理して能動ゾーン１４の電気接触口
３０を形成する。電気接触口３０が形成されたら
集積回路の表面全体に第１導電膜２６を公知の方
法で等方性が得られるようにデポジツトする。こ
の配置法の好ましい実施方法としては前記の第１
導電膜２６をドープした多結晶シリコンで約
0.4μmの厚さに形成する。その場合は蒸気相を用
いる化学的デポジシヨン技術を使用する。次いで
第１導電膜２６上に別の導電膜２８をデポジツト
する。導電膜２８はアルミニウムであるのが好ま
しく、例えば約1μmの厚みを有する。この膜のデ
ポジシヨンにはマグネトロンスパツタリング等の
技術を使用し得る。
４を有する集積回路の一部が示されている。この
ゾーン１４を厚みが例えば0.8μの絶縁膜１６で被
覆し、次いで絶縁膜１６を例えばCHF3を用いる
イオンエツチング法により異方性が得られるよう
エツチング処理して能動ゾーン１４の電気接触口
３０を形成する。電気接触口３０が形成されたら
集積回路の表面全体に第１導電膜２６を公知の方
法で等方性が得られるようにデポジツトする。こ
の配置法の好ましい実施方法としては前記の第１
導電膜２６をドープした多結晶シリコンで約
0.4μmの厚さに形成する。その場合は蒸気相を用
いる化学的デポジシヨン技術を使用する。次いで
第１導電膜２６上に別の導電膜２８をデポジツト
する。導電膜２８はアルミニウムであるのが好ま
しく、例えば約1μmの厚みを有する。この膜のデ
ポジシヨンにはマグネトロンスパツタリング等の
技術を使用し得る。
次の過程では第４ｂ図に示されている如く樹脂
膜３２をデポジツトし、樹脂膜３２に形成すべき
相互接続線の像を描く。その方法としては従来の
写真製版技術、即ち該接続線のマスキング、を使
用する。
膜３２をデポジツトし、樹脂膜３２に形成すべき
相互接続線の像を描く。その方法としては従来の
写真製版技術、即ち該接続線のマスキング、を使
用する。
樹脂膜３２が形成されたら、次の前記の２種の
導電膜２６，２８をエツチング処理して相互接続
線を形成する。アルミニウムの導電膜２８は
CCl4の如き成分を含んだプラズマなどを用いて
異方性エツチング技術によりエツチング処理する
のが好ましい。電気接触口３０上の第１導電膜２
６部分に凹部がある場合は、導電膜２８を好まし
くは軽くオーバーエツチング処理してその自由面
を導電膜２６の自由面より下方におく。このよう
なエツチング及びオーバーエツチング後の集積回
路を第４ｃ図に断面図で示した。
導電膜２６，２８をエツチング処理して相互接続
線を形成する。アルミニウムの導電膜２８は
CCl4の如き成分を含んだプラズマなどを用いて
異方性エツチング技術によりエツチング処理する
のが好ましい。電気接触口３０上の第１導電膜２
６部分に凹部がある場合は、導電膜２８を好まし
くは軽くオーバーエツチング処理してその自由面
を導電膜２６の自由面より下方におく。このよう
なエツチング及びオーバーエツチング後の集積回
路を第４ｃ図に断面図で示した。
次の操作は第１導電膜２６のエツチングであ
る。この場合は導電膜２８に殆んど又は全く影響
を及ぼさない方法を使用する必要がある。従つて
第１導電膜２６のエツチング範囲は電気接触口３
０の外側と、第１導電膜２６の厚みがそのデポジ
シヨン手順の等方性に起因して他の部分より厚く
なつている電気接触口３０周縁部とに限定され
る。ドープした多結晶シリコンからなる第１導電
膜２６及びアルミニウムからなる導電膜２８の場
合にはSF6の如き成分を含んだプラズマを用いる
エツチング法を使用し得る。これは異方性エツチ
ング技術である。このエツチング処理を第１導電
膜２６の厚み全長に亘つて実施し、その後軽いオ
ーバーエツチングを行う。その結果第４ｄ図に断
面図で示されているような樹脂膜３２で被覆され
た相互接続線が得られる。最後にこの樹脂膜３２
を例えば酸素プラズムを用いて除去する。
る。この場合は導電膜２８に殆んど又は全く影響
を及ぼさない方法を使用する必要がある。従つて
第１導電膜２６のエツチング範囲は電気接触口３
０の外側と、第１導電膜２６の厚みがそのデポジ
シヨン手順の等方性に起因して他の部分より厚く
なつている電気接触口３０周縁部とに限定され
る。ドープした多結晶シリコンからなる第１導電
膜２６及びアルミニウムからなる導電膜２８の場
合にはSF6の如き成分を含んだプラズマを用いる
エツチング法を使用し得る。これは異方性エツチ
ング技術である。このエツチング処理を第１導電
膜２６の厚み全長に亘つて実施し、その後軽いオ
ーバーエツチングを行う。その結果第４ｄ図に断
面図で示されているような樹脂膜３２で被覆され
た相互接続線が得られる。最後にこの樹脂膜３２
を例えば酸素プラズムを用いて除去する。
２種の膜、即ちドープした半導体膜、例えばド
ープした多結晶シリコンの膜と、金属の膜とで構
成された相互接続線の利点は該相互接続線と電気
接触口との間の接触抵抗が減少することにある。
実際前記接触面は、単層形相互接続線の場合には
電気接触口の表面に等しいが、二層形相互接続線
の場合には相互接続線の全長に亘つて伸長するド
ープした半導体手の膜と金属膜との間の分離面に
等しくなる。別の利点は漏洩電流の回避にある。
単層形相互接続線の場合にはこの漏洩電流が能動
ゾーンへの金属原子の拡散によつて生じる。
ープした多結晶シリコンの膜と、金属の膜とで構
成された相互接続線の利点は該相互接続線と電気
接触口との間の接触抵抗が減少することにある。
実際前記接触面は、単層形相互接続線の場合には
電気接触口の表面に等しいが、二層形相互接続線
の場合には相互接続線の全長に亘つて伸長するド
ープした半導体手の膜と金属膜との間の分離面に
等しくなる。別の利点は漏洩電流の回避にある。
単層形相互接続線の場合にはこの漏洩電流が能動
ゾーンへの金属原子の拡散によつて生じる。
他の種々の利点、例えば接合点上方での電気接
触口の配置が悪い場合に能動ゾーン及び金属膜間
の直接的接触によつて生じる短絡が制限されると
いう利点は当業者には自明であろう。
触口の配置が悪い場合に能動ゾーン及び金属膜間
の直接的接触によつて生じる短絡が制限されると
いう利点は当業者には自明であろう。
第１図及び第２図は先行技術方法の説明図、第
３ａ図から第３ｄ図は本発明の実施例の種々の過
程を示す説明図、第４ａ図から４ｄ図は本発明の
他の実施例の種々の過程を示す説明図である。 ４，１４……能動ゾーン６……酸化物膜、７，
１７，３０……電気接触口、８，１８，２６，２
８……導電膜、８ａ……相互接続線、１０，１６
……絶縁膜、１２，２０，３２……樹脂膜。
３ａ図から第３ｄ図は本発明の実施例の種々の過
程を示す説明図、第４ａ図から４ｄ図は本発明の
他の実施例の種々の過程を示す説明図である。 ４，１４……能動ゾーン６……酸化物膜、７，
１７，３０……電気接触口、８，１８，２６，２
８……導電膜、８ａ……相互接続線、１０，１６
……絶縁膜、１２，２０，３２……樹脂膜。
Claims (1)
- 【特許請求の範囲】 １ 能動ゾーンの上に絶縁膜が形成されてなる集
積回路の、縁が前記集積回路の表面に対してほぼ
垂直になるように前記絶縁膜に形成された電気接
触口上に相互接続線を配置する方法であつて、 前記接触口を埋塞してデポジシヨンの後はぼぼ
平坦な表面を有し且つ後で前記相互接続線が形成
されることになる１つの導電性被膜を構成すべく
少なくとも１つの導電膜を集積回路の表面全体に
デポジツトし、この場合最初にデポジツトされる
第１導電膜は等方向にデポジツトされ、 形成すべき相互接続線をマスクすべく前記導電
性被膜上に樹脂膜を形成し、 前記導電性被膜の前記樹脂膜で被覆されていな
い部分を前記絶縁膜の表面が露出するまでエツチ
ング処理し、 前記電気接触口内において前記樹脂膜で被覆さ
れていない前記導電性被膜の表面を前記絶縁膜の
表面より低い位置にすべく前記樹脂膜で被覆され
ていない電気接触口内の前記導電性被膜部分を前
記電気接触口内でオーバーエツチング処理し、 最後に前記樹脂膜を除去することからなる、集
積回路の電気接触口上に相互接続線を配置する方
法。 ２ 前記導電性被膜を単一の導電膜で形成する特
許請求の範囲第１項に記載の方法。 ３ 前記導電膜のエツチング処理を乾式エツチン
グ法により行う特許請求の範囲第１項又は第２項
に記載の方法。 ４ 前記導電性被膜を複数の導電膜で構成する特
許請求の範囲第１項に記載の方法。 ５ 前記の全ての導電膜を同一のマスクを用いて
エツチング処理する特許請求の範囲第４項に記載
の方法。 ６ 前記第１導電膜のエツチング処理を前記第２
導電膜のエツチング処理に対し選択的に行う特許
請求の範囲第４項に記載の方法。 ７ 前記第１導電膜のエツチング処理を乾式エツ
チング法によつて行う特許請求の範囲第４項に記
載の方法。 ８ 前記第１導電膜をドープした半導体で構成す
る特許請求の範囲第４項に記載の方法。 ９ 前記導電性被膜を２つの導電膜で構成する特
許請求の範囲第４項に記載の方法。 １０ 前記第２導電膜を金属で形成する特許請求
の範囲第９項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8304472 | 1983-03-18 | ||
| FR8304472A FR2542920B1 (fr) | 1983-03-18 | 1983-03-18 | Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181032A JPS59181032A (ja) | 1984-10-15 |
| JPH0530067B2 true JPH0530067B2 (ja) | 1993-05-07 |
Family
ID=9287004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59052049A Granted JPS59181032A (ja) | 1983-03-18 | 1984-03-16 | 集積回路の電気接触口上に相互接続線を配置する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4544445A (ja) |
| EP (1) | EP0119917B1 (ja) |
| JP (1) | JPS59181032A (ja) |
| DE (1) | DE3464299D1 (ja) |
| FR (1) | FR2542920B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2563048B1 (fr) * | 1984-04-13 | 1986-05-30 | Efcis | Procede de realisation de contacts d'aluminium a travers une couche isolante epaisse dans un circuit integre |
| US4666737A (en) * | 1986-02-11 | 1987-05-19 | Harris Corporation | Via metallization using metal fillets |
| JPH0634401B2 (ja) * | 1987-12-29 | 1994-05-02 | 株式会社精工舎 | 遮光性薄膜のエッチング方法 |
| US4855252A (en) * | 1988-08-22 | 1989-08-08 | International Business Machines Corporation | Process for making self-aligned contacts |
| IT1252056B (it) | 1991-11-22 | 1995-05-29 | St Microelectronics Srl | Procedimento per la realizzazione di contatti metallici ad alta stabilita' in un circuito integrato ad uno o piu' livelli di metallizzazione |
| US5661085A (en) * | 1996-06-17 | 1997-08-26 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for forming a low contact leakage and low contact resistance integrated circuit device electrode |
| US6334249B2 (en) | 1997-04-22 | 2002-01-01 | Texas Instruments Incorporated | Cavity-filling method for reducing surface topography and roughness |
| US5994211A (en) * | 1997-11-21 | 1999-11-30 | Lsi Logic Corporation | Method and composition for reducing gate oxide damage during RF sputter clean |
| FR2774811B1 (fr) | 1998-02-10 | 2003-05-09 | Sgs Thomson Microelectronics | Procede de formation de lignes conductrices sur des circuits integres |
| US6124197A (en) | 1999-10-01 | 2000-09-26 | Advanced Micro Devices, Inc. | Adjusting the size of conductive lines based upon contact size |
| US6902867B2 (en) * | 2002-10-02 | 2005-06-07 | Lexmark International, Inc. | Ink jet printheads and methods therefor |
| US9230807B2 (en) | 2012-12-18 | 2016-01-05 | General Electric Company | Systems and methods for ohmic contacts in silicon carbide devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113344A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Electrode wiring and its manufacture |
| JPS57166048A (en) * | 1981-04-06 | 1982-10-13 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1806980A1 (de) * | 1967-11-15 | 1969-06-19 | Fairchild Camera Instr Co | Halbleiter-Bauelement |
| JPS588579B2 (ja) * | 1975-08-20 | 1983-02-16 | 松下電器産業株式会社 | ハンドウタイソウチノセイゾウホウホウ |
| DE2723933A1 (de) * | 1975-12-04 | 1978-06-01 | Siemens Ag | Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkante |
| US4062720A (en) * | 1976-08-23 | 1977-12-13 | International Business Machines Corporation | Process for forming a ledge-free aluminum-copper-silicon conductor structure |
| JPS5334484A (en) * | 1976-09-10 | 1978-03-31 | Toshiba Corp | Forming method for multi layer wiring |
| US4307179A (en) * | 1980-07-03 | 1981-12-22 | International Business Machines Corporation | Planar metal interconnection system and process |
-
1983
- 1983-03-18 FR FR8304472A patent/FR2542920B1/fr not_active Expired
-
1984
- 1984-03-13 EP EP84400506A patent/EP0119917B1/fr not_active Expired
- 1984-03-13 DE DE8484400506T patent/DE3464299D1/de not_active Expired
- 1984-03-16 US US06/590,190 patent/US4544445A/en not_active Expired - Fee Related
- 1984-03-16 JP JP59052049A patent/JPS59181032A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113344A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Electrode wiring and its manufacture |
| JPS57166048A (en) * | 1981-04-06 | 1982-10-13 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2542920B1 (fr) | 1986-06-06 |
| EP0119917B1 (fr) | 1987-06-16 |
| EP0119917A1 (fr) | 1984-09-26 |
| FR2542920A1 (fr) | 1984-09-21 |
| US4544445A (en) | 1985-10-01 |
| JPS59181032A (ja) | 1984-10-15 |
| DE3464299D1 (en) | 1987-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5691238A (en) | Subtractive dual damascene | |
| JPS6110256A (ja) | 集積回路の接点孔への相互接続線の自動位置決め方法 | |
| JP2583408B2 (ja) | 集積回路上にパターン化された導電体の層を形成する方法 | |
| CN1166055A (zh) | 导电体连线的制造方法 | |
| JPS60241235A (ja) | 半導体デバイスの製造方法 | |
| JPS63258021A (ja) | 接続孔の形成方法 | |
| JPH0530067B2 (ja) | ||
| JPH01503021A (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
| US5057186A (en) | Method of taper-etching with photoresist adhesion layer | |
| US6064119A (en) | Wiring structure and formation method thereof for semiconductor device | |
| JP2000243836A (ja) | 半導体素子の配線形成方法 | |
| WO2023000481A1 (zh) | 半导体结构、半导体结构的形成方法及存储器 | |
| US5077236A (en) | Method of making a pattern of tungsten interconnection | |
| JPS60124951A (ja) | 半導体装置の製造方法 | |
| JPH0697288A (ja) | 半導体装置の製造方法 | |
| KR100226755B1 (ko) | 반도체 소자의 금속배선 구조 및 제조방법 | |
| US6563221B1 (en) | Connection structures for integrated circuits and processes for their formation | |
| KR100226258B1 (ko) | 다층 금속 배선 형성 방법 | |
| JPS58197851A (ja) | 半導体装置の製造方法 | |
| KR0148326B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0415925A (ja) | 半導体装置の製造方法 | |
| KR100368979B1 (ko) | 반도체소자의다층금속배선형성방법 | |
| KR100347245B1 (ko) | 텅스텐플러그제조방법 | |
| KR970003718B1 (ko) | 금속배선 형성방법 | |
| JPS59214228A (ja) | 半導体装置の製造方法 |