JPH0521710A - 半導体装置 - Google Patents
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- JPH0521710A JPH0521710A JP17094091A JP17094091A JPH0521710A JP H0521710 A JPH0521710 A JP H0521710A JP 17094091 A JP17094091 A JP 17094091A JP 17094091 A JP17094091 A JP 17094091A JP H0521710 A JPH0521710 A JP H0521710A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【構成】 ＧａＡｓのような化合物半導体基板１上に形
成された下側導電層３上に複数の誘電体層を介して上側
導電層５を形成したＭＩＭコンデンサにおいて、最も下
側の誘電体層をプラズマＣＶＤ法による酸化シリコン膜
（ＳｉＯ）４ｄとし、最も上側の誘電体層を４００℃以
下の低温ＣＶＤ法による酸化シリコン膜（ＳｉＯ2）４
ｃとした。また、中間誘電体層としてプラズマＣＶＤ法
による窒化シリコン膜４ｂを用いるようにした。 【効果】 小さなチップサイズで容量値が大きくしかも
耐圧の高い、高周波ＩＣのバイパスコンデンサに適した
ＭＩＭコンデンサを製造することができる。
成された下側導電層３上に複数の誘電体層を介して上側
導電層５を形成したＭＩＭコンデンサにおいて、最も下
側の誘電体層をプラズマＣＶＤ法による酸化シリコン膜
（ＳｉＯ）４ｄとし、最も上側の誘電体層を４００℃以
下の低温ＣＶＤ法による酸化シリコン膜（ＳｉＯ2）４
ｃとした。また、中間誘電体層としてプラズマＣＶＤ法
による窒化シリコン膜４ｂを用いるようにした。 【効果】 小さなチップサイズで容量値が大きくしかも
耐圧の高い、高周波ＩＣのバイパスコンデンサに適した
ＭＩＭコンデンサを製造することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらには化
合物半導体装置におけるコンデンサの構造に適用して特
に有効な技術に関し、例えば高周波ＩＣ用のバイパスコ
ンデンサに利用して有効な技術に関する。
合物半導体装置におけるコンデンサの構造に適用して特
に有効な技術に関し、例えば高周波ＩＣ用のバイパスコ
ンデンサに利用して有効な技術に関する。
【０００２】
【従来の技術】従来、高周波ＩＣにおいては、電源ノイ
ズを低減する目的で電源電圧端子間（Ｖｃｃとグランド
間）にバイパスコンデンサと呼ばれる比較的容量の大き
なコンデンサが接続されている。ところで、近年、シリ
コンデバイスに比べて高速動作可能なデバイスとしてＧ
ａＡｓ基板を使用した超高周波ＧａＡｓＩＣが実用化さ
れている。この種の超高周波ＩＣでは従来、上記バイパ
スコンデンサとしてディスクリートのコンデンサを用
い、これをパッケージの外側に接続していた。
ズを低減する目的で電源電圧端子間（Ｖｃｃとグランド
間）にバイパスコンデンサと呼ばれる比較的容量の大き
なコンデンサが接続されている。ところで、近年、シリ
コンデバイスに比べて高速動作可能なデバイスとしてＧ
ａＡｓ基板を使用した超高周波ＧａＡｓＩＣが実用化さ
れている。この種の超高周波ＩＣでは従来、上記バイパ
スコンデンサとしてディスクリートのコンデンサを用
い、これをパッケージの外側に接続していた。
【０００３】
【発明が解決しようとする課題】超高周波ＩＣでは、バ
イパスコンデンサがパッケージの外側に接続されている
と、ＩＣチップとパッケージとの間を接続するワイヤの
部分においてもノイズがのり、この僅かなノイズがＩＣ
の特性を劣化させるという問題点があることが明らかに
された。そこで、本発明者らは、パッケージ内にバイパ
スコンデンサを内蔵させて、よりチップに近いところで
電源ノイズを吸収する方式を考え、検討した。
イパスコンデンサがパッケージの外側に接続されている
と、ＩＣチップとパッケージとの間を接続するワイヤの
部分においてもノイズがのり、この僅かなノイズがＩＣ
の特性を劣化させるという問題点があることが明らかに
された。そこで、本発明者らは、パッケージ内にバイパ
スコンデンサを内蔵させて、よりチップに近いところで
電源ノイズを吸収する方式を考え、検討した。
【０００４】その結果、超高周波ＩＣでは高周波ノイズ
を除去するにはＧａＡｓ基板を使用したＭＩＭ（メタル
・インシュレータ・メタル）構造のコンデンサを用いる
と、デバイスの特性を向上させることができることを見
出した。しかるに、ＧａＡｓ基板は４００℃以上に加熱
するとＡｓが遊離するため、高温下でのＣＶＤ法あるい
は酸化法による絶縁膜では、安定した誘電体膜を形成す
ることができない。そこで、従来、ＧａＡｓ基板上のＭ
ＩＭコンデンサでは、誘電体としてプラズマＣＶＤ法に
よる窒化シリコン膜が用いられていた。
を除去するにはＧａＡｓ基板を使用したＭＩＭ（メタル
・インシュレータ・メタル）構造のコンデンサを用いる
と、デバイスの特性を向上させることができることを見
出した。しかるに、ＧａＡｓ基板は４００℃以上に加熱
するとＡｓが遊離するため、高温下でのＣＶＤ法あるい
は酸化法による絶縁膜では、安定した誘電体膜を形成す
ることができない。そこで、従来、ＧａＡｓ基板上のＭ
ＩＭコンデンサでは、誘電体としてプラズマＣＶＤ法に
よる窒化シリコン膜が用いられていた。
【０００５】しかしながら、誘電体としてプラズマＣＶ
Ｄ法による窒化シリコン膜を用いたＭＩＭコンデンサ
は、耐圧以上の電圧を印加した場合はもちろん耐圧以下
であっても長時間電圧が印加されつづけると破壊されや
すく、寿命が短いという問題点があることが分かった。
特に、パッケージの小型化を図るべくコンデンサのチッ
プサイズを小さくして誘電体膜の厚みを薄くして容量値
を大きくしようとするとますます耐圧が低下してしまう
という問題点がある。
Ｄ法による窒化シリコン膜を用いたＭＩＭコンデンサ
は、耐圧以上の電圧を印加した場合はもちろん耐圧以下
であっても長時間電圧が印加されつづけると破壊されや
すく、寿命が短いという問題点があることが分かった。
特に、パッケージの小型化を図るべくコンデンサのチッ
プサイズを小さくして誘電体膜の厚みを薄くして容量値
を大きくしようとするとますます耐圧が低下してしまう
という問題点がある。
【０００６】なお、ＭＩＭコンデンサに関しては、近代
科学社、昭和４５年３月１日発行、「集積回路の設計」
第３９頁−第４２頁に記載されている。本発明の目的
は、小さなチップサイズで容量値が大きくしかも耐圧の
高い、高周波ＩＣのバイパスコンデンサに適したＭＩＭ
コンデンサを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添附図面から明らかになるであろう。
科学社、昭和４５年３月１日発行、「集積回路の設計」
第３９頁−第４２頁に記載されている。本発明の目的
は、小さなチップサイズで容量値が大きくしかも耐圧の
高い、高周波ＩＣのバイパスコンデンサに適したＭＩＭ
コンデンサを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添附図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＧａＡｓのような化合物半導体
基板上に形成された下側導電層上に複数の誘電体層を介
して上側導電層を形成したＭＩＭコンデンサにおいて、
最も下側の誘電体層をプラズマＣＶＤ法による酸化シリ
コン膜（ＳｉＯ）とし、最も上側の誘電体層を４００℃
以下の低温ＣＶＤ法による酸化シリコン膜（ＳｉＯ2）
としたものである。また、全体として同一の厚みなら中
間誘電体層としてプラズマＣＶＤ法による窒化シリコン
膜を用いるようにするのが良い。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＧａＡｓのような化合物半導体
基板上に形成された下側導電層上に複数の誘電体層を介
して上側導電層を形成したＭＩＭコンデンサにおいて、
最も下側の誘電体層をプラズマＣＶＤ法による酸化シリ
コン膜（ＳｉＯ）とし、最も上側の誘電体層を４００℃
以下の低温ＣＶＤ法による酸化シリコン膜（ＳｉＯ2）
としたものである。また、全体として同一の厚みなら中
間誘電体層としてプラズマＣＶＤ法による窒化シリコン
膜を用いるようにするのが良い。
【０００８】
【作用】金属膜表面が酸化されているとその上の絶縁膜
が剥がれやすくなるため、ＭＩＭコンデンサにおいて最
も下側の誘電体層が低温ＣＶＤ法による酸化シリコン膜
であると導電層を構成する金属膜と誘電体層とが剥がれ
るおそれがあるが、上記した手段によれば、最も下側の
誘電体層をプラズマＣＶＤ法による酸化シリコン膜とし
たので、導電層を構成する金属膜と誘電体層との剥がれ
を防止することができるとともに、最も上側の誘電体層
をプラズマＣＶＤ法による窒化シリコン膜に比べて耐圧
が高い低温ＣＶＤ法による酸化シリコン膜（ＳｉＯ2）
としたので高耐圧のＭＩＭコンデンサが得られる。しか
も、中間誘電体層としてプラズマＣＶＤ法による窒化シ
リコン膜を用いているので、容量値も大きくすることが
でき、これによって、小さなチップサイズで容量値が大
きくしかも耐圧の高い、高周波ＩＣのバイパスコンデン
サに適したＭＩＭコンデンサを得るという上記目的を達
成することができる。なお、最も上側の誘電体層を低温
ＣＶＤ法による酸化シリコン膜としているが、上側導電
層としての金属膜はこの酸化シリコン膜の上に形成する
ので、金属膜表面が酸化されて誘電体層から剥がれ易く
なるというようなことはない。
が剥がれやすくなるため、ＭＩＭコンデンサにおいて最
も下側の誘電体層が低温ＣＶＤ法による酸化シリコン膜
であると導電層を構成する金属膜と誘電体層とが剥がれ
るおそれがあるが、上記した手段によれば、最も下側の
誘電体層をプラズマＣＶＤ法による酸化シリコン膜とし
たので、導電層を構成する金属膜と誘電体層との剥がれ
を防止することができるとともに、最も上側の誘電体層
をプラズマＣＶＤ法による窒化シリコン膜に比べて耐圧
が高い低温ＣＶＤ法による酸化シリコン膜（ＳｉＯ2）
としたので高耐圧のＭＩＭコンデンサが得られる。しか
も、中間誘電体層としてプラズマＣＶＤ法による窒化シ
リコン膜を用いているので、容量値も大きくすることが
でき、これによって、小さなチップサイズで容量値が大
きくしかも耐圧の高い、高周波ＩＣのバイパスコンデン
サに適したＭＩＭコンデンサを得るという上記目的を達
成することができる。なお、最も上側の誘電体層を低温
ＣＶＤ法による酸化シリコン膜としているが、上側導電
層としての金属膜はこの酸化シリコン膜の上に形成する
ので、金属膜表面が酸化されて誘電体層から剥がれ易く
なるというようなことはない。
【０００９】
【実施例】図１には、本発明に係るＭＩＭコンデンサの
一実施例が示されている。図１において、１はＧａＡｓ
単結晶基板、２はこのＧａＡｓ単結晶基板１上に形成さ
れた絶縁膜、３は絶縁膜２上に形成された下側導電層と
しての金属膜（例えばＭｏ／Ａｕ層）、４は金属膜３上
に形成された誘電体層、５は誘電体層４上に形成された
上側導電層としての金属膜（例えばＡｌ層）である。こ
の実施例では、上記誘電体層４が３層構造とされてい
る。このうち、最も下側の誘電体層４ａはプラズマＣＶ
Ｄ法による酸化シリコン膜で構成され、中間の誘電体層
４ｂはプラズマＣＶＤ法による窒化シリコン膜で構成さ
れ、最も上側の誘電体層４ｃは４００℃程度の温度下で
の低温ＣＶＤ法により形成された酸化シリコン膜（Ｓｉ
Ｏ2）によって構成されている。
一実施例が示されている。図１において、１はＧａＡｓ
単結晶基板、２はこのＧａＡｓ単結晶基板１上に形成さ
れた絶縁膜、３は絶縁膜２上に形成された下側導電層と
しての金属膜（例えばＭｏ／Ａｕ層）、４は金属膜３上
に形成された誘電体層、５は誘電体層４上に形成された
上側導電層としての金属膜（例えばＡｌ層）である。こ
の実施例では、上記誘電体層４が３層構造とされてい
る。このうち、最も下側の誘電体層４ａはプラズマＣＶ
Ｄ法による酸化シリコン膜で構成され、中間の誘電体層
４ｂはプラズマＣＶＤ法による窒化シリコン膜で構成さ
れ、最も上側の誘電体層４ｃは４００℃程度の温度下で
の低温ＣＶＤ法により形成された酸化シリコン膜（Ｓｉ
Ｏ2）によって構成されている。
【００１０】また、６は下側導電層３と上側導電層５と
の間を絶縁する層間絶縁膜、７は上側導電層５を覆うよ
うに形成された保護用のパッシベーション膜である。上
記下側導電層３と上側導電層５は、それぞれ一側方へ延
設されてパッド部（図示省略）が形成されており、各パ
ッド部に対応して上記パッシベーション膜７には開口部
（図示省略）が形成されている。
の間を絶縁する層間絶縁膜、７は上側導電層５を覆うよ
うに形成された保護用のパッシベーション膜である。上
記下側導電層３と上側導電層５は、それぞれ一側方へ延
設されてパッド部（図示省略）が形成されており、各パ
ッド部に対応して上記パッシベーション膜７には開口部
（図示省略）が形成されている。
【００１１】図２および図３には、上記ＭＩＭコンデン
サ１０をバイパスコンデンサとして使用した電子デバイ
スの構造の一例が示されている。同図において、２１は
パッケージ２０を構成するセラミック製チップキャリ
ア、３０は高周波電力増幅ＧａＡｓＦＥＴ等の超高周波
ＩＣチップで、この超高周波ＩＣチップ３０と上記構造
のＭＩＭコンデンサ１０が、セラミック製チップキャリ
ア２１の収納凹部２２の底部にろう付けされている。上
記セラミック製チップキャリア２１内にはタングステン
層等からなる信号線４１や電源線４２，４３が配設され
ており、上記超高周波ＩＣチップ３０上の電源パッド
（Ｖｃｃパッド）３２とＭＩＭコンデンサ１０上のパッ
ド１１との間およびＭＩＭコンデンサ１０上の他方のパ
ッド１２とセラミック製チップキャリア２１内の電源線
（グランドライン）４３との間が、それぞれボンディン
グワイヤ５１と５２によって結線されている。
サ１０をバイパスコンデンサとして使用した電子デバイ
スの構造の一例が示されている。同図において、２１は
パッケージ２０を構成するセラミック製チップキャリ
ア、３０は高周波電力増幅ＧａＡｓＦＥＴ等の超高周波
ＩＣチップで、この超高周波ＩＣチップ３０と上記構造
のＭＩＭコンデンサ１０が、セラミック製チップキャリ
ア２１の収納凹部２２の底部にろう付けされている。上
記セラミック製チップキャリア２１内にはタングステン
層等からなる信号線４１や電源線４２，４３が配設され
ており、上記超高周波ＩＣチップ３０上の電源パッド
（Ｖｃｃパッド）３２とＭＩＭコンデンサ１０上のパッ
ド１１との間およびＭＩＭコンデンサ１０上の他方のパ
ッド１２とセラミック製チップキャリア２１内の電源線
（グランドライン）４３との間が、それぞれボンディン
グワイヤ５１と５２によって結線されている。
【００１２】また、上記超高周波ＩＣチップ３０上の電
源パッド（Ｖｃｃパッド）３２とセラミック製チップキ
ャリア２１内の電源線（Ｖｃｃライン）４２との間およ
び超高周波ＩＣチップ３０上の電源パッド（グランドパ
ッド）３３とセラミック製チップキャリア２１内の電源
線（グランドライン）４３との間、超高周波ＩＣチップ
３０上の入出力パッド３１とセラミック製チップキャリ
ア２１内の信号線４１との間もそれぞれボンディングワ
イヤ５３と５４，５５によって結線されている。そし
て、これらのワイヤボンディングが終了した後で、セラ
ミック製チップキャリア２１の収納凹部２２の上にＦｅ
とＮｉの合金等からなるキャップ２３をかぶせ封止する
ことでパッケージ２０が完成するようになっている。
源パッド（Ｖｃｃパッド）３２とセラミック製チップキ
ャリア２１内の電源線（Ｖｃｃライン）４２との間およ
び超高周波ＩＣチップ３０上の電源パッド（グランドパ
ッド）３３とセラミック製チップキャリア２１内の電源
線（グランドライン）４３との間、超高周波ＩＣチップ
３０上の入出力パッド３１とセラミック製チップキャリ
ア２１内の信号線４１との間もそれぞれボンディングワ
イヤ５３と５４，５５によって結線されている。そし
て、これらのワイヤボンディングが終了した後で、セラ
ミック製チップキャリア２１の収納凹部２２の上にＦｅ
とＮｉの合金等からなるキャップ２３をかぶせ封止する
ことでパッケージ２０が完成するようになっている。
【００１３】図４には本発明の上側の実施例が示されて
いる。この実施例は、ＧａＡｓ単結晶基板１上に、高周
波電力増幅ＧａＡｓＦＥＴ等の能動素子６０と上記ＭＩ
Ｍコンデンサ１０とを一体に形成したものである。ＭＩ
Ｍコンデンサ１０は、図１の実施例のものと同一の構造
で、誘電体層４が３層構造とされている。６１はＧａＡ
ｓ単結晶基板１表面に形成されたソース、ドレイン領域
となる活性領域、６２ａ，６２ｂはソース、ドレイン領
域６１の表面上に形成されたオーミック電極、６３ａ，
６３ｂはソース、ドレイン電極、６４はショットキゲー
ト電極である。
いる。この実施例は、ＧａＡｓ単結晶基板１上に、高周
波電力増幅ＧａＡｓＦＥＴ等の能動素子６０と上記ＭＩ
Ｍコンデンサ１０とを一体に形成したものである。ＭＩ
Ｍコンデンサ１０は、図１の実施例のものと同一の構造
で、誘電体層４が３層構造とされている。６１はＧａＡ
ｓ単結晶基板１表面に形成されたソース、ドレイン領域
となる活性領域、６２ａ，６２ｂはソース、ドレイン領
域６１の表面上に形成されたオーミック電極、６３ａ，
６３ｂはソース、ドレイン電極、６４はショットキゲー
ト電極である。
【００１４】この実施例では、ＦＥＴ（６０）のソー
ス、ドレイン電極６３ａ，６３ｂと、ＭＩＭコンデンサ
１０の下側導電層３とが同一の工程で形成され、ソー
ス、ドレイン電極６３ａ，６３ｂに接続される信号線
（図示省略）とＭＩＭコンデンサ１０の上側導電層５と
が同一の工程で形成されている。これによって、下側の
実施例に比べてプロセスが簡略化される。また、同一基
板上に形成されているため、装置全体も小型化される。
なお、上記実施例では、誘電体層４を３層構造としてい
るが、中間のプラズマＣＶＤ法による窒化シリコン膜４
ｂを省略しても良い。ただし、誘電体層４全体が同一の
厚みなら２層よりも中間にプラズマＣＶＤ法による窒化
シリコン膜４ｂを有する３層構造の方が容量値が大きく
なるので望ましい。
ス、ドレイン電極６３ａ，６３ｂと、ＭＩＭコンデンサ
１０の下側導電層３とが同一の工程で形成され、ソー
ス、ドレイン電極６３ａ，６３ｂに接続される信号線
（図示省略）とＭＩＭコンデンサ１０の上側導電層５と
が同一の工程で形成されている。これによって、下側の
実施例に比べてプロセスが簡略化される。また、同一基
板上に形成されているため、装置全体も小型化される。
なお、上記実施例では、誘電体層４を３層構造としてい
るが、中間のプラズマＣＶＤ法による窒化シリコン膜４
ｂを省略しても良い。ただし、誘電体層４全体が同一の
厚みなら２層よりも中間にプラズマＣＶＤ法による窒化
シリコン膜４ｂを有する３層構造の方が容量値が大きく
なるので望ましい。
【００１５】以上説明したように、上記実施例は、Ｇａ
Ａｓのような化合物半導体基板上に形成された下側導電
層上に複数の誘電体層を介して上側導電層を形成したＭ
ＩＭコンデンサにおいて、最も下側の誘電体層をプラズ
マＣＶＤ法による酸化シリコン膜（ＳｉＯ）とし、最も
上側の誘電体層を４００℃以下の低温ＣＶＤ法による酸
化シリコン膜（ＳｉＯ2）としたので、下側導電層を構
成する金属膜と誘電体層との剥がれを防止することがで
きるとともに、最も上側の誘電体層に低温ＣＶＤ法によ
る酸化シリコン膜があるため、高耐圧のＭＩＭコンデン
サが得られるという効果がある。
Ａｓのような化合物半導体基板上に形成された下側導電
層上に複数の誘電体層を介して上側導電層を形成したＭ
ＩＭコンデンサにおいて、最も下側の誘電体層をプラズ
マＣＶＤ法による酸化シリコン膜（ＳｉＯ）とし、最も
上側の誘電体層を４００℃以下の低温ＣＶＤ法による酸
化シリコン膜（ＳｉＯ2）としたので、下側導電層を構
成する金属膜と誘電体層との剥がれを防止することがで
きるとともに、最も上側の誘電体層に低温ＣＶＤ法によ
る酸化シリコン膜があるため、高耐圧のＭＩＭコンデン
サが得られるという効果がある。
【００１６】また、中間誘電体層としてプラズマＣＶＤ
法による窒化シリコン膜を用いるようにしたので、誘電
体層全体として同一の厚みなら他の材料を用いた場合に
比べて容量値を大きくすることができ、これによって、
小さなチップサイズで容量値が大きくしかも耐圧の高
い、高周波ＩＣのバイパスコンデンサに適したＭＩＭコ
ンデンサを製造することができるという効果がある。
法による窒化シリコン膜を用いるようにしたので、誘電
体層全体として同一の厚みなら他の材料を用いた場合に
比べて容量値を大きくすることができ、これによって、
小さなチップサイズで容量値が大きくしかも耐圧の高
い、高周波ＩＣのバイパスコンデンサに適したＭＩＭコ
ンデンサを製造することができるという効果がある。
【００１７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、誘
電体層４を４層以上としても良い。また、上記実施例で
はＧａＡｓ基板上のＭＩＭコンデンサについて説明した
が、ＧａＡｓ基板以外の化合物半導体単結晶基板やシリ
コン基板上にコンデンサを形成する場合に適用すること
ができる。以上の説明では主として本発明者によってな
された発明を、その背景となった利用分野である高周波
ＩＣ用のバイパスコンデンサに適用した場合について説
明したが、この発明はそれに限定されるものでなく、コ
ンデンサを備えた半導体装置一般に利用することができ
る。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、誘
電体層４を４層以上としても良い。また、上記実施例で
はＧａＡｓ基板上のＭＩＭコンデンサについて説明した
が、ＧａＡｓ基板以外の化合物半導体単結晶基板やシリ
コン基板上にコンデンサを形成する場合に適用すること
ができる。以上の説明では主として本発明者によってな
された発明を、その背景となった利用分野である高周波
ＩＣ用のバイパスコンデンサに適用した場合について説
明したが、この発明はそれに限定されるものでなく、コ
ンデンサを備えた半導体装置一般に利用することができ
る。
【００１８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、小さなチップサイズで容量
値が大きくしかも耐圧の高い、高周波ＩＣのバイパスコ
ンデンサに適したＭＩＭコンデンサを得ることができ
る。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、小さなチップサイズで容量
値が大きくしかも耐圧の高い、高周波ＩＣのバイパスコ
ンデンサに適したＭＩＭコンデンサを得ることができ
る。
【図１】本発明に係るＭＩＭコンデンサの一実施例を示
す断面正面図である。
す断面正面図である。
【図２】図１のＭＩＭコンデンサを組み込んだ半導体装
置の実施例を示す断面正面図である。
置の実施例を示す断面正面図である。
【図３】図２の半導体装置のパッケージのキャップを除
いた状態の平面図である。
いた状態の平面図である。
【図４】本発明に係るＭＩＭコンデンサの他の実施例を
示す断面正面図である。
示す断面正面図である。
１ ＧａＡｓ基板
３ 下側導電層（金属膜）
４ 誘電体層
４ａ プラズマＣＶＤ法による酸化シリコン
４ｂ プラズマＣＶＤ法による窒化シリコン膜
４ｃ 低温ＣＶＤ法による酸化シリコン膜
５ 上側導電層（金属膜）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 中里 典生
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
(72)発明者 大鹿 克志
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
Claims (3)
- 【請求項１】 化合物半導体基板上に形成された下側導
電層上に複数の誘電体層を介して上側導電層が形成され
てなる半導体装置において、上記多層構造の誘電体層の
うち最も下側の誘電体層はプラズマＣＶＤ法による酸化
シリコン膜であり、最も上側の誘電体層は低温ＣＶＤ法
による酸化シリコン膜であることを特徴とする半導体装
置。 - 【請求項２】 上記誘電体層が３層構造である場合にお
いて、その中間誘電体層としてプラズマＣＶＤ法による
窒化シリコン膜を用いるようにしたことを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 化合物半導体基板上に形成された下側導
電層上に複数の誘電体層を介して上側導電層が形成され
てなる容量素子と、能動素子とが同一の化合物半導体基
板上に形成されてなることを特徴とする請求項１または
２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17094091A JPH0521710A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17094091A JPH0521710A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521710A true JPH0521710A (ja) | 1993-01-29 |
Family
ID=15914193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17094091A Pending JPH0521710A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521710A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002605A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 엠아이엠 캐패시터 형성방법 |
| KR100470195B1 (ko) * | 2002-04-04 | 2005-02-05 | 동부전자 주식회사 | 반도체 장치의 커패시터 및 그 제조방법 |
| US7291374B2 (en) | 1998-06-22 | 2007-11-06 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7314657B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7314659B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or semi-reflective layer of an optical storage medium |
| US7314660B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7316837B2 (en) | 2000-07-21 | 2008-01-08 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7374805B2 (en) | 2000-07-21 | 2008-05-20 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7407897B2 (en) * | 2004-07-05 | 2008-08-05 | Samsung Electronics Co., Ltd. | Capacitor of analog semiconductor device having multi-layer dielectric film and method of manufacturing the same |
| US7645500B2 (en) | 2003-04-18 | 2010-01-12 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| JP2011199062A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Ltd | キャパシタ及び半導体装置 |
| EP4064342A1 (en) * | 2021-03-26 | 2022-09-28 | INTEL Corporation | Integrated circuit package redistribution layers with metal-insulator-metal (mim) capacitors |
-
1991
- 1991-07-11 JP JP17094091A patent/JPH0521710A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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