KR100470195B1 - 반도체 장치의 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 본 발명의 제조방법은 반도체 기판의 하부 구조물 상부에 하부 전극을 형성하고, 하부 전극 상부에 제 1버퍼 절연막을 얇게 형성하고, 제 1버퍼 절연막 상부에 Al2O3 유전체막을 얇게 형성하고, Al2O3 유전막 상부에 제 2버퍼 절연막을 얇게 형성한 후에, 제 2버퍼 절연막 상부에 상부 전극을 형성한다. 그러므로, 본 발명은 높은 유전상수를 갖는 Al2O3를 유전체막으로 사용하되, Al2O3 유전체막과 하부/상부 전극 사이에 버퍼 역할을 하는 실리콘 산화막을 추가함으로써 Al2O3 유전체막과 하부/상부 전극 사이에서 발생되는 접착 불량, 스트레스 및 표면 거칠기로 인한 수율 저하를 막아 커패시터의 고유전율 및 낮은 누설전류 특성을 달성할 수 있다.
Description
본 발명은 반도체 장치의 커패시터 및 그 제조 방법에 관한 것으로서, 특히 커패시터의 유전체막을 Al2O3로 형성하여 커패시터의 고유전율과 낮은 누설전류 특성을 갖도록 하는 기술에 관한 것이다.
현재 반도체 소자의 고집적화를 달성하기 위하여 소자의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나 고집적화가 이루어질수록 커패시터의 크기또한 축소되기 때문에 단위 면적에 확보되는 커패시턴스를 높여야만 한다.
도 1은 종래 기술에 의한 반도체 장치의 커패시터 구조를 나타낸 도면이다. 도 1에 도시된 바와 같이, 일반적인 커패시터의 기본 구조는 하부 전극(10), 유전체막(20) 및 상부 전극(30)으로 구성된다.
작은 면적 내에서 보다 높은 커패시턴스를 확보하기 위해서는 다음과 같은 방법이 있다. 첫째 얇은 유전체막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전체막을 형성한다.
이에 SiO2 또는 SiN 등의 유전체막 대신에 고율전율을 갖도록 커패시터의 유전체를 ONO(Oxide/Nitride/Oxide) 구조로 채택하고 있다. 하지만, ONO 구조는 유전체막을 박막화할 경우 누설 전류가 급격히 증가하게 되는 문제점이 있다.
따라서 유전체막의 박막화를 하더라도 누설 전류가 발생하지 않는 새로운 커패시터용 유전체막의 개발이 필요하다. 최근 들어 가장 관심을 갖고있는 새로운 커패시터용 유전체막은 Al2O3 또는 Ta2O5 등이 있다. 이들 재료는 기존의 실리콘 산화막(SiO2)에 비해 유전율이 3-6배 정도 큰 물질이다.
하지만, Al2O3 유전체막의 경우 하부 전극 또는 상부 전극과의 접착, 스트레스 및 표면 거칠 등의 문제를 유발하게 되므로 사용하는데 제한이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 높은 유전상수를 갖는 Al2O3 유전체막을 사용하되, 유전체막과 전극 사이에 버퍼 절연막을 추가함으로써 Al2O3 유전체막과 하부/상부 전극 사이의 접착 불량, 스트레스 및 표면 거칠기로 인한 수율 저하를 막아 고유전율 및 낮은 누설전류 특성을 갖는 반도체 장치의 커패시터를 제공하는데 있다.
본 발명의 다른 목적은 하부/상부 전극과 Al2O3 유전체막 사이에 접착 불량, 스트레스 및 표면 거칠기로 인한 수율 저하를 막을 수 있는 버퍼 절연막을 추가 형성함으로써 고유전율 및 낮은 누설전류 특성을 갖는 반도체 장치의 커패시터를 제조하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 장치에서 하부 전극과 유전체막 및 상부 전극으로 이루어진 커패시터 구조에 있어서, 반도체 기판의 하부 구조물 상부에 형성된 하부 전극과, 하부 전극 상부에 얇게 형성된 제 1버퍼 절연막과, 제 1버퍼 절연막 상부에 얇게 형성된 Al2O3 유전체막과, Al2O3 유전막 상부에 얇게 형성된 제 2버퍼 절연막과, 제 2버퍼 절연막 상부에 형성된 상부 전극을 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 장치에서 하부 전극과 유전체 막 및 상부 전극으로 이루어진 커패시터를 제조하는 방법에 있어서, 반도체 기판의 하부 구조물 상부에 하부 전극을 형성하는 단계와, 하부 전극 상부에 제 1버퍼 절연막을 얇게 형성하는 단계와, 제 1버퍼 절연막 상부에 Al2O3 유전체막을얇게 형성하는 단계와, Al2O3 유전막 상부에 제 2버퍼 절연막을 얇게 형성하는 단계와, 제 2버퍼 절연막 상부에 상부 전극을 형성하는 단계를 포함한다.
도 1은 종래 기술에 의한 반도체 장치의 커패시터 구조를 나타낸 도면,
도 2는 본 발명에 따른 반도체 장치의 커패시터 구조를 나타낸 도면,
도 3a 내지 도 3e는 본 발명에 따른 반도체 장치의 커패시터 제조방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 하부 전극 102 : 제 1버퍼 절연막
104 : 유전체막 106 : Al2O3 유전체막
108 : 반응 절연막 110 : 제 2버퍼 절연막
112 : 상부 전극
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명에 따른 반도체 장치의 커패시터 구조를 나타낸 도면이다. 도 2를 참조하면, 본 발명의 커패시터는 반도체 기판의 하부 구조물(미도시함) 상부에 형성된 하부 전극(100)과, 하부 전극(100) 상부에 얇게 형성된 제 1버퍼 절연막(102)과, 제 1버퍼 절연막(102) 상부에 얇게 형성된 Al2O3 유전체막(104)과, Al2O3 유전막(104) 상부에 얇게 형성된 제 2버퍼 절연막(108)과, 제 2버퍼 절연막(108) 상부에 형성된 상부 전극(110)을 포함한다.
여기서 제 1 및 제 2버퍼 절연막(102, 108)은 실리콘 산화막(SiO2)으로 이루어진다. 그리고 본 발명의 커패시터에 있어서, Al2O3 유전체막(104)과 실리콘 산화막으로 이루어진 제 2버퍼 절연막(108) 사이에 반응 절연막(AlxSiyOz)이 추가 형성될 수 있다.
그러므로, 본 발명의 커패시터는 높은 유전상수를 갖는 Al2O3 유전체막(104)으로 사용하되, Al2O3 유전체막(104)과 하부/상부 전극(100, 110) 사이에 각각 제 1버퍼 절연막(102, 108)을 추가함으로써 이들 버퍼 절연막(102, 108)에 의해 Al2O3 유전체막(104)과 하부/상부 전극(100, 110) 계면에서 발생하는 접착 불량, 스트레스 및 표면 거칠기로 인한 수율 저하를 막을 수 있다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 장치의 커패시터의 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 제조 방법은 다음과 같다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판의 하부 구조물(미도시함) 상부에 하부 전극(100)을 형성한다. 이때, 하부 전극(100)은 도프트 폴리실리콘 또는 금속으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 하부 전극(100) 상부에 제 1버퍼 절연막(102)으로서 실리콘 산화막을 얇게 형성한다.
그리고 도 3c에 도시된 바와 같이, 제 1버퍼 절연막(102) 상부에 Al2O3 유전체막(104)을 얇게 형성한다. 이때 Al2O3 유전체막(104)은 화학적 기상증착(Chemical Vapor Deposition) 또는 물리적 기상증착법(Physical Vapor Deposition)으로 알루미늄(Al)을 증착한 후에 O2 또는 N2O로 플라즈마 처리(plasma treatment)하여 형성한다. 혹은 Al2O3 유전체막(104)은 화학적 기상증착법으로 AlO3를 증착해서 형성할 수도 있다.
그 다음 도 3d에 도시된 바와 같이, Al2O3 유전막(104) 상부에 제 2버퍼 절연막(108)으로서 실리콘 산화막을 얇게 형성한다. 이때 O2 또는 N2O 플라즈마 처리 공정에 의해 Al2O3 유전체막(104)과 제 2버퍼 절연막(108) 사이에 반응 절연막(106), 예를 들어 AlxSiyOz가 형성될 수 있다.
그리고나서 도 3e에 도시된 바와 같이, 제 2버퍼 절연막(108) 상부에 상부 전극(110)을 형성한다. 이때, 상부 전극(110)도 하부 전극(100)과 마찬가지로 도프트 폴리실리콘 또는 금속으로 형성할 수 있다.
따라서, 본 발명은 높은 유전상수를 갖는 Al2O3를 유전체막으로 사용하되, Al2O3 유전체막과 하부/상부 전극 사이에 버퍼 역할을 하는 실리콘 산화막을 추가함으로써 Al2O3 유전체막과 하부/상부 전극 사이에서 발생되는 접착 불량, 스트레스 및 표면 거칠기로 인한 수율 저하를 막아 커패시터의 고유전율 및 낮은 누설전류 특성을 달성할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (10)
- 반도체 장치에서 하부 전극과 유전체막 및 상부 전극으로 이루어진 커패시터 구조에 있어서,반도체 기판의 하부 구조물 상부에 형성된 하부 전극;상기 하부 전극 상부에 얇게 형성된 제 1버퍼 절연막;상기 제 1버퍼 절연막 상부에 얇게 형성된 Al2O3 유전체막;상기 Al2O3 유전막 상부에 얇게 형성된 제 2버퍼 절연막; 및상기 제 2버퍼 절연막 상부에 형성된 상부 전극을 구비한 것을 특징으로 하는 반도체 장치의 커패시터.
- 제 1항에 있어서, 상기 제 1 및 제 2버퍼 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제 1항에 있어서, 상기 Al2O3 유전체막과 상기 제 2버퍼 절연막 사이에 반응 절연막이 형성된 것을 특징으로 하는 반도체 장치의 커패시터.
- 제 2항 및 제 3항에 있어서, 상기 반응 절연막은 AlxSiyOz인 것을 특징으로 하는 반도체 장치의 커패시터.
- 반도체 장치에서 하부 전극과 유전체 막 및 상부 전극으로 이루어진 커패시터를 제조하는 방법에 있어서,반도체 기판의 하부 구조물 상부에 하부 전극을 형성하는 단계;상기 하부 전극 상부에 제 1버퍼 절연막을 얇게 형성하는 단계;상기 제 1버퍼 절연막 상부에 Al2O3 유전체막을 얇게 형성하는 단계;상기 Al2O3 유전막 상부에 제 2버퍼 절연막을 얇게 형성하는 단계; 및상기 제 2버퍼 절연막 상부에 상부 전극을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 5항에 있어서, 상기 제 1 및 제 2버퍼 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 5항에 있어서, 상기 Al2O3 유전체막과 상기 제 2버퍼 절연막 사이에 반응 절연막이 형성된 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 6항 및 제 7항에 있어서, 상기 반응 절연막은 AlxSiyOz인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 5항에 있어서, 상기 Al2O3 유전체막을 얇게 형성하는 단계는상기 제 1버퍼 절연막 상부에 화학적 또는 물리적 기상증착법으로 Al을 증착한 후에 O2 또는 N2O 플라즈마 처리하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 5항에 있어서, 상기 Al2O3 유전체막을 얇게 형성하는 단계는상기 제 1버퍼 절연막 상부에 화학적 기상증착법으로 AlO3를 증착하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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|---|---|---|---|---|
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| KR20000008014A (ko) * | 1998-07-09 | 2000-02-07 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
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|---|---|---|---|---|
| JPH0521710A (ja) * | 1991-07-11 | 1993-01-29 | Hitachi Ltd | 半導体装置 |
| KR970054039A (ko) * | 1995-12-23 | 1997-07-31 | 김광호 | 반도체 장치의 커패시터 및 그 제조방법 |
| KR20000008014A (ko) * | 1998-07-09 | 2000-02-07 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
| KR20010110527A (ko) * | 2000-06-07 | 2001-12-13 | 윤종용 | 금속-절연체-금속 구조의 커패시터 및 그 제조방법 |
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