[go: up one dir, main page]

KR20070009285A - 반도체 소자의 커패시터 및 그 제조 방법 - Google Patents

반도체 소자의 커패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR20070009285A
KR20070009285A KR1020050064431A KR20050064431A KR20070009285A KR 20070009285 A KR20070009285 A KR 20070009285A KR 1020050064431 A KR1020050064431 A KR 1020050064431A KR 20050064431 A KR20050064431 A KR 20050064431A KR 20070009285 A KR20070009285 A KR 20070009285A
Authority
KR
South Korea
Prior art keywords
film
capacitor
layer
upper electrode
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020050064431A
Other languages
English (en)
Inventor
조영승
조민희
최신기
김대익
김승범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050064431A priority Critical patent/KR20070009285A/ko
Publication of KR20070009285A publication Critical patent/KR20070009285A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 커패시터 및 그 제조 방법을 개시한다. 이 방법은 반도체 기판 상에 콘택홀을 가지는 층간 절연막 패턴을 형성하고, 절연막 패턴 상에 콘택홀을 통해 반도체 기판에 접속되는 하부 전극을 형성한 다음, 하부 전극 상에 산화 알루미늄막 및 산화 하프늄막을 순차적으로 적층하여 유전막을 형성하고, 유전막 상에 하부 금속막, 폴리 실리콘 게르마늄막 및 상부 금속막을 순차적으로 적층하여 상부 전극을 형성하는 것이다. 따라서, 상부 금속막이 추가로 적층된 다층 상부 전극을 가지는 커패시터를 형성할 수 있다. 이에 따라, 상부 전극의 표면저항을 최소화시키는 커패시터를 제공할 수 있다.
커패시터, 상부 전극, 표면저항, 누설전류, 유전막

Description

반도체 소자의 커패시터 및 그 제조 방법{Capacitor Of Semiconductor Device And Method For Fabrication The Same}
도 1은 종래 기술에 따른 반도체 소자의 커패시터 단면도;
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 커패시터를 제조하는 방법을 설명하기 위한 단면도들;
도 7은 본 발명의 실시예에 따른 반도체 소자의 커패시터의 상부 전극의 표면저항이 감소함을 보여주는 그래프.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더 구체적으로 반도체 소자의 커패시터 및 그 제조 방법에 관한 것이다.
D램(DRAM) 소자와 같은 반도체 소자의 고집적화에 따라 단위 셀(unit cell)의 면적이 감소하고 있다. 이에 따라 커패시터(capacitor)가 차지하는 면적도 감소하고 있다. 이러한 커패시터의 면적이 감소함에도 불구하고 최소한의 커패시턴스(capacitance)는 충족되어야 한다. 이에 따라, 반도체 소자의 고집적화를 위해서는 커패시턴스를 증대시킬 수 있는 방법의 개발이 필수적으로 요구되고 있다.
커패시턴스를 증대시키는 방법의 하나로, 실리콘 질화물(silicon nitride)이나 실리콘 산화물(silicon oxide) 대신에, 고유전율의 유전 물질인 산화 알루미늄막(Al2O3) 및 산화 하프늄막(HfO2)으로 적층되어 이루어진 고유전막을 이용하는 방법이 제안되고 있다.
통상적으로 커패시터의 상부 전극(plate node)으로는 폴리 실리콘(polysilicon)에 불순물을 도핑(doping)한 도전막을 사용한다. 유전막으로 산화 알루미늄막 및 산화 하프늄막을 사용하면, 도전막으로 사용되는 폴리 실리콘의 실리콘(Si)과 접촉하는 산화 하프늄의 산소(O2)가 반응하여 그 계면에 실리콘 산화막(SiO2)이 형성된다. 이와 같은 실리콘 산화막은 등가 유효 산화막 두께(equivalent effective thickness of oxide)를 증가시켜 커패시턴스를 감소시키는 요인이 된다. 또한, 산화 실리콘막의 생성에 의해서 산화 하프늄의 산소가 소진되어 누설전류(leakage current)가 발생하는 문제점을 야기하는 요인이 된다.
이에 따라, 커패시터의 유전막으로 고유전율 물질을 사용하는 경우에는, 상부 전극으로 금속 물질을 이용하여야 한다. 기존의 금속-절연막-반도체(MIS : Metal-Insulator-Semiconductor) 커패시터에서 금속-절연막-금속(MIM : Metal-Insulator-Metal) 커패시터로 전극의 구조를 바꾸는 것이다.
도 1은 종래 기술에 따른 반도체 소자의 커패시터 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 층간 절연막이 배치된다. 층간 절연막에 반도체 기판(10)의 소정 영역을 노출한 콘택홀이 형성된다. 층간 절연막 패턴 (15) 상에 노출되는 반도체 기판(10)에 접속하는 하부 전극(storage node, 20)이 배치된다.
하부 전극(20) 상에 고유전율 물질을 이용한 유전막(30)이 배치된다. 이때, 고유전율 물질인 산화 알루미늄 및 산화 하프늄을 순차적으로 적층하여 유전막(30)을 형성할 수 있다.
유전막(30) 상에 등가 유효 산화막 두께의 증가를 방지하기 위해서 금속막(40)이 배치된다. 금속막(40)은 질화 티타늄막(TiN) 또는 질화 텅스텐막(WNX)으로 형성할 수 있다. 금속막(40) 상에 도전막(50)이 배치된다. 금속막(40) 및 도전막(50)으로 이루어진 상부 전극(70)이 형성되어 반도체 소자의 커패시터가 완성된다. 이러한 커패시터 형성 방법은 금속막(40)을 이용함으로써, 후속 열처리 공정에 의한 등가 유효 산화막 두께의 증가를 어느 정도 방지할 수 있다. 그러나 도전막(50)으로 폴리 실리콘을 증착하는 경우에는 증착 온도(530℃)가 상승하게 된다. 증착 온도의 상승에 따른 산화 하프늄의 결정화로 인해 유전막(30)과 도전막(50) 사이에서 터널링(tunneling)에 의한 누설전류가 유발될 수 있다.
이러한 누설전류를 억제하기 위해 폴리 실리콘을 대신하여 상대적으로 증착 온도(460℃)가 낮은 폴리 실리콘 게르마늄(Poly-SiGe)을 사용할 수 있다. 그러나 폴리 실리콘 게르마늄을 사용한 경우에는 전기적 디자인 룰(EDR : Electrical Design Rule)에 따른 상부 전극의 표면저항(RsPP : sheet Resistance(Rs) of Plate Poly) 값이 반도체 소자가 구동될 수 있는 표면저항 허용값(< 80 Ohm/sq)에 대비하 여 4배 정도 높다. 이러한 높은 상부 전극의 표면저항을 감소시키기 위해 폴리 실리콘 게르마늄에 붕소(B)를 도핑할 수 있으나, 허용값에 대비하여 여전히 높은 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상부 전극의 표면저항을 최소화시킬 수 있는 커패시터 및 그 제조 방법을 제공하기 위한 것이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 커패시터를 제공한다. 이 커패시터는 반도체 기판, 반도체 기판 상에 형성된 하부 전극, 하부 전극 상에 형성된 유전막, 및 유전막 상에 형성된 상부 전극을 포함하되, 상부 전극은 하부 금속막, 폴리 실리콘 게르마늄막 및 상부 금속막의 삼중막으로 이루어지는 것을 특징으로 한다.
유전막은 산화 알루미늄막 및 산화 하프늄막으로 형성될 수 있다. 상부 전극의 폴리 실리콘 게르마늄막은 불순물이 도핑될 수 있다. 불순물로 붕소가 사용될 수 있다. 상부 전극의 하부 금속막은 질화 티타늄 또는 질화 텅스텐으로, 상부 금속막은 텅스텐 실리사이드 계열(WSix), 텅스텐(W) 또는 질화 티타늄으로 형성될 수 있다.
본 발명은 반도체 소자의 커패시터 제조 방법을 제공한다. 이 방법에 의하면, 먼저 반도체 기판 상에 반도체 기판을 노출하는 콘택홀을 가지는 층간 절연막 패턴을 형성하고, 층간 절연막 패턴 상에 콘택홀을 통해 노출되는 반도체 기판에 접속하는 하부 전극을 형성한다. 하부 전극 상에 산화 알루미늄막 및 산화 하프늄막을 순차적으로 적층하여 유전막을 형성한다. 유전막 상에 하부 금속막, 폴리 실리콘 게르마늄막 및 상부 금속막이 순차적으로 적층되어 이루어진 상부 전극을 형성하여 반도체 소자의 커패시터를 제조한다.
상부 전극을 형성하는 단계에서, 폴리 실리콘 게르마늄막은 불순물이 도핑될 수 있다. 불순물로 붕소가 사용될 수 있다. 하부 금속막은 질화 티타늄 또는 질화 텅스텐으로, 상부 금속막은 텅스텐 실리사이드 계열, 텅스텐 또는 질화 티타늄으로 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(110) 상에 층간 절연막을 형성한다. 층간 절 연막에 반도체 기판(110)의 소정 영역을 노출하는 콘택홀을 형성하여 층간 절연막 패턴(115)을 형성한다. 층간 절연막 패턴(115) 상에 노출되는 반도체 기판(100)에 접속하는 하부 전극(120)을 형성한다. 이때, 하부 전극(120)은 다양한 입체적 형태를 가질 수 있다. 예컨대 헤미스페리컬 그레인막(HSG : Hemi-Spherical Grained)과 같이 요철 모양의 표면을 가질 수 있다. 이와 같이 입체적인 형태를 가짐으로써, 이후에 완성되는 커패시터의 유효 면적을 증가시킬 수 있다. 따라서, 커패시턴스를 보다 증대시킬 수 있다.
도 3을 참조하면, 하부 전극(120) 상에 고유전율 물질을 이용하여 유전막(130)을 형성한다. 고유전율 물질의 예로는 산소를 포함하는 금속 산화물과 같은 물질일 수 있다. 바람직하게는 산화 알루미늄 및 산화 하프늄을 순차적으로 증착하여 형성되는 이중막을 유전막(130)으로 이용할 수 있다.
도 4를 참조하면, 유전막(130) 상에 하부 금속막(140)을 형성한다. 하부 금속막(140)은 화학적 기상 증착(CVD : Chemical Vapor Deposition) 방법으로 질화 티타늄 또는 질화 텅스텐을 사용하여 형성할 수 있다. 바람직하게는 플라즈마 여기 화학적 기상 증착(Plasma Enhanced CVD) 방법을 이용하여 하부 금속막(140)을 형성함으로써, 스텝 커버리지(step coverage)를 향상시킬 수 있다.
도 5를 참조하면, 하부 금속막(140) 상에 폴리 실리콘 게르마늄막(150)을 형성한다. 폴리 실리콘 게르마늄막(150)은 불순물로 도핑될 수 있다. 폴리 실리콘 게르마늄막(150) 폴리 실리콘에 비해 상대적으로 낮은 증착 온도를 가지므로, 높은 증착 온도에 의한 산화 하프늄의 결정화에 따른 유전막(130)과 폴리 실리콘 게르마 늄막(150) 사이의 터널링에 의한 누설전류가 발생하는 것을 방지할 수 있다. 불순물로는 붕소를 사용하여 도핑할 수 있다. 폴리 실리콘 게르마늄막(150) 상에 상부 금속막(160)을 형성한다. 상부 금속막(160)은 실리콘 게르마늄(SiGe)과 상대적으로 낮은 계면응력 및 낮은 저항을 가지는 텅스텐 실리사이드 계열, 텅스텐 또는 질화 티타늄으로 형성될 수 있다.
그 결과, 하부 금속막(140), 폴리 실리콘 게르마늄막(150) 및 상부 금속막(160)의 삼중막으로 이루어지는 상부 전극(170)을 형성할 수 있다.
도 6을 참조하면, 상부 전극(170) 상부 전체를 덮는 보호 절연막(180)을 형성하여 커패시터를 완성한다. 보호 절연막(180)은 추후 식각 공정에서 오염을 방지하기 위한 것으로 실리콘을 사용할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 커패시터의 상부 전극의 표면저항이 감소하는 것을 보여주는 그래프이다. 도 7을 참조하면, 종래 기술 및 본 발명에 따라 제조된 커패시터의 상부 전극의 표면저항을 엔지니어링 데이터 모니터링 시스템(EMS : Engineering data Monitoring System)으로 측정한 결과를 보여주고 있다. 종래 기술 및 본 발명에 따라 제조된 커패시터 시료(sample) 2개씩을 수회에 걸쳐 측정한 값으로, 실선으로 표시된 값은 통계적인 중앙값(statistical median)을 연결한 것이다.
종래 기술에 따른 커패시터의 상부 전극의 표면저항의 통계적인 중앙값은 310 Ohm/sq인 반면에, 본 발명에 따른 통계적인 중앙값은 55 Ohm/sq으로 나타났다.
상술한 바와 같이, 금속막(160)을 추가하여 상부 전극(170)을 형성함으로써, 상부 전극(170)의 표면저항이 310 Ohm/sq에서 55 Ohm/sq로 낮아진 커패시터를 제조할 수 있다.
상술한 것과 같이, 본 발명에 따라 하부 금속막, 도전막 및 상부 금속막의 삼중막으로 이루어진 상부 전극을 형성함으로써, 누설전류를 감소시키는 동시에, 상부 전극의 표면저항이 감소한 반도체 소자의 커패시터를 제조할 수 있다. 누설전류 및 표면저항의 감소에 따라 동작 특성 및 신뢰성이 향상된 반도체 장치를 제공할 수 있다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 산화 알루미늄막 및 산화 하프늄막이 적층되어 형성된 유전막; 및
    상기 유전막 상에 형성된 상부 전극을 포함하되, 상기 상부 전극은 하부 금속막, 폴리 실리콘 게르마늄막 및 상부 금속막의 삼중막으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  2. 제 1항에 있어서,
    상기 하부 금속막은 질화 티타늄 또는 질화 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터.
  3. 제 1항에 있어서,
    상기 폴리 실리콘 게르마늄막은 불순물이 도핑되는 것을 특징으로 하는 반도체 소자의 커패시터.
  4. 제 3항에 있어서,
    상기 불순물은 붕소인 것을 특징으로 하는 반도체 소자의 커패시터.
  5. 제 1항에 있어서,
    상기 상부 금속막은 텅스텐 실리사이드 계열, 텅스텐 또는 질화 티타늄으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터.
  6. 반도체 기판 상에 상기 반도체 기판을 노출하는 콘택홀을 가지는 층간 절연막 패턴을 형성하는 단계;
    상기 층간 절연막 패턴 상에 상기 콘택홀을 통해 노출되는 상기 반도체 기판에 접속하는 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 산화 알루미늄막 및 산화 하프늄막으로 적층된 유전막을 형성하는 단계; 및
    상기 유전막 상에 하부 금속막, 폴리 실리콘 게르마늄막 및 상부 금속막이 순차적으로 적층되어 이루어진 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  7. 제 6항에 있어서,
    상기 하부 금속막은 질화 티타늄 또는 질화 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터.
  8. 제 6항에 있어서,
    상기 폴리 실리콘 게르마늄막은 불순물이 도핑되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  9. 제 8항에 있어서,
    상기 불순물은 붕소인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  10. 제 6항에 있어서,
    상기 금속막은 텅스텐 실리사이드 계열, 텅스텐 또는 질화 티타늄으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
KR1020050064431A 2005-07-15 2005-07-15 반도체 소자의 커패시터 및 그 제조 방법 Withdrawn KR20070009285A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050064431A KR20070009285A (ko) 2005-07-15 2005-07-15 반도체 소자의 커패시터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050064431A KR20070009285A (ko) 2005-07-15 2005-07-15 반도체 소자의 커패시터 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20070009285A true KR20070009285A (ko) 2007-01-18

Family

ID=38011133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050064431A Withdrawn KR20070009285A (ko) 2005-07-15 2005-07-15 반도체 소자의 커패시터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20070009285A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287270B2 (en) 2013-10-02 2016-03-15 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US9496328B2 (en) 2014-08-05 2016-11-15 Samsung Electronics Co., Ltd. Methods of manufacturing capacitors for semiconductor devices
US9923047B2 (en) 2015-01-06 2018-03-20 Samsung Electronics Co., Ltd. Method for manufacturing a capacitor for semiconductor devices
CN109786381A (zh) * 2017-11-13 2019-05-21 联华电子股份有限公司 存储器元件及其制作方法
KR20220059846A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 배선 콘택 플러그들을 포함하는 반도체 메모리 소자
US20230020162A1 (en) * 2021-07-16 2023-01-19 Key Foundry Co., Ltd. Semiconductor device with metal-insulator-metal (mim) capacitor and mim manufacturing method thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287270B2 (en) 2013-10-02 2016-03-15 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US9496328B2 (en) 2014-08-05 2016-11-15 Samsung Electronics Co., Ltd. Methods of manufacturing capacitors for semiconductor devices
US9923047B2 (en) 2015-01-06 2018-03-20 Samsung Electronics Co., Ltd. Method for manufacturing a capacitor for semiconductor devices
CN109786381A (zh) * 2017-11-13 2019-05-21 联华电子股份有限公司 存储器元件及其制作方法
CN109786381B (zh) * 2017-11-13 2021-05-25 联华电子股份有限公司 存储器元件及其制作方法
KR20220059846A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 배선 콘택 플러그들을 포함하는 반도체 메모리 소자
US12183680B2 (en) 2020-11-03 2024-12-31 Samsung Electronics Co., Ltd. Semiconductor memory device including wiring contact plugs
US20230020162A1 (en) * 2021-07-16 2023-01-19 Key Foundry Co., Ltd. Semiconductor device with metal-insulator-metal (mim) capacitor and mim manufacturing method thereof

Similar Documents

Publication Publication Date Title
EP1368822B1 (en) Rhodium-rich oxygen barriers
TW404047B (en) Semiconductor device having a protective circuit
US6614082B1 (en) Fabrication of semiconductor devices with transition metal boride films as diffusion barriers
US20120064690A1 (en) Method for manufacturing semiconductor device
KR20030013626A (ko) 스택형 캐패시터의 제조 방법
US6479364B2 (en) Method for forming a capacitor for semiconductor devices with diffusion barrier layer on both sides of dielectric layer
JP2008288408A (ja) 半導体装置及びその製造方法
JPH06151751A (ja) 半導体集積回路装置及びその製造方法
KR20070009285A (ko) 반도체 소자의 커패시터 및 그 제조 방법
US6261890B1 (en) Semiconductor device having capacitor and method of manufacturing the same
KR20070021497A (ko) 반도체 소자의 캐패시터 형성방법
KR100450657B1 (ko) 반도체메모리장치의캐패시터및그제조방법
US7170736B2 (en) Capacitor having low resistance electrode including a thin silicon layer
US20060063290A1 (en) Method of fabricating metal-insulator-metal capacitor
US6306666B1 (en) Method for fabricating ferroelectric memory device
KR100464938B1 (ko) 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법
US6465300B2 (en) Method for forming a lower electrode for use in a semiconductor device
KR100677773B1 (ko) 반도체 소자의 캐패시터 형성방법
KR102776045B1 (ko) 반도체 소자의 제조 방법
KR0148503B1 (ko) 반도체 장치의 캐패시터와 그 제조방법
KR100305719B1 (ko) 하부 전하저장 전극 형성 방법
KR20010001595A (ko) 캐패시터 제조 방법
KR101061169B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20010068315A (ko) 캐패시터의 제조방법
KR20030058817A (ko) 반도체소자의 커패시터 및 그 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20050715

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid