JPH0290561A

JPH0290561A - 半導体素子

Info

Publication number: JPH0290561A
Application number: JP24113788A
Authority: JP
Inventors: Takeshi Yasuda; 武安田
Original assignee: Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1990-03-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、容量内蔵型ＧａＡｓＭＥＳＦＥＴを有する半
導体素子に係わり、高耐圧・大容量形成に好適でかつ小
型化が達成できる半導体素子に関する。

〔従来の技術〕

低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＣａＡｓ−ＦＥＴと略す。

）が広く知られている。また、このＧａＡｓ−ＦＥＴの
一つとして、シシットギー障壁ゲート形電界効果トラン
ジスタ（ＭＥＳＦＥＴとも称する。

）が知られている。ＭＥＳＦＥＴは、ｎ導電型の能動領
域主面に設けられたオーミック接触構造のソース・ドレ
イン電極と、その中間に一′つあるいは二つ設けられた
シヨ・ントキー接合構造のゲート電極とからなり、シン
グルゲート構造あるいはデュアルゲート構造を構成して
いる。

通信用広帯域低雑音ＧａＡｓＩＣには、これらＧａＡｓ
−ＭＥＳＦＥＴが組み込まれている。ＧａＡｓ通信用広
帯域低雑音ＩＣについては、たとえば、電子通信学会発
行、信学技報、５ＳＤ８４−１０６、Ｐ２４〜Ｐ３１に
記載されている。この文献には、ゲートとドレイン間に
抵抗と容量を直列に組み込んだＣａＡｓ−ＭＥＳＦＥＴ
が開示されている。また、前記の直流遮断容量（Ｃｔ）
は、ショットキー、容量で形成されている。

また、この文献には、「前記直流遮断容量（Ｃｆ）と利
得と入出力電圧定在波比（ＶＳＷＲ（Ｖｏｌｔａｇｅ　
　Ｓｔａｎｄｉｎｇ　　ＷａｖｅＲａｔｉｏ）　　　ｉ
ｎ　　ｏｕｔ）等の相関において、前記Ｃｆが小さいと
利得とＶＳＷＲｉｎが悪化する。しかし、ＩＣ内に大容
量を形成することはチップサイズを増大させる。チップ
サイズと性能の兼ね合いが問題である。」旨記載されて
いる。

〔発明が解決しようとする課題〕

従来技術にあっては、直流遮断容量をショットキー容量
で形成している。しかし、ショットキー容量は広い面積
を必要とし、半導体素子（チップ）の面積に対する占有
面積が、たとえば、６０％〜７０％と高く、チップサイ
ズの増大を招いている。

また、ショットキー容量は他の容量に比較して耐圧が低
い。

本発明の目的は、容量の耐圧が高くかつチップサイズが
小型化できる容量内蔵型半導体素子を提供することにあ
る。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明の容量内蔵型ＧａＡｓ広帯域低雑音増
幅ＩＣは、ＧａＡｓ−ＭＥＳＦＥＴのドレイン電極上に
絶縁膜を設けさらにこの絶縁股上に金属膜を配設し、メ
タル−絶縁物−メタルからなるＭＩＭ容量を構成してい
る。

〔作用〕

上記した手段によれば、本発明の容量内蔵型ＧａＡｓ広
帯域低雑音増幅［Ｃにあっては、ＧａＡｓ−ＭＥＳＦＥ
Ｔのドレイン電極、すなわち、ドレイン電極の各フィン
ガー上に絶縁膜（層間絶縁膜）を重ねるとともにこの眉
間絶縁膜上に金属膜を形成し、ＭＩＭ容量を構成させた
構造となっていることから、容量形成のために独立した
領域を必要としないため、チップサイズの小型化が達成
できる。また、前記ＭＩＭ容量はショットキー容量に比
較してその耐圧が高いことから、半導体装置の耐圧の向
上も達成できる。さらに、ＭＩＭ容量はその形成におい
て、ショットキー接合の良否によって変動し易いショッ
トキー容量に比較して再現性よく容量を形成することが
できる。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例による容量内蔵型ＧａＡｓ広
帯域低雑音増幅ＩＣ（半導体素子）の概要を示す模式図
、第２図は同じく半導体素子の要部を示す模式的平面図
、第３図は同じく等価回路、第４図は同じく半導体素子
の要部を示す断面図、第５図〜第８図は同じく容量内蔵
型ＣａＡｓ広帯域低雑音増幅ＩＣの製造における各工程
でのワ−りであるウェハを示す断面図であって、第５図
はチャネル層およびオーミック層形成後の断面図、第６
図はソース電極およびドレイン電極ならびにゲート電極
が設けられたウェハの断面図、第７図は絶縁膜形成後の
ウェハの断面図、第８図は配線電極形成後のウェハの断
面図である。

この実施例の半導体素子、すなわち、容量内蔵型ＧａＡ
ｓ広帯域低雑音増幅ＩＣは、第３図の等価回路で示され
るように、ソース（Ｓ）、ゲート（Ｇ）、ドレイン（Ｄ
）とからなるＧａＡｓ−ＭＥＳＦＥＴにおいて、ゲート
とドレインとの間に容量（Ｃ１）と抵抗（Ｒｒ）が組み
込まれている。

前記容量は後述するが、メタル−絶縁物−メタルからな
るＭＩＭ（Ｍｅｔａｌ−１ｎｓｕｌａｔ−ｇｌ−Ｍｅｔ
ａｌ）容量となっている。

この容量内蔵型ＧａＡｓ広帯域低雑音増幅ＩＣを構成す
る半導体素子（以下、チップとも称する。

）は、第１図および第４図に示されるように、半絶縁性
ＧａＡｓ基板（基板）１の主面に各導電型層や絶縁膜等
を配設することによって形成されている、すなわち、半
絶縁性ＧａＡｓ基板１の主面には０．２μｍ前後の薄い
ｎ形のチャネル層２を有している。また、このチャネル
層２部分には、このチャネル層２よりも深くかつ一定の
幅を有して相互に平行に延在する複数条のｎ十形のオー
ミック層３が設けられている。前記オーミック層３は、
ソース領域５．ドレイン領域４と交互になっている。そ
して、これらドレイン領域４およびソース領域５はそれ
ぞれ櫛歯状となり、それぞれは噛み合うパターンとなっ
ている。そこで、この相互に噛み合う部分を、説明の便
宜上フィンガーと呼称する。

一方、前記チャネル層２．ドレイン領域４．ソース領域
５上には、それぞれゲート電極６．ドレイン電橋７．ソ
ース電極８が配設されている。前記ドレイン電極７は、
第２図に示されるように、右下がりの線で示されるハツ
チング部分とクロスハツチング部分である。また、第２
図に示されるように、二点鎖線で示される部分がソース
電極８部分である。また、前記ドレイン電極７とソース
電極８のフィンガー部分間には実線で示されるようにゲ
ート電極６が延在している。このゲート電極６はソース
電極８とクロスするが、電気的に絶縁状態を維持してク
ロスするようになっている。

また、ゲート電極６の前記フィンガー部分から外れた部
分は、幅の広い領域が設けられるとともに、この領域に
は、矩形で示されるように、ゲート用ワイヤポンディン
グパッド９が設けられている。

また、前記ドレイン電極７およびソース電極８の一部に
は同様にドレイン用ワイヤポンディングパッド１０およ
びソース用ワイヤボンディングパソド１１が設けられて
いる。これら各バンド９．　１０．１１は、それぞれワ
イヤが接続されて給電点となる。

また、第１図に示されるように、半絶縁性ＧａＡｓ基板
１の主面には、厚さ４０００人のｐｓｃ（リンシリケー
トガラス）膜からなる絶縁膜（層間絶縁膜）１２が設け
られている。この眉間絶縁膜１２は前記ゲート電極６．
ドレイン電極７．ソース電極８を被っている。また、こ
の層間絶縁膜１２の表面には、前記ドレイン電極７のフ
ィンガー部分に重なるように、１等からなる金属膜（配
線電極）１３が設けられている。前記配線電極１３は、
第２図に示されるように、右上がりの線で示されるハツ
チング部分とクロスハツチング部分で示される部分から
なるパターンとなっている。

そして、クロスハツチングで示される部分が、前記ドレ
イン電極７のフィンガー部分（金属膜）、と、この金属
膜上に重なる層間絶縁膜１２（絶縁膜）と、この絶縁膜
上に重なる配線電極１３（金属膜）となり、ＭＩＭ容憬
１４、すなわち、直流遮断容量（（、ｒ　）を構成する
。なお、前記金属膜１３とゲート電橋６間には抵抗（Ｒ
ｒ）１５が配設されている。この抵抗１５は、図示しな
いが前記半絶縁性ＧａＡｓ基板ｌの主面表層部に不純物
を部分的に拡散させることによって形成される。

なお、第４図に示されるように、前記金属膜１３等を含
む半絶縁性ＧａＡｓ基板ｌの主面は部分的にパッシベー
ション膜１６によって被われる。

そして、前記ゲート用ワイヤポンディングパッド９、ド
レイン用ワイヤボンディングパ、ド１０ソース用ワイヤ
ボンディングバソド１１が、前記パッシベーション膜１
６から露出するようになっている。

つぎに、このような半導体素子、すなわち、容量内蔵型
ＧａＡｓ広帯域低雑音増幅ＩＣチップの製造について、
第５図〜第８図を参照しながら説明する。

最初に第５図に示されるように、化合物半導体薄板（ウ
ェハ）２０が用意される。このウェハ２０は半絶縁性Ｇ
ａＡｓＪｆ板１からなっている。また、このウェハ２０
は、その主面にすでに２回におよんでＳｉ◆が部分的に
イオン注入によって打ち込まれている。このようなウェ
ハ２０はその主面にＳｉＯ□膜２１膜設１られる。その
後、たとえば、８００°Ｃで２０分のアニール処理を行
って、半絶縁性ＣａＡｓ基板１の表層部にｎ形のチャネ
ル層２およびドレイン領域４およびソース領域５となる
ｎ十形のオーミック層３を形成する。前記ｎ十形のオー
ミック層３はドレイン電極７やソ−スミ極８との間でオ
ーミックコンタクトを形成するために不純物濃度は、た
とえば、Ｉ　Ｑ　”ｃ　ｍ−’と高くなっている。また
、前記ｎ形のチャネル層２の不純物濃度はＦＥＴの闇値
に関与するため、不純物濃度は、たとえば、Ｉ　Ｘ　１
０”ｃｍ−’と低濃度となっている。なお、このチャネ
ル層２およびオーミック層３の形成時、同時に抵抗１５
も形成する。

つぎに、前記５ｉｆｔ膜２１を除去した後、ウェハ２０
の主面に厚さ４５００人のＰＳＧ　（リンシリケートガ
ラス）膜からなる絶縁膜２２を形成しかつ図示しないホ
トレジスト膜を設ける。その後、前記ホトレジスト膜を
感光現像した後、前記絶縁膜２２を部分的に除去し、か
つウェハ２０の主面全域にＡｕＧｅ−Ｎｉ　−Ａｕの順
に蒸着する。

その後、前記ホトレジスト膜を除去するいわゆるリフト
オフ法によって、第６図に示されるように、前記ドレイ
ン領域４およびソース領域５上に櫛歯状となり、相互に
噛み合うパターンとなるドレイン電極７およびソース電
極８を形成する。このドレイン電極７およびソース電極
８はおよそ４５００人程度０厚さとなる。

つぎに、前記同様のリフトオフ法によって、第７図に示
されるように、５０００人程度０厚さのＡｎからなるゲ
ート電極６を形成する。このゲート電極６はチャネル層
２との間でショットキー接合を構成する。

つぎに、第８図に示されるように、ウェハ２０の主面に
ドレイン電極上で１０００人程度０厚さになるようにＰ
ＳＧ膜からなる絶縁膜（層間絶縁ＷＡ）１２を形成する
。また、この眉間絶縁膜１２上にスパッタによって、Ａ
ｆｌ等からなる金属膜（配線電極）１３を数千人の厚さ
に形成する。この配線電極１３は、常用のホトリソグラ
フィによってパターニングされる。この結果１、前記ド
レイン電極７のフィンガー部分の上には眉間絶縁膜１２
を介して配線電極１３が形成されることから、ＭＩＭ容
量が形成される。このＭＩＭ容量は、従来のショットキ
ー容量に比較して再現性良（安定−ｂ、て形成できる利
点があり、かつまたショットキー容量に比較して、その
耐圧も高い。たとえば、前記のように、１０００人の厚
さのＰＳＧ膜で、ドレイン電極のフィンガー部分を２本
使用し、容量部分の面積を８万μｍ！程度とすれば、容
量は３０ＰＦ以上となり、Ｖｏｓ−３Ｖ、　　Ｖｒ、ｓ
＝　　ｌ　Ｖ、で使用する容量内蔵型ＧａＡｓ広帯域低
雑音増幅ＩＣの場合、最大定格を７ｖとした場合、充分
溝たすことができる。

つぎに、前記ウェハ２０の主面の所定部、すなわち、ワ
イヤ接続のためのワイヤポンディングパッド等を除く殆
どの領域には、パンシベーション膜１６が設けられ、そ
の後、このウェハ２０は縦横に切断され、第１図および
第４図に示されるようなＩＣチップが多数製造される。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明の容量内蔵型ＧａＡｓ広帯域低雑音増幅Ｉ
Ｃにあっては、容量はドレイン電極のフィンガー上に絶
縁膜を介して配線電極を設けた所謂ＭＩＭ容量となって
いることから、チップの特定面を容量形成のために確保
しておく必要もなく、チップサイズの小型化が達成でき
るという効果が得られる。

（２）上記（１）により、本発明の容量内蔵型ＧａＡｓ
広帯域低雑音増幅ＩＣにあっては、容量はＭＩＭ容量で
構成されていることから、ショットキー容量に比較して
耐圧が向上するという効果が得られる。

（３）上記（１）および（２）により、本発明によれば
、チップサイズが小型となりかつ容量の高逆耐圧化が達
成できる容量内蔵型ＧａＡｓ広帯域低雑音増幅ｔＣを提
供することができるという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、ドレイン電極
のフィンガー数を多くし、かつこの上に眉間絶縁膜を介
して配線電極を設け、ＭＩＭ容量を形成すれば、さらに
容量を増大させることができる。また、前記実施例では
、ＭＵＭ容量を形成するための眉間絶縁膜として、ＰＳ
Ｇ膜を使用しているが、窒化ケイ素膜を使用した場合に
は、誘電率がＰＳＧ膜より高いこと、また膜が緻密であ
ることから、層間絶縁膜の厚さを数百〜千人程度とする
こともでき、さらに容量の増大を図ることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である容量内蔵型ＧａＡｓ
広帯域低雑音増幅ＩＣの製造技術に適用した場合につい
て説明したが、それに限定されるものではない。

本発明は少なくとも容量を設ける構造の半導体素子の製
造には適用できる。

〔発明の効果〕

本朝において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明の容量内蔵型ＧａＡｓ広帯域低雑音増幅ＩＣは、
ＧａＡｓ−ＭＥＳＦＥＴのドレイン電極の各フィンガー
上に絶縁膜を介して金属膜を形成し、ＭＵＭ容量を構成
していることから、容量形成のために独立した領域を必
要としないため、チップサイズの小型化が達成できる。

また、前記ＭＩＭ容量はショットキー容量に比較してそ
の耐圧が高いことから、半導体装置の耐圧の向上も達成
できる。したがって、小型で容量の大きい容量内蔵型Ｇ
ａＡｓ広帯域低雑音増幅ｉｃを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による容量内蔵型ＧａＡｓ広
帯域低雑音増幅１ｃ（半導体素子）の概要を示す模式図
、第２図は同じく半導体素子の要部を示す模ｉ−（約手面
図、第３図は同じく等価回路、第４図は同じく半導体素子の要部を示す断面図、第５図
は同じく半導体素子の製造においてチャネル層およびオ
ーミック層がワークであるウェハに形成された状態を示
す断面図、第６図は同じ（ソース電極およびドレイン電極ならびに
ゲート１掻が設けられたウェハの断面図、第７図は同じ
く絶縁膜形成後のウェハの断面図、第８図は同しく配線
電極形成後のウェハの断面図である。 ■・・・半絶縁性ＧａＡＳ基板、２・・・チャネル層、
３・・・オーミック層、４・・・ドレイン領域、５・・
・ソース領域、６・・・ゲート電橋、７・・・ドレイン
電極、８・・・ソース電極、９・・・ゲート用ワイヤポ
ンディングパッド、ＩＯ・・・トルイン用ワイヤボンデ
ィングバンド、１１　・・　・ソース用ワイ＼フボンデ
イングバノド、１２・・・層間絶縁膜、１３・・・配線
電極、１４・・・ＭＩＭ容量、１５・・・抵抗、１６・
・・パ、シベーシＪン膜、２０・・・ウェハ、２１・・
・Ｓｉｎ、膜、２２・・・絶縁膜。フｎ第第図図第図

Claims

【特許請求の範囲】１、容量内蔵型ＧａＡｓＭＥＳＦＥＴを有する半導体素
子であって、前記容量はＧａＡｓＭＥＳＦＥＴのドレイ
ン電極と、このドレイン電極上に絶縁膜を介して重ねら
れた金属膜によるメタル−絶縁物−メタルで構成されて
いることを特徴とする半導体素子。２、前記メタル−絶縁物−メタルからなる容量は、前記
ドレイン電極のフィンガー部分にそれぞれ設けられてい
ることを特徴とする特許請求の範囲第１項記載の半導体
素子。