JPH05198787A - 固体撮像装置及びその製造方法 - Google Patents
固体撮像装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/197—Bipolar transistor image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、暗電流を抑えてＳＮ比の大
きな信号が得られ、しかも高解像度で撮像が行える固体
撮像装置、及び製造工程が簡略化され、歩留りが高くな
るような構成の固体撮像装置の製造方法を提供すること
にある。 【構成】 電荷を蓄積可能な電荷蓄積部３０２と、前記
蓄積部３０２に蓄積された電荷に基づいて信号を出力す
る為の出力回路３０３と、を備えた基体３０１と、前記
基体の表面上に設けられ、前記電荷蓄積部上に開孔を有
する絶縁膜３０４と、前記絶縁膜３０４上に設けられ、
前記開孔を介して前記電荷蓄積部３０２に電気的に接続
された感光層３０６と、を具備する固体撮像装置におい
て、前記開孔内には埋込領域３０５が形成されており、
前記絶縁膜３０４の表面と前記埋込領域３０５の表面と
は実質的に平坦化されていることを特徴とする固体撮像
装置。
きな信号が得られ、しかも高解像度で撮像が行える固体
撮像装置、及び製造工程が簡略化され、歩留りが高くな
るような構成の固体撮像装置の製造方法を提供すること
にある。 【構成】 電荷を蓄積可能な電荷蓄積部３０２と、前記
蓄積部３０２に蓄積された電荷に基づいて信号を出力す
る為の出力回路３０３と、を備えた基体３０１と、前記
基体の表面上に設けられ、前記電荷蓄積部上に開孔を有
する絶縁膜３０４と、前記絶縁膜３０４上に設けられ、
前記開孔を介して前記電荷蓄積部３０２に電気的に接続
された感光層３０６と、を具備する固体撮像装置におい
て、前記開孔内には埋込領域３０５が形成されており、
前記絶縁膜３０４の表面と前記埋込領域３０５の表面と
は実質的に平坦化されていることを特徴とする固体撮像
装置。
Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ、ビデオ
カメラ、複写機等の情報処理装置の入力部として用いら
れる固体撮像装置に関し、特に、信号電荷蓄積部、信号
読み出し回路、走査回路、駆動回路などを形成した単結
晶半導体回路基体上に感光膜を積層した固体撮像装置及
びその製造方法に関するものである。
カメラ、複写機等の情報処理装置の入力部として用いら
れる固体撮像装置に関し、特に、信号電荷蓄積部、信号
読み出し回路、走査回路、駆動回路などを形成した単結
晶半導体回路基体上に感光膜を積層した固体撮像装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体を利用した固体撮像装置の
普及が拡大しており、より高性能で低価格の固体撮像装
置が要求されている。
普及が拡大しており、より高性能で低価格の固体撮像装
置が要求されている。
【０００３】従来から用いられている固体撮像装置とし
ては、例えばＣＣＤやＭＯＳ型固体撮像装置等のよう
に、受光素子部、信号電荷蓄積部、信号読み出し回路、
走査回路、信号処理回路等の周辺回路を同一半導体基板
上に形成したものが主流であるが、最近は光導電膜を受
光素子としてこれらの半導体基板上に積層した積層型固
体撮像装置なども提案されている。
ては、例えばＣＣＤやＭＯＳ型固体撮像装置等のよう
に、受光素子部、信号電荷蓄積部、信号読み出し回路、
走査回路、信号処理回路等の周辺回路を同一半導体基板
上に形成したものが主流であるが、最近は光導電膜を受
光素子としてこれらの半導体基板上に積層した積層型固
体撮像装置なども提案されている。
【０００４】従来技術としてＭＯＳ型固体撮像装置の一
例を図１６に示す。
例を図１６に示す。
【０００５】同図において、１０１はｐ型シリコン基
板、１０２はｐ+ 領域、１０３はｐ-領域、１０４はｎ+
型ソース領域、１０５はｎ型ドレイン領域、１０６は
ゲート酸化膜、１０７はゲート電極用ポリシリコン、１
０８は第１シリコン酸化膜、１０９は電極、１１６はパ
ッシベーション膜である。
板、１０２はｐ+ 領域、１０３はｐ-領域、１０４はｎ+
型ソース領域、１０５はｎ型ドレイン領域、１０６は
ゲート酸化膜、１０７はゲート電極用ポリシリコン、１
０８は第１シリコン酸化膜、１０９は電極、１１６はパ
ッシベーション膜である。
【０００６】この例の場合、受光素子は１０４のｎ+ 形
ソース領域と１０３のｐ- 形領域と１０２のｐ+ 領域か
ら構成されるｎ+ ｐ- ｐ+ ダイオードであり、このダイ
オードが信号電荷蓄積部も兼ねている。
ソース領域と１０３のｐ- 形領域と１０２のｐ+ 領域か
ら構成されるｎ+ ｐ- ｐ+ ダイオードであり、このダイ
オードが信号電荷蓄積部も兼ねている。
【０００７】また、この固体撮像装置に感光膜を積層し
た積層型固体撮像装置の従来例を図１７に示す。同図に
おいて、１１０は第１画素電極、１１１は第２シリコン
酸化膜、１１２は第３シリコン酸化膜、１１３は第２画
素電極、１１４は感光膜としての光導電膜、１１５は透
明電極であり、その他は図１８に対応している。
た積層型固体撮像装置の従来例を図１７に示す。同図に
おいて、１１０は第１画素電極、１１１は第２シリコン
酸化膜、１１２は第３シリコン酸化膜、１１３は第２画
素電極、１１４は感光膜としての光導電膜、１１５は透
明電極であり、その他は図１８に対応している。
【０００８】
【発明が解決しようとする課題】しかしながら、前述し
た従来技術においては、以下に示すような解決すべき課
題がある。
た従来技術においては、以下に示すような解決すべき課
題がある。
【０００９】図１６に示した従来の固体撮像装置におい
ては、受光素子は所望の光吸収特性を得るために、ｎ+
ｐ- ｐ+ ダイオードのｐ- 領域の厚み、及び不純物濃度
を設定しているが、このｎ+ ｐ- ｐ+ ダイオードは信号
電荷蓄積容量としての機能も兼ね備えている。そのた
め、受光特性を考慮したｐ- 領域の厚さ、及び不純物濃
度では所望の蓄積容量を得ることができなくなり、飽和
信号電荷量が減少し、ダイナミックレンジが低下してし
まうという問題が生じ、また同様に、蓄積容量を優先さ
せたｐ- 領域の設計では所望の受光特性を得られない。
ては、受光素子は所望の光吸収特性を得るために、ｎ+
ｐ- ｐ+ ダイオードのｐ- 領域の厚み、及び不純物濃度
を設定しているが、このｎ+ ｐ- ｐ+ ダイオードは信号
電荷蓄積容量としての機能も兼ね備えている。そのた
め、受光特性を考慮したｐ- 領域の厚さ、及び不純物濃
度では所望の蓄積容量を得ることができなくなり、飽和
信号電荷量が減少し、ダイナミックレンジが低下してし
まうという問題が生じ、また同様に、蓄積容量を優先さ
せたｐ- 領域の設計では所望の受光特性を得られない。
【００１０】即ち、この構造においては、所望の受光素
子特性と蓄積容量特性の双方を得ることは難しいという
問題がある。これは、前述した従来例の受光素子の構造
としてｎ+ ｐ- ｐ+ ダイオードによる受光素子の構造に
限らず、他の構造でも同様の問題が生じる。
子特性と蓄積容量特性の双方を得ることは難しいという
問題がある。これは、前述した従来例の受光素子の構造
としてｎ+ ｐ- ｐ+ ダイオードによる受光素子の構造に
限らず、他の構造でも同様の問題が生じる。
【００１１】次に、図１７に示したような、従来の積層
型固体撮像装置においては、光導電膜１１４が受光素子
となり、蓄積容量はおもにｎ+ ソース領域１０４の接合
容量で決定することができるため、図１６で上述した問
題は回避できるのであるが、以下のような解決すべき課
題がある。
型固体撮像装置においては、光導電膜１１４が受光素子
となり、蓄積容量はおもにｎ+ ソース領域１０４の接合
容量で決定することができるため、図１６で上述した問
題は回避できるのであるが、以下のような解決すべき課
題がある。
【００１２】図１７に示した種々の素子、回路を形成し
た半導体回路基板は、光導電膜形成面の凹凸が大きく、
この状態で光導電膜を積層すると光導電膜の暗電流の増
加や解像度の低下といった問題が生じるため、光導電膜
の形成面を平坦化する必要が生じてくる。そこで本発明
者等は次のような製造工程を採用し図１７に示す装置を
作製した。
た半導体回路基板は、光導電膜形成面の凹凸が大きく、
この状態で光導電膜を積層すると光導電膜の暗電流の増
加や解像度の低下といった問題が生じるため、光導電膜
の形成面を平坦化する必要が生じてくる。そこで本発明
者等は次のような製造工程を採用し図１７に示す装置を
作製した。
【００１３】以下、図１８乃至図２４を参照して簡単に
そのプロセスを説明すると、 （１）半導体基板にＭＯＳプロセスを用いてデバイスを
形成した後、層間絶縁膜として第２シリコン酸化膜１１
１を堆積し、ソース領域上にコンタクトホールを形成す
る（図１８）。 （２）第１画素電極１１０を形成する（図１９）。 （３）第３シリコン酸化膜１１２を堆積してレジストを
塗布し、平坦な面を形成する（図２０）。 （４）レジストと第３シリコン酸化膜１１２のエッチン
グレートが等しくなるような条件で、例えば平行平板型
のドライエッチング装置を用いて全面をエッチングす
る。ここで平坦な第３シリコン酸化膜１１２を得ること
ができる（図２１）。 （５）第１画素電極１１０と第２画素電極１１３とのコ
ンタクトをとるためのコンタクトホールを形成する（図
２２）。 （６）第２画素電極１１３を形成する（図２３）。 （７）光導電膜１１４を積層する（図２４）。
そのプロセスを説明すると、 （１）半導体基板にＭＯＳプロセスを用いてデバイスを
形成した後、層間絶縁膜として第２シリコン酸化膜１１
１を堆積し、ソース領域上にコンタクトホールを形成す
る（図１８）。 （２）第１画素電極１１０を形成する（図１９）。 （３）第３シリコン酸化膜１１２を堆積してレジストを
塗布し、平坦な面を形成する（図２０）。 （４）レジストと第３シリコン酸化膜１１２のエッチン
グレートが等しくなるような条件で、例えば平行平板型
のドライエッチング装置を用いて全面をエッチングす
る。ここで平坦な第３シリコン酸化膜１１２を得ること
ができる（図２１）。 （５）第１画素電極１１０と第２画素電極１１３とのコ
ンタクトをとるためのコンタクトホールを形成する（図
２２）。 （６）第２画素電極１１３を形成する（図２３）。 （７）光導電膜１１４を積層する（図２４）。
【００１４】すなわち、このプロセスにおいては、半導
体回路形成後、（１）のコンタクトホール、（２）の第
１画素電極、（５）のコンタクトホール、（６）の第２
画素電極、の合計４枚のフォトマスクが必要になるわけ
である。
体回路形成後、（１）のコンタクトホール、（２）の第
１画素電極、（５）のコンタクトホール、（６）の第２
画素電極、の合計４枚のフォトマスクが必要になるわけ
である。
【００１５】従って、このような従来の積層型固体撮像
装置においては、工程が複雑になり、かつ電極間のショ
ート等も発生しやすく、その結果、歩留まりが低下する
という問題が生じる。
装置においては、工程が複雑になり、かつ電極間のショ
ート等も発生しやすく、その結果、歩留まりが低下する
という問題が生じる。
【００１６】なお、前記は従来例としてＭＯＳ型固体撮
像装置、及びその積層型固体撮像装置を示したが、ＣＣ
Ｄ、ＳＩＴ型、バイポーラ型等の固体撮像装置において
も受光部、及び信号電荷蓄積部は基本的に同様の構造で
あり、したがって、いずれの固体撮像装置においても前
記の問題点がある。
像装置、及びその積層型固体撮像装置を示したが、ＣＣ
Ｄ、ＳＩＴ型、バイポーラ型等の固体撮像装置において
も受光部、及び信号電荷蓄積部は基本的に同様の構造で
あり、したがって、いずれの固体撮像装置においても前
記の問題点がある。
【００１７】［発明の目的］本発明の目的は製造工程が
簡略化され歩留りが高くなるような構成の固体撮像装置
及びその製造方法を提供することにある。
簡略化され歩留りが高くなるような構成の固体撮像装置
及びその製造方法を提供することにある。
【００１８】本発明の別の目的は、暗電流を抑えてＳＮ
比の大きな信号が得られ、しかも高解像度で撮像が行え
る固体撮像装置及びその製造方法を提供することにあ
る。
比の大きな信号が得られ、しかも高解像度で撮像が行え
る固体撮像装置及びその製造方法を提供することにあ
る。
【００１９】
【課題を解決するための手段】本発明の目的は、電荷を
蓄積可能な電荷蓄積部と、前記蓄積部に蓄積された電荷
に基づいて信号を出力する為の出力回路とを備えた基体
と、前記基体の表面上に設けられ、前記電荷蓄積部上に
開孔を有する絶縁膜と、前記絶縁膜上に設けられ、前記
開孔を介して前記電荷蓄積部に電気的に接続された感光
層と、を具備する固体撮像装置において、前記開孔内に
は埋込領域が形成されており、前記絶縁膜の表面と前記
埋込領域の表面とは実質的に平坦化されていることを特
徴とする固体撮像装置により達成される。
蓄積可能な電荷蓄積部と、前記蓄積部に蓄積された電荷
に基づいて信号を出力する為の出力回路とを備えた基体
と、前記基体の表面上に設けられ、前記電荷蓄積部上に
開孔を有する絶縁膜と、前記絶縁膜上に設けられ、前記
開孔を介して前記電荷蓄積部に電気的に接続された感光
層と、を具備する固体撮像装置において、前記開孔内に
は埋込領域が形成されており、前記絶縁膜の表面と前記
埋込領域の表面とは実質的に平坦化されていることを特
徴とする固体撮像装置により達成される。
【００２０】また、本発明の目的は、電荷を蓄積可能な
電荷蓄積部に蓄積された電荷に基づいて信号を出力する
為の出力回路を備えた基体と、前記基体の表面上に設け
られ前記電荷蓄積部上に開孔を有する絶縁膜と、前記絶
縁膜上に設けられ、前記開孔を介して前記電荷蓄積部に
電気的に接続された感光層と、を有する固体撮像装置の
製造方法において、前記基体上に前記絶縁膜を形成し、
前記開孔内に埋込領域を形成して、該埋込領域の表面と
前記絶縁膜の表面とを平坦化し、前記埋込領域と前記絶
縁膜との上に前記感光層を形成することを特徴とする製
造方法により達成される。
電荷蓄積部に蓄積された電荷に基づいて信号を出力する
為の出力回路を備えた基体と、前記基体の表面上に設け
られ前記電荷蓄積部上に開孔を有する絶縁膜と、前記絶
縁膜上に設けられ、前記開孔を介して前記電荷蓄積部に
電気的に接続された感光層と、を有する固体撮像装置の
製造方法において、前記基体上に前記絶縁膜を形成し、
前記開孔内に埋込領域を形成して、該埋込領域の表面と
前記絶縁膜の表面とを平坦化し、前記埋込領域と前記絶
縁膜との上に前記感光層を形成することを特徴とする製
造方法により達成される。
【００２１】［実施態様例］以下、本発明の好適な実施
態様例について説明する。
態様例について説明する。
【００２２】図１は本発明の概念を説明する為の模式図
であり、各部分の詳細は後述する。
であり、各部分の詳細は後述する。
【００２３】３０１は基体でありその表面部分には、信
号電荷蓄積部３０２、信号読出し回路部３０３、が設け
られている。
号電荷蓄積部３０２、信号読出し回路部３０３、が設け
られている。
【００２４】３０４は基体３０１の表面を覆う絶縁膜で
あり、その信号電荷蓄積部上の部分にはコンタクトホー
ルが設けられ、その中に埋込層３０５が設けられてい
る。
あり、その信号電荷蓄積部上の部分にはコンタクトホー
ルが設けられ、その中に埋込層３０５が設けられてい
る。
【００２５】絶縁膜３０４と埋込層との表面は横方向に
整合しており、平坦化していることがわかる。
整合しており、平坦化していることがわかる。
【００２６】従って、その上に形成された感光膜３０６
も平坦な膜となっている。
も平坦な膜となっている。
【００２７】図１に示した本発明の固体撮像装置を、図
１６で示した従来の固体撮像装置と比較すると、本発明
の固体撮像装置は、感光膜３０６を積層した構成を有し
ていることから蓄積容量部３０２を基体上で独立に設計
し最適化することが可能になり、ダイナミックレンジの
向上をはかることができる。
１６で示した従来の固体撮像装置と比較すると、本発明
の固体撮像装置は、感光膜３０６を積層した構成を有し
ていることから蓄積容量部３０２を基体上で独立に設計
し最適化することが可能になり、ダイナミックレンジの
向上をはかることができる。
【００２８】また、本発明の固体撮像装置においては、
電荷蓄積部上に第２導電型の埋め込み層と、その埋め込
み層上に形成された感光膜を有することにより、従来の
積層型固体撮像装置で用いていたようなパターニングを
必要とするような画素電極を必須条件としない。このた
め、工程の簡略化、とりわけパターニング工程の簡略化
が実現できる。
電荷蓄積部上に第２導電型の埋め込み層と、その埋め込
み層上に形成された感光膜を有することにより、従来の
積層型固体撮像装置で用いていたようなパターニングを
必要とするような画素電極を必須条件としない。このた
め、工程の簡略化、とりわけパターニング工程の簡略化
が実現できる。
【００２９】［感光膜］本発明に用いられる感光膜は検
知すべき光を受けてキャリア（電子・正孔対）を発生し
得るものであればよく、光導電型であっても光起電力型
であってもよい。層構成は単層又は複数層であり、バン
ドギャップや導電率等の特性が連続的に変化しているも
のであってもよい。
知すべき光を受けてキャリア（電子・正孔対）を発生し
得るものであればよく、光導電型であっても光起電力型
であってもよい。層構成は単層又は複数層であり、バン
ドギャップや導電率等の特性が連続的に変化しているも
のであってもよい。
【００３０】具体的な材料としては、ＺｎＳｅ，ＺｎＣ
ｄＴｅ，ＳｅＴｅ，ＳｅＴｅＡｓ，等のＳｅ又はＳを主
成分として必要に応じてＴｅ，Ａｓ，Ｃｄのうち少なく
とも１種の原子を含むカルコゲナイド系の非単結晶半導
体、Ｓｉを主成分として必要に応じてＨ，Ｆ，Ｃｌ，
Ｏ，Ｎ，Ｓｎ，Ｃ，Ｇｅ，Ｐ，Ａｓ，Ｂ，Ａｌ，Ｇａの
少なくとも１種の原子を含む非単結晶半導体、同様にＧ
ｅを主成分又はＣを主成分とし上記原子を含む非単結晶
半導体、である。
ｄＴｅ，ＳｅＴｅ，ＳｅＴｅＡｓ，等のＳｅ又はＳを主
成分として必要に応じてＴｅ，Ａｓ，Ｃｄのうち少なく
とも１種の原子を含むカルコゲナイド系の非単結晶半導
体、Ｓｉを主成分として必要に応じてＨ，Ｆ，Ｃｌ，
Ｏ，Ｎ，Ｓｎ，Ｃ，Ｇｅ，Ｐ，Ａｓ，Ｂ，Ａｌ，Ｇａの
少なくとも１種の原子を含む非単結晶半導体、同様にＧ
ｅを主成分又はＣを主成分とし上記原子を含む非単結晶
半導体、である。
【００３１】具体的には多結晶Ｓｉ、微結晶Ｓｉ、アモ
ーファスＳｉ、アモーファスＳｉＧｅ、アモーファスＳ
ｉＣ、アモーファスＳｉＧｅＣ等である。より好ましく
は水素化又はフッ素化Ｓｉ、水素化又はフッ素化ＳｉＧ
ｅ、水素化又はフッ素化ＳｉＣ単体、又は、これらをド
ーピングしてＰ型又はＮ型としたものである。
ーファスＳｉ、アモーファスＳｉＧｅ、アモーファスＳ
ｉＣ、アモーファスＳｉＧｅＣ等である。より好ましく
は水素化又はフッ素化Ｓｉ、水素化又はフッ素化ＳｉＧ
ｅ、水素化又はフッ素化ＳｉＣ単体、又は、これらをド
ーピングしてＰ型又はＮ型としたものである。
【００３２】層構成は、ショットキーバリア型ホトダイ
オード／ＰＮ接合ホトダイオード、ＰＩＮ接合ホトダイ
オード／一方にショットキー接合を有し他方にオーミッ
クコンタクトを有する光導電素子／一方にＰＮ接合を有
し他方にオーミックコンタクトを有する光導電素子等／
或いはヘテロ接合を有するホトダイオード／又は一方に
ヘテロ接合を有し、他方にオーミックコンタクトを有す
る光導電素子等である。
オード／ＰＮ接合ホトダイオード、ＰＩＮ接合ホトダイ
オード／一方にショットキー接合を有し他方にオーミッ
クコンタクトを有する光導電素子／一方にＰＮ接合を有
し他方にオーミックコンタクトを有する光導電素子等／
或いはヘテロ接合を有するホトダイオード／又は一方に
ヘテロ接合を有し、他方にオーミックコンタクトを有す
る光導電素子等である。
【００３３】具体的にはＰ型微結晶ＳｉＣとノンドープ
アモーファスＳｉを有する構成、Ｐ型アモーファスＳｉ
とノンドープアモーファスＳｉｘＧｅｙＣｚ（ここでｘ
＋ｙ＋ｚ＝１であり、ＳｉｘＣｚ領域とＳｉｘ領域とＳ
ｉｘＧｅｙ領域とを有しバンドギャップが連続的に変化
しているもの）とを有する構成、Ｐ型アモーファスＳｉ
とノンドープアモーファスＳｉとノンドープアモーファ
スＳｉＧｅと共にヘテロ接合を有する構成が挙げられ
る。
アモーファスＳｉを有する構成、Ｐ型アモーファスＳｉ
とノンドープアモーファスＳｉｘＧｅｙＣｚ（ここでｘ
＋ｙ＋ｚ＝１であり、ＳｉｘＣｚ領域とＳｉｘ領域とＳ
ｉｘＧｅｙ領域とを有しバンドギャップが連続的に変化
しているもの）とを有する構成、Ｐ型アモーファスＳｉ
とノンドープアモーファスＳｉとノンドープアモーファ
スＳｉＧｅと共にヘテロ接合を有する構成が挙げられ
る。
【００３４】なお、ここでいう微結晶とは、数十Åから
数百Åの粒径を示す微少な結晶粒が単独で存在する構造
又は非晶質中に混在した構造と定義する。ここで結晶粒
の粒径は、Ｘ線回折法及びラマン分光法等により求める
ことができる。
数百Åの粒径を示す微少な結晶粒が単独で存在する構造
又は非晶質中に混在した構造と定義する。ここで結晶粒
の粒径は、Ｘ線回折法及びラマン分光法等により求める
ことができる。
【００３５】更には、ＳＮ比が大きな信号を得る為にア
バランシュホトダイオード（ＡＰＤ）を感光層として用
いることもできる。
バランシュホトダイオード（ＡＰＤ）を感光層として用
いることもできる。
【００３６】図２はこのようなＡＰＤの無バイアス状態
でのバンド図を示す。
でのバンド図を示す。
【００３７】一方、図３は逆バイアスの印加された動作
状態にあるＡＰＤのバンド図である。
状態にあるＡＰＤのバンド図である。
【００３８】このようなＡＰＤは「ＰＨＯＴＯＥＬＥＣ
ＴＲＩＣ ＣＯＮＶＥＲＳＩＯＮＡＰＰＡＲＡＴＵＳ」
というタイトルで米国に１９９１年４月３日に出願され
た特許願第６６７，４００号の明細書に詳しく記載され
ている。
ＴＲＩＣ ＣＯＮＶＥＲＳＩＯＮＡＰＰＡＲＡＴＵＳ」
というタイトルで米国に１９９１年４月３日に出願され
た特許願第６６７，４００号の明細書に詳しく記載され
ている。
【００３９】このＡＰＤは以下のような作用をする。電
荷注入阻止層３０９側から入射した光は光吸収層３０８
で吸収され、光電変換がおこなわれる。生成された電子
−正孔対のうちの電子は各ステップバック構造のエネル
ギー段差によってイオン化を引き起こし、新たな電子−
正孔対を生成して増倍作用を生ずる。当然のことなが
ら、ステップバック構造層おのおのが同様の作用をする
ために、増倍はその層数ｎに対して２n 生ずる。
荷注入阻止層３０９側から入射した光は光吸収層３０８
で吸収され、光電変換がおこなわれる。生成された電子
−正孔対のうちの電子は各ステップバック構造のエネル
ギー段差によってイオン化を引き起こし、新たな電子−
正孔対を生成して増倍作用を生ずる。当然のことなが
ら、ステップバック構造層おのおのが同様の作用をする
ために、増倍はその層数ｎに対して２n 生ずる。
【００４０】上記ＡＰＤを構成する光吸収層、及び増倍
層は、低温で形成でき半導体回路基板上への積層に有利
であることから非単結晶半導体材料を用いることが好ま
しい。具体的には水素及び／またはハロゲン元素により
補償された非晶質シリコン、非晶質シリコンゲルマニウ
ム、非晶質シリコンカーバイド、または多結晶シリコン
などである。このように素子の構成材料が非単結晶半導
体材料であるため、プラズマＣＶＤ法などで、低温（例
えば２００〜３００℃）で作成することが可能で、かつ
禁制帯幅の制御も組成変調等が容易にできるため、ステ
ップバック構造の増倍層も比較的容易にできるだけでな
く、熱などによる原子の拡散等が抑制されて比較的確か
なステップバック構造が実現でき、多層に積層する上で
有利である。
層は、低温で形成でき半導体回路基板上への積層に有利
であることから非単結晶半導体材料を用いることが好ま
しい。具体的には水素及び／またはハロゲン元素により
補償された非晶質シリコン、非晶質シリコンゲルマニウ
ム、非晶質シリコンカーバイド、または多結晶シリコン
などである。このように素子の構成材料が非単結晶半導
体材料であるため、プラズマＣＶＤ法などで、低温（例
えば２００〜３００℃）で作成することが可能で、かつ
禁制帯幅の制御も組成変調等が容易にできるため、ステ
ップバック構造の増倍層も比較的容易にできるだけでな
く、熱などによる原子の拡散等が抑制されて比較的確か
なステップバック構造が実現でき、多層に積層する上で
有利である。
【００４１】光吸収層３０８のバンドギャップＥｇ１と
増倍層３０７の最小バンドギャップＥｇ２、増倍層３０
７の最大バンドギャップＥｇ３のの関係は、図２，図３
のものではＥｇ２＜Ｅｇ１＜Ｅｇ３となっているがＥｇ
３とＥｇ２との差（エネルギー段差）が一方のキャリア
を増倍するに十分な値をもっていればよく、Ｅｇ１の値
は検知する光に応じて適宜設計される。
増倍層３０７の最小バンドギャップＥｇ２、増倍層３０
７の最大バンドギャップＥｇ３のの関係は、図２，図３
のものではＥｇ２＜Ｅｇ１＜Ｅｇ３となっているがＥｇ
３とＥｇ２との差（エネルギー段差）が一方のキャリア
を増倍するに十分な値をもっていればよく、Ｅｇ１の値
は検知する光に応じて適宜設計される。
【００４２】［埋込層］本発明の実施態様例において特
徴的な埋込み層は半導体又は導電体で形成される。
徴的な埋込み層は半導体又は導電体で形成される。
【００４３】好ましくは、導電型を制御するドーパント
が添加された微結晶材料、多結晶材料、単結晶材料が用
いられる。
が添加された微結晶材料、多結晶材料、単結晶材料が用
いられる。
【００４４】具体的にはＳｉ，Ｇｅ，ＳｉＧｅ，Ｓｉ
Ｃ，ＳｉＧｅＣ等の上記各結晶構造の半導体である。
Ｃ，ＳｉＧｅＣ等の上記各結晶構造の半導体である。
【００４５】一方、埋込層としては金属材料であっても
よく、Ａｌ，Ｔｉ，Ｃｒ，Ｎｉ，Ｍｏ，Ｃｕ，Ｐｄ，Ｐ
ｔ，Ａｕ，Ｉｒ，Ａｇ，Ｉｎ，Ｔａから選択される少な
くとも１種類の原子からなる金属又は合金である。
よく、Ａｌ，Ｔｉ，Ｃｒ，Ｎｉ，Ｍｏ，Ｃｕ，Ｐｄ，Ｐ
ｔ，Ａｕ，Ｉｒ，Ａｇ，Ｉｎ，Ｔａから選択される少な
くとも１種類の原子からなる金属又は合金である。
【００４６】特に埋込層に半導体を用いる場合には、そ
の上に設けられる感光層にノンドープ又は真性の半導体
を用いて、埋込層はＰ型又はＮ型とする。ことが好まし
い。
の上に設けられる感光層にノンドープ又は真性の半導体
を用いて、埋込層はＰ型又はＮ型とする。ことが好まし
い。
【００４７】一方、埋込層に金属を用いる場合には、そ
の上に設けられる感光層とショットキー接合を構成する
ように、材料を選択することが好ましいが、感光層と埋
込層との間に電荷注入防止層が介在していてもよい。
の上に設けられる感光層とショットキー接合を構成する
ように、材料を選択することが好ましいが、感光層と埋
込層との間に電荷注入防止層が介在していてもよい。
【００４８】［基体］基体は一般にシリコン単結晶基板
が用いられ、そこに設けられる電荷蓄積部、信号出力回
路等は周知の素子、即ち、ＭＯＳトランジスター、バイ
ポーラトランジスター、ＳＩＴ、ＣＣＤ等で形成され
る。
が用いられ、そこに設けられる電荷蓄積部、信号出力回
路等は周知の素子、即ち、ＭＯＳトランジスター、バイ
ポーラトランジスター、ＳＩＴ、ＣＣＤ等で形成され
る。
【００４９】又、高性能、大面積化に対応して、絶縁基
板上に薄膜トランジスターを設けたものであってもよ
い。
板上に薄膜トランジスターを設けたものであってもよ
い。
【００５０】このような出力回路は、発明者大見、田中
に付与されたＵＳＰ４，７９１，４６９号の明細書、発
明者宮脇に付与されたＵＳＰ５，０８４，７４７号の明
細書に詳しく記載されている。
に付与されたＵＳＰ４，７９１，４６９号の明細書、発
明者宮脇に付与されたＵＳＰ５，０８４，７４７号の明
細書に詳しく記載されている。
【００５１】［絶縁層］絶縁層は、基体上に形成された
凹凸を覆い平坦化された表面を提供できる材料が好まし
い。
凹凸を覆い平坦化された表面を提供できる材料が好まし
い。
【００５２】具体的には酸化シリコン、窒化シリコン、
酸化窒化シリコンであり、必要に応じてボロン（Ｂ）や
リン（Ｐ）をドープしたＰＳＧ，ＢＳＧ，ＢＰＳＧが用
いられる。
酸化窒化シリコンであり、必要に応じてボロン（Ｂ）や
リン（Ｐ）をドープしたＰＳＧ，ＢＳＧ，ＢＰＳＧが用
いられる。
【００５３】［感光層の形成法］感光層形成には、周知
のＣＶＤ法、スパッタリング法、イオンプレーティング
法、電子ビーム蒸着法等が用いられる。
のＣＶＤ法、スパッタリング法、イオンプレーティング
法、電子ビーム蒸着法等が用いられる。
【００５４】とりわけ、プラズマＣＶＤ法、光ＣＶＤ
法、反応性スパッタリング法、バイアススパッタリング
法が好ましい。
法、反応性スパッタリング法、バイアススパッタリング
法が好ましい。
【００５５】［絶縁層の形成法］絶縁層の形成には、Ｃ
ＶＤ法又はスパッタリング法が好ましく用いられる。と
くに、ＰＳＧ，ＢＳＧ，ＢＰＳＧを形成してリフローし
平坦化したものや、ＴＥＯＳ（テトラエチルオルソシリ
ケート）を用いたプラズマＣＶＤ法によって形成したも
のがより望ましい。
ＶＤ法又はスパッタリング法が好ましく用いられる。と
くに、ＰＳＧ，ＢＳＧ，ＢＰＳＧを形成してリフローし
平坦化したものや、ＴＥＯＳ（テトラエチルオルソシリ
ケート）を用いたプラズマＣＶＤ法によって形成したも
のがより望ましい。
【００５６】［埋込層の形成法］埋込層を形成する為の
代表的な手法は、エッチバック又は選択堆積法である。
代表的な手法は、エッチバック又は選択堆積法である。
【００５７】具体的には、コンタクトホールを有する絶
縁膜上に多結晶シリコンを厚く堆積させた後、該多結晶
シリコンとエッチングレートがほぼ同等のレジスト材料
を選択して、該多結晶Ｓｉ上にコートし平坦化する。そ
して、全面をエッチングすることにより下地の絶縁膜を
露出させる。このようにすれば埋込層表面と絶縁膜表面
とが整合した平坦な表面が得られる。
縁膜上に多結晶シリコンを厚く堆積させた後、該多結晶
シリコンとエッチングレートがほぼ同等のレジスト材料
を選択して、該多結晶Ｓｉ上にコートし平坦化する。そ
して、全面をエッチングすることにより下地の絶縁膜を
露出させる。このようにすれば埋込層表面と絶縁膜表面
とが整合した平坦な表面が得られる。
【００５８】一方、選択堆積法は、絶縁膜上には堆積が
起こらずコンタクトホール内にのみ堆積が生じるような
成膜方法を用いて、コンタクトホール内に埋込層を形成
するものである。金属材料の場合には、ＷＦ6 を用いた
選択堆積法、Ａｌ（ＣＨ3 ）2 ＨとＨ2 とを用いた選択
堆積法が好ましい。半導体の場合には選択的エピタキシ
ャル成長法を用いることができる。
起こらずコンタクトホール内にのみ堆積が生じるような
成膜方法を用いて、コンタクトホール内に埋込層を形成
するものである。金属材料の場合には、ＷＦ6 を用いた
選択堆積法、Ａｌ（ＣＨ3 ）2 ＨとＨ2 とを用いた選択
堆積法が好ましい。半導体の場合には選択的エピタキシ
ャル成長法を用いることができる。
【００５９】その他、リフトオフによる方法も用いられ
得る。これらの詳しい方法は、後述する実施例において
述べることにする。
得る。これらの詳しい方法は、後述する実施例において
述べることにする。
【００６０】
【実施例】以下、実施例により本発明の固体撮像装置を
説明するが、本発明は以下の実施例に限定されるもので
はない。
説明するが、本発明は以下の実施例に限定されるもので
はない。
【００６１】（実施例１）図４に本発明の固体撮像装置
の実施例の断面図を示す。本実施例においてはｎＭＯＳ
デバイスを形成した半導体回路基板上に光導電膜を積層
した積層型固体撮像装置を示している。以下、その製造
工程に沿って説明する。
の実施例の断面図を示す。本実施例においてはｎＭＯＳ
デバイスを形成した半導体回路基板上に光導電膜を積層
した積層型固体撮像装置を示している。以下、その製造
工程に沿って説明する。
【００６２】なお、ｐ型及びｎ型のどちらか一方を第１
導電型の半導体と言い、他方を第２導電型の半導体と言
うこととし、本実施例では第１導電型の半導体としてｐ
型、第２導電型の半導体としてｎ型を用いている。
導電型の半導体と言い、他方を第２導電型の半導体と言
うこととし、本実施例では第１導電型の半導体としてｐ
型、第２導電型の半導体としてｎ型を用いている。
【００６３】最初に、ｐ型単結晶シリコン基板１０１に
酸化膜／窒化膜を形成してパターニングを行い、それを
マスクにしてチャネルストッパ、フィールド酸化膜を形
成し、続いて活性領域の酸化膜／窒化膜を除去してゲー
ト酸化膜１０６を熱酸化法により形成した後、イオン注
入法を用いてチャネルドープを行う。
酸化膜／窒化膜を形成してパターニングを行い、それを
マスクにしてチャネルストッパ、フィールド酸化膜を形
成し、続いて活性領域の酸化膜／窒化膜を除去してゲー
ト酸化膜１０６を熱酸化法により形成した後、イオン注
入法を用いてチャネルドープを行う。
【００６４】次に、ポリシリコン膜をＣＶＤ法を用いて
堆積し、抵抗を下げるためにＰを拡散した後、パターニ
ングを行ってポリシリコンゲート電極１０７を形成す
る。
堆積し、抵抗を下げるためにＰを拡散した後、パターニ
ングを行ってポリシリコンゲート電極１０７を形成す
る。
【００６５】続いて、イオン注入法を用いてＡｓを打ち
込むことによりソース領域１０４、及びドレイン領域１
０５を形成する。このときポリシリコンゲート電極１０
７がマスクとなりゲートとソース、ドレインの重なりが
非常に小さくなる。
込むことによりソース領域１０４、及びドレイン領域１
０５を形成する。このときポリシリコンゲート電極１０
７がマスクとなりゲートとソース、ドレインの重なりが
非常に小さくなる。
【００６６】次に層間絶縁膜として第１シリコン酸化膜
１０８をＣＶＤ法により堆積してパターニングを行って
コンタクトホールを形成し、さらに配線用電極１０９を
形成する。
１０８をＣＶＤ法により堆積してパターニングを行って
コンタクトホールを形成し、さらに配線用電極１０９を
形成する。
【００６７】続いて層間絶縁膜として第２シリコン酸化
膜１１１を堆積してレジストを塗布して平坦な面を形成
する。そしてＲＩＥを用いてレジストとシリコン酸化膜
とのエッチングレートが等しくなるような条件でエッチ
ングを行い、シリコン酸化膜の平坦化を行う。この平坦
化のプロセスは図２０，図２１の示したプロセスと同様
である。
膜１１１を堆積してレジストを塗布して平坦な面を形成
する。そしてＲＩＥを用いてレジストとシリコン酸化膜
とのエッチングレートが等しくなるような条件でエッチ
ングを行い、シリコン酸化膜の平坦化を行う。この平坦
化のプロセスは図２０，図２１の示したプロセスと同様
である。
【００６８】次に、ソース領域上のシリコン酸化膜をエ
ッチングしてコンタクトホールを形成した後、埋め込み
層４０１を形成する。埋め込み層４０１はプラズマＣＶ
Ｄ法を用いて低抵抗のｎ型微結晶シリコン４０１を堆積
させる。この堆積条件においては、単結晶であるソース
領域上には微結晶シリコンが成長し、シリコン酸化膜上
では非晶質シリコンが成長する。そこで、埋め込み層表
面が絶縁層１１１の表面より高くなる厚さに達したの
ち、図２０，図２１で示したプロセス（エッチバック）
を用いてシリコン酸化膜上の非晶質シリコンをエッチン
グする。この状態でシリコン酸化膜に形成されたコンタ
クトホールは微結晶シリコンで埋め込まれ、かつそれら
は平坦になる。
ッチングしてコンタクトホールを形成した後、埋め込み
層４０１を形成する。埋め込み層４０１はプラズマＣＶ
Ｄ法を用いて低抵抗のｎ型微結晶シリコン４０１を堆積
させる。この堆積条件においては、単結晶であるソース
領域上には微結晶シリコンが成長し、シリコン酸化膜上
では非晶質シリコンが成長する。そこで、埋め込み層表
面が絶縁層１１１の表面より高くなる厚さに達したの
ち、図２０，図２１で示したプロセス（エッチバック）
を用いてシリコン酸化膜上の非晶質シリコンをエッチン
グする。この状態でシリコン酸化膜に形成されたコンタ
クトホールは微結晶シリコンで埋め込まれ、かつそれら
は平坦になる。
【００６９】次に光導電膜として非晶質シリコン４０
２、及びＢをドープしたｐ型非晶質シリコン４０３をプ
ラズマＣＶＤで連続的に堆積し、最後に透明電極として
ＩＴＯ４０４をスパッタリング法により形成して図１に
示した固体撮像装置を作成する。
２、及びＢをドープしたｐ型非晶質シリコン４０３をプ
ラズマＣＶＤで連続的に堆積し、最後に透明電極として
ＩＴＯ４０４をスパッタリング法により形成して図１に
示した固体撮像装置を作成する。
【００７０】この固体撮像装置の場合、受光素子はソー
ス領域上に形成されたｐ型非晶質シリコン（４０３）／
ｉ型非晶質シリコン（４０２）／ｎ型微結晶シリコン
（４０１）で構成されるｐｉｎ型構造となる。
ス領域上に形成されたｐ型非晶質シリコン（４０３）／
ｉ型非晶質シリコン（４０２）／ｎ型微結晶シリコン
（４０１）で構成されるｐｉｎ型構造となる。
【００７１】なお、この固体撮像装置では、半導体回路
基板形成後、パターニングが必要な工程はシリコン酸化
膜のコンタクトホール形成時のみであり、また従来の積
層型固体撮像装置では第３シリコン酸化膜が必要であっ
たが、本発明の固体撮像装置では必要なくなるため、工
程が大幅に短縮できる。
基板形成後、パターニングが必要な工程はシリコン酸化
膜のコンタクトホール形成時のみであり、また従来の積
層型固体撮像装置では第３シリコン酸化膜が必要であっ
たが、本発明の固体撮像装置では必要なくなるため、工
程が大幅に短縮できる。
【００７２】以上の実施例では、ｎＭＯＳ半導体回路成
体基体を用いたが、本発明の固体撮像装置はＭＯＳ半導
体回路基体に限らず、例えばＣＣＤ、ＳＩＴ、バイポー
ラ等のデバイスを形成した半導体回路基体を用いてもよ
い。
体基体を用いたが、本発明の固体撮像装置はＭＯＳ半導
体回路基体に限らず、例えばＣＣＤ、ＳＩＴ、バイポー
ラ等のデバイスを形成した半導体回路基体を用いてもよ
い。
【００７３】（実施例２）次に、本発明の実施例２とし
て、バイポーラ型固体撮像装置上に光導電膜を積層した
例を説明する。
て、バイポーラ型固体撮像装置上に光導電膜を積層した
例を説明する。
【００７４】図５は、本発明の実施例の受光部付近の概
略的断面図、図６は１画素の等価回路図、図７は本装置
全体の等価回路、及びブロック等価回路図である。
略的断面図、図６は１画素の等価回路図、図７は本装置
全体の等価回路、及びブロック等価回路図である。
【００７５】図５において、ｎ型シリコン基板５０１上
にエピタキシャル成長によりコレクタ領域となるｎ- 層
５０２が形成され、その中にｐベース領域５０３、更に
ｎ+エミッタ領域５０４が形成されバイポーラトランジ
スタを構成している。
にエピタキシャル成長によりコレクタ領域となるｎ- 層
５０２が形成され、その中にｐベース領域５０３、更に
ｎ+エミッタ領域５０４が形成されバイポーラトランジ
スタを構成している。
【００７６】ｐベース領域５０３は隣接画素と分離され
ており、また水平方向に隣接するｐベース領域との間に
は酸化膜５０５を挟んでゲート電極５０６が形成されて
いる。従って隣接するｐベース領域５０３を各々ソース
・ドレイン領域としてｐチャンネルＭＯＳトランジスタ
が構成されている。ゲート電極５０６はｐベース領域５
０３の電位を制御するためのキャパシタとしても働いて
いる。
ており、また水平方向に隣接するｐベース領域との間に
は酸化膜５０５を挟んでゲート電極５０６が形成されて
いる。従って隣接するｐベース領域５０３を各々ソース
・ドレイン領域としてｐチャンネルＭＯＳトランジスタ
が構成されている。ゲート電極５０６はｐベース領域５
０３の電位を制御するためのキャパシタとしても働いて
いる。
【００７７】更に、絶縁層５０７を形成した後、エミッ
タ電極５０８を形成する。その後、絶縁層５０９を形成
して平坦化を行い、続いて絶縁層５０７，５０９、及び
酸化膜５０５をエッチングしてベース領域５０３上にコ
ンタクトホールを開けて埋め込み層のｐ型多結晶シリコ
ン５１０を形成する。
タ電極５０８を形成する。その後、絶縁層５０９を形成
して平坦化を行い、続いて絶縁層５０７，５０９、及び
酸化膜５０５をエッチングしてベース領域５０３上にコ
ンタクトホールを開けて埋め込み層のｐ型多結晶シリコ
ン５１０を形成する。
【００７８】次に、高周波プラズマＣＶＤ法により、光
導電膜としてｉ型非晶質シリコン５１３、ｎ型非晶質シ
リコン５１４を連続成膜し、透明電極５１５のＩＴＯを
形成する。また、コレクタ電極５１６が基板５０１の裏
面にオーミック接続されている。
導電膜としてｉ型非晶質シリコン５１３、ｎ型非晶質シ
リコン５１４を連続成膜し、透明電極５１５のＩＴＯを
形成する。また、コレクタ電極５１６が基板５０１の裏
面にオーミック接続されている。
【００７９】従って、１画素の等価回路は、図６のよう
に結晶シリコンで構成されるバイポーラトランジスタ７
３１のベースにｐチャンネルＭＯＳトランジスタ７３２
とキャパシタ７３３、及び光電変換素子７３４が接続さ
れ、ベースに電位を与えるための端子７３５とｐチャン
ネルＭＯＳトランジスタ７３２、及びキャパシタ７３３
を駆動するための端子７３６とセンサ電極７３７とエミ
ッタ電極７３８、コレクタ電極７３９とで表される。
に結晶シリコンで構成されるバイポーラトランジスタ７
３１のベースにｐチャンネルＭＯＳトランジスタ７３２
とキャパシタ７３３、及び光電変換素子７３４が接続さ
れ、ベースに電位を与えるための端子７３５とｐチャン
ネルＭＯＳトランジスタ７３２、及びキャパシタ７３３
を駆動するための端子７３６とセンサ電極７３７とエミ
ッタ電極７３８、コレクタ電極７３９とで表される。
【００８０】図７は、図５，図６に示した１画素セル７
４０を３×３の２次元マトリックス配置した回路構成図
である。
４０を３×３の２次元マトリックス配置した回路構成図
である。
【００８１】同図において、１画素セル７４０のコレク
タ電極７４１は全画素にそれぞれ設けられ、センサ電極
７４２も全画素にそれぞれ設けられている。また、ＰＭ
ＯＳトランジスタのゲート電極、及びキャパシタ電極は
行ごとに駆動配線７４３，７４３’，７４３”と接続さ
れ、垂直シフトレジスタ（Ｖ．Ｓ．Ｒ）７４４と接続さ
れている。
タ電極７４１は全画素にそれぞれ設けられ、センサ電極
７４２も全画素にそれぞれ設けられている。また、ＰＭ
ＯＳトランジスタのゲート電極、及びキャパシタ電極は
行ごとに駆動配線７４３，７４３’，７４３”と接続さ
れ、垂直シフトレジスタ（Ｖ．Ｓ．Ｒ）７４４と接続さ
れている。
【００８２】また、エミッタ電極は列ごとに信号読み出
しのための垂直配線７４６，７４６’，７４６”と接続
されている。垂直配線７４６，７４６’，７４６”は、
それぞれ垂直配線の電荷をリセットするためのスイッチ
７４７，７４７’，７４７”と読み出しスイッチ７５
０，７５０’，７５０”に接続されている。リセットス
イッチ７４７，７４７’，７４７”のゲート電極は、垂
直リセットパルスを印加するための端子７４８に共通接
続され、また、ソース電極は垂直ラインリセット電圧を
印加するための端子７４９に接続されている。読み出し
スイッチ７５０，７５０’，７５０”のゲート電極は、
それぞれ配線７５１，７５１’，７５１”を介して水平
シフトレジスタ（Ｈ．Ｓ．Ｒ）７５２に接続されてお
り、またドレイン電極は、水平読み出し配線７５３を介
して出力アンプ７５７に接続されている。水平読み出し
配線７５３は水平読み出し配線の電荷をリセットするた
めのスイッチ７５４に接続されている。
しのための垂直配線７４６，７４６’，７４６”と接続
されている。垂直配線７４６，７４６’，７４６”は、
それぞれ垂直配線の電荷をリセットするためのスイッチ
７４７，７４７’，７４７”と読み出しスイッチ７５
０，７５０’，７５０”に接続されている。リセットス
イッチ７４７，７４７’，７４７”のゲート電極は、垂
直リセットパルスを印加するための端子７４８に共通接
続され、また、ソース電極は垂直ラインリセット電圧を
印加するための端子７４９に接続されている。読み出し
スイッチ７５０，７５０’，７５０”のゲート電極は、
それぞれ配線７５１，７５１’，７５１”を介して水平
シフトレジスタ（Ｈ．Ｓ．Ｒ）７５２に接続されてお
り、またドレイン電極は、水平読み出し配線７５３を介
して出力アンプ７５７に接続されている。水平読み出し
配線７５３は水平読み出し配線の電荷をリセットするた
めのスイッチ７５４に接続されている。
【００８３】リセットスイッチ７５４は、水平配線リセ
ットパルスを印加するための端子７５５と水平配線リセ
ット電圧を印加するための端子７５６に接続される。そ
してアンプ出力７５７の出力は端子７５８から取り出さ
れる。
ットパルスを印加するための端子７５５と水平配線リセ
ット電圧を印加するための端子７５６に接続される。そ
してアンプ出力７５７の出力は端子７５８から取り出さ
れる。
【００８４】以下、図５，図６，図７を用いて、本実施
例の動作を簡単に説明する。
例の動作を簡単に説明する。
【００８５】本実施例の装置に入射した光は、図５に示
す光吸収層５１３で吸収され、発生したキャリアがベー
ス領域５０３内に蓄積される。
す光吸収層５１３で吸収され、発生したキャリアがベー
ス領域５０３内に蓄積される。
【００８６】図７の垂直シフトレジスタから出力される
駆動パルスが、駆動配線７４３に現れると、キャパシタ
を介してベース電位が上昇し、１行目の画素から光量に
応じた信号電荷が垂直配線７４６，７４６’，７４６”
にそれぞれ取り出される。
駆動パルスが、駆動配線７４３に現れると、キャパシタ
を介してベース電位が上昇し、１行目の画素から光量に
応じた信号電荷が垂直配線７４６，７４６’，７４６”
にそれぞれ取り出される。
【００８７】次に、水平シフトレジスタ７５２から走査
パルスが７５１，７５１’，７５１”に順次出力される
と、スイッチ７５０，７５０’，７５０”が順にＯＮ、
ＯＦＦ制御され、信号がアンプ７５７を通して出力端子
７５８に取り出される。この際、リセットスイッチ７５
４はスイッチ７５０，７５０’，７５０”が順番にＯＮ
動作する間にＯＮ状態となり、水平配線７５３の残留電
荷を除去している。
パルスが７５１，７５１’，７５１”に順次出力される
と、スイッチ７５０，７５０’，７５０”が順にＯＮ、
ＯＦＦ制御され、信号がアンプ７５７を通して出力端子
７５８に取り出される。この際、リセットスイッチ７５
４はスイッチ７５０，７５０’，７５０”が順番にＯＮ
動作する間にＯＮ状態となり、水平配線７５３の残留電
荷を除去している。
【００８８】次に、垂直ラインリセットスイッチ７４
７，７４７’，７４７”がＯＮ状態となり、垂直配線７
４６，７４６’，７４６”の残留電荷は除去される。そ
して垂直シフトレジスタ７４４から駆動配線７４３に負
方向のパルスが印加されると、１行目の各画素のＰＭＯ
ＳトランジスタがＯＮ状態となり、各画素のベース残留
電荷が除去され初期化される。
７，７４７’，７４７”がＯＮ状態となり、垂直配線７
４６，７４６’，７４６”の残留電荷は除去される。そ
して垂直シフトレジスタ７４４から駆動配線７４３に負
方向のパルスが印加されると、１行目の各画素のＰＭＯ
ＳトランジスタがＯＮ状態となり、各画素のベース残留
電荷が除去され初期化される。
【００８９】次に、垂直シフトレジスタ７４４から出力
される駆動パルスが駆動配線７４３に現れ、２行目の画
素信号が同様に取り出される。
される駆動パルスが駆動配線７４３に現れ、２行目の画
素信号が同様に取り出される。
【００９０】次に３行目の画素の信号電荷の取り出しも
同様に行われる。
同様に行われる。
【００９１】以上の動作は、別の外部回路である駆動制
御回路７７１や信号処理回路７７３やＣＰＵ７７２の命
令による制御下におかれている。そして上記動作を繰り
返すことにより本装置は動作する。
御回路７７１や信号処理回路７７３やＣＰＵ７７２の命
令による制御下におかれている。そして上記動作を繰り
返すことにより本装置は動作する。
【００９２】以上説明したように、実施例１及び２の固
体撮像装置は、感光膜を積層した構成を有していること
から、蓄積容量部を半導体回路基板上で独立に設計し最
適化することが可能になり、受光素子特性と蓄積容量特
性の両方を向上させることができ、ダイナミックレンジ
の向上をはかることができる。
体撮像装置は、感光膜を積層した構成を有していること
から、蓄積容量部を半導体回路基板上で独立に設計し最
適化することが可能になり、受光素子特性と蓄積容量特
性の両方を向上させることができ、ダイナミックレンジ
の向上をはかることができる。
【００９３】また、電荷蓄積部上に第２導電型の埋め込
み層と、その埋め込み層上に形成された、真性、もしく
は真性に近い非単結晶半導体層と、その非単結晶半導体
層上に形成された第１導電型非単結晶半導体層を含んだ
２層構成の光導電膜を有することにより、従来の積層型
固体撮像装置で用いていたような画素電極を必要としな
い。このため、工程の簡略化、とりわけパターニング工
程の簡略化が実現でき、高性能、低価格の固体撮像装置
が歩留りよく供給可能となる。
み層と、その埋め込み層上に形成された、真性、もしく
は真性に近い非単結晶半導体層と、その非単結晶半導体
層上に形成された第１導電型非単結晶半導体層を含んだ
２層構成の光導電膜を有することにより、従来の積層型
固体撮像装置で用いていたような画素電極を必要としな
い。このため、工程の簡略化、とりわけパターニング工
程の簡略化が実現でき、高性能、低価格の固体撮像装置
が歩留りよく供給可能となる。
【００９４】（実施例３）以下、図８を用いて本発明の
固体撮像装置の一具体例を説明する。
固体撮像装置の一具体例を説明する。
【００９５】本実施例はｎＭＯＳトランジスタを形成し
た半導体回路基板上に光導電膜を積層した積層型固体撮
像装置に関するものである。最初に、ｐ型単結晶シリコ
ン基板１０１に酸化膜と窒化膜を形成してパターニング
を行い、それをマスクにしてチャネルストッパ、フィー
ルド酸化膜を形成し、続いて活性領域の酸化膜と窒化膜
を除去してゲート酸化膜１０６を熱酸化法により形成し
た後、イオン注入法を用いてチャネルドープを行う。次
に、ポリシリコン膜をＣＶＤ法を用いて堆積し、抵抗を
下げるためにＰを拡散した後、パターニングを行ってポ
リシリコンゲート電極１０７を形成する。続いてイオン
注入法を用いてＡｓを打ち込むことによりソース領域１
０４、及びドレイン領域１０５を形成する。このときポ
リシリコンゲート電極１０７がマスクとなりゲートとソ
ース、ドレインの重なりが非常に小さくなる。次に層間
絶縁膜として第１シリコン酸化膜１０８をＣＶＤ法によ
り堆積してパターニングを行ってコンタクトホールを形
成し、さらに配線用電極１０９を形成する。続いて層間
絶縁膜として第２シリコン酸化膜１１１を堆積してレジ
ストを塗布して平坦な面を形成する。そしてリアクティ
ブイオンエッチング（ＲＩＥ）を用いてレジストとシリ
コン酸化膜とのエッチングレートが等しくなるような条
件でエッチングを行い、シリコン酸化膜の平坦化を行
う。この平坦化のプロセスは図２０，図図２１に示した
プロセスと同様である。次に、ソース領域上のシリコン
酸化膜をエッチングしてコンタクトホールを形成した
後、金属の埋め込み層４０１を形成する。金属埋め込み
層は選択ＣＶＤ法で作成したアルミニウム（Ａｌ）を用
いる。この選択ＣＶＤ法においては原料ガスとしてジメ
チルハイドライドを、反応ガス兼キャリアガスとして水
素を用い、圧力２Ｔｏｒｒ，基板温度３００℃で形成を
行う。次に、金属埋め込み層が所望の厚さに達したの
ち、基体を容量結合型プラズマＣＶＤ装置に移して増倍
層４０７、光吸収層４０８、及び電荷注入阻止層４０９
を形成する。ここでステップバック構造層については、
非晶質シリコンカーバイドから非晶質シリコンゲルマニ
ウムへと連続的な禁制帯幅を有するように炭素とシリコ
ン、またはゲルマニウムとシリコンの組成比を連続的に
変化させた組成変化層とする。この組成変化層は以下に
示す方法で作製する。原料ガスにはＳｉＨ4 ，ＧｅＨ
4 ，ＣＨ4 ，Ｈ2 を用い、おのおの独立したマスフロー
コントローラー（以下、ＭＦＣと略す）で流量制御をし
て成膜室に供給する。さらに、このＭＦＣはコンピュー
タにより制御され、所望の禁制帯幅のプロファイルを得
ることができるようにガス流量を調節することが可能で
ある。まず最初に原料ガスとして、ＳｉＨ4 ，ＣＨ4 ，
Ｈ2 を用いて堆積を始める。そして、堆積を始めると同
時にＣＨ4 の流量を、一定の割合で減少させる。ＣＨ4
の流量が０になったらば、今度はＧｅＨ4 を一定の割合
で増加させる。そして、組成変化層が所望の膜厚に達し
たら放電を停止させる。すなわち、所望の組成変化層の
膜厚に対して所望の禁制帯幅のプロファイルが得られる
ようにＧｅＨ4 及びＣＨ4 の流量を制御するわけであ
る。本実施例においてはステップバック構造層の１層当
りの厚さが約２００Å、最小禁制帯幅Ｅｇ２が１．３ｅ
Ｖ、最大禁制帯幅Ｅｇ３が２．４ｅＶとなるように流量
制御を行う。上述の方法を繰り返してステップバック構
造層を５層作製し、続いて原料ガスからＳｉＨ4 及びＨ
2 を選んで光吸収層である非晶質シリコン４０８を１μ
作製し、その後、原料ガスにＢ2 Ｈ6 を加えて電荷注入
阻止層であるｐ型非晶質シリコン４０９を５００Å作製
する。上述のように増倍層、光吸収層、電荷注入阻止層
を連続的に作製したのち、最後に透明電極としてＩＴＯ
４０４をスパッタリング法により形成する。
た半導体回路基板上に光導電膜を積層した積層型固体撮
像装置に関するものである。最初に、ｐ型単結晶シリコ
ン基板１０１に酸化膜と窒化膜を形成してパターニング
を行い、それをマスクにしてチャネルストッパ、フィー
ルド酸化膜を形成し、続いて活性領域の酸化膜と窒化膜
を除去してゲート酸化膜１０６を熱酸化法により形成し
た後、イオン注入法を用いてチャネルドープを行う。次
に、ポリシリコン膜をＣＶＤ法を用いて堆積し、抵抗を
下げるためにＰを拡散した後、パターニングを行ってポ
リシリコンゲート電極１０７を形成する。続いてイオン
注入法を用いてＡｓを打ち込むことによりソース領域１
０４、及びドレイン領域１０５を形成する。このときポ
リシリコンゲート電極１０７がマスクとなりゲートとソ
ース、ドレインの重なりが非常に小さくなる。次に層間
絶縁膜として第１シリコン酸化膜１０８をＣＶＤ法によ
り堆積してパターニングを行ってコンタクトホールを形
成し、さらに配線用電極１０９を形成する。続いて層間
絶縁膜として第２シリコン酸化膜１１１を堆積してレジ
ストを塗布して平坦な面を形成する。そしてリアクティ
ブイオンエッチング（ＲＩＥ）を用いてレジストとシリ
コン酸化膜とのエッチングレートが等しくなるような条
件でエッチングを行い、シリコン酸化膜の平坦化を行
う。この平坦化のプロセスは図２０，図図２１に示した
プロセスと同様である。次に、ソース領域上のシリコン
酸化膜をエッチングしてコンタクトホールを形成した
後、金属の埋め込み層４０１を形成する。金属埋め込み
層は選択ＣＶＤ法で作成したアルミニウム（Ａｌ）を用
いる。この選択ＣＶＤ法においては原料ガスとしてジメ
チルハイドライドを、反応ガス兼キャリアガスとして水
素を用い、圧力２Ｔｏｒｒ，基板温度３００℃で形成を
行う。次に、金属埋め込み層が所望の厚さに達したの
ち、基体を容量結合型プラズマＣＶＤ装置に移して増倍
層４０７、光吸収層４０８、及び電荷注入阻止層４０９
を形成する。ここでステップバック構造層については、
非晶質シリコンカーバイドから非晶質シリコンゲルマニ
ウムへと連続的な禁制帯幅を有するように炭素とシリコ
ン、またはゲルマニウムとシリコンの組成比を連続的に
変化させた組成変化層とする。この組成変化層は以下に
示す方法で作製する。原料ガスにはＳｉＨ4 ，ＧｅＨ
4 ，ＣＨ4 ，Ｈ2 を用い、おのおの独立したマスフロー
コントローラー（以下、ＭＦＣと略す）で流量制御をし
て成膜室に供給する。さらに、このＭＦＣはコンピュー
タにより制御され、所望の禁制帯幅のプロファイルを得
ることができるようにガス流量を調節することが可能で
ある。まず最初に原料ガスとして、ＳｉＨ4 ，ＣＨ4 ，
Ｈ2 を用いて堆積を始める。そして、堆積を始めると同
時にＣＨ4 の流量を、一定の割合で減少させる。ＣＨ4
の流量が０になったらば、今度はＧｅＨ4 を一定の割合
で増加させる。そして、組成変化層が所望の膜厚に達し
たら放電を停止させる。すなわち、所望の組成変化層の
膜厚に対して所望の禁制帯幅のプロファイルが得られる
ようにＧｅＨ4 及びＣＨ4 の流量を制御するわけであ
る。本実施例においてはステップバック構造層の１層当
りの厚さが約２００Å、最小禁制帯幅Ｅｇ２が１．３ｅ
Ｖ、最大禁制帯幅Ｅｇ３が２．４ｅＶとなるように流量
制御を行う。上述の方法を繰り返してステップバック構
造層を５層作製し、続いて原料ガスからＳｉＨ4 及びＨ
2 を選んで光吸収層である非晶質シリコン４０８を１μ
作製し、その後、原料ガスにＢ2 Ｈ6 を加えて電荷注入
阻止層であるｐ型非晶質シリコン４０９を５００Å作製
する。上述のように増倍層、光吸収層、電荷注入阻止層
を連続的に作製したのち、最後に透明電極としてＩＴＯ
４０４をスパッタリング法により形成する。
【００９６】なお、上記実施例ではステップバック構造
層の厚さは約２００Åであるが、この厚さはキャリアが
再結合せずに走行できる範囲内の厚さであればよい。但
し、薄いほうが印加バイアスを低くできるので好まし
い。また、光吸収層の厚さは約１μとしているが、入射
光が光吸収層を通過して増倍層までに達しない厚さがあ
ればよい。また、金属埋込層にはＡｌを用いたが前述し
た他の金属でも構わない。さらに上記実施例ではｎＭＯ
Ｓ半導体回路を形成した基板を用いたが、本発明の積層
型固体撮像装置はＭＯＳ半導体回路基板に限らず、例え
ばＣＣＤ、ＳＩＴ、バイポーラ等のデバイスを形成した
半導体回路基板を用いてもよい。 （実施例４）本実施例はバイポーラトランジスタをスイ
ッチとして有する基板を用い、その上に光導電膜を積層
した例である。図９は本発明の実施例の受光部付近の概
略的断面図である。１画素の等価回路装置全体の回路構
成は図６及び図７と同じである。図９において、ｎ型シ
リコン基板５０１上にエピタキシャル成長によりコレク
タ領域となるｎ- 層５０２が形成され、その中にｐベー
ス領域５０３、更にｎ+ エミッタ領域５０４が形成され
バイポーラトランジスタを構成している。ｐベース領域
５０３は隣接画素と分離されており、また水平方向に隣
接するｐベース領域との間には酸化膜５０５を挟んでゲ
ート電極５０６が形成されている。従って隣接するｐベ
ース領域５０３を各々ソース・ドレイン領域としてｐチ
ャンネルＭＯＳトランジスタが構成されている。ゲート
電極５０６はｐベース領域５０３の電位を制御するため
のキャパシタとしても働いている。 更に、絶縁層５０
７を形成した後、エミッタ電極５０８を形成する。その
後、絶縁層５０９を形成して平坦化を行う。次にクロス
トークを抑制するために画素分離領域上に制御電極５１
８を形成する。続いて絶縁層５０７，５０９及び酸化膜
５０５をエッチングしてベース領域５０３上にコンタク
トホールを開けて金属埋込層としてタングステン（Ｗ）
５１０をＷＦ6 を用いた選択ＣＶＤ法を用いて形成す
る。 次に、高周波プラズマＣＶＤ法により、増倍層３
０７としてステップバック構造を有する組成変化層５１
７を３層、光吸収層として型非晶質シリコン５１３を、
電荷注入阻止層としてｐ型非晶質シリコン５１４を連続
成膜し、透明電極５１５のＩＴＯを形成する。ここで、
組成変化層は非晶質シリコンゲルマニウム〜微結晶質シ
リコンカーバイドとしている。なお、制御電極５１８は
透明電極５１５と接続しており、画素分離領域上に漏れ
てきたキャリアは消滅してクロストークが抑制される。
また、コレクタ電極５１６は基板５０１の裏面にオーミ
ック接続されている。
層の厚さは約２００Åであるが、この厚さはキャリアが
再結合せずに走行できる範囲内の厚さであればよい。但
し、薄いほうが印加バイアスを低くできるので好まし
い。また、光吸収層の厚さは約１μとしているが、入射
光が光吸収層を通過して増倍層までに達しない厚さがあ
ればよい。また、金属埋込層にはＡｌを用いたが前述し
た他の金属でも構わない。さらに上記実施例ではｎＭＯ
Ｓ半導体回路を形成した基板を用いたが、本発明の積層
型固体撮像装置はＭＯＳ半導体回路基板に限らず、例え
ばＣＣＤ、ＳＩＴ、バイポーラ等のデバイスを形成した
半導体回路基板を用いてもよい。 （実施例４）本実施例はバイポーラトランジスタをスイ
ッチとして有する基板を用い、その上に光導電膜を積層
した例である。図９は本発明の実施例の受光部付近の概
略的断面図である。１画素の等価回路装置全体の回路構
成は図６及び図７と同じである。図９において、ｎ型シ
リコン基板５０１上にエピタキシャル成長によりコレク
タ領域となるｎ- 層５０２が形成され、その中にｐベー
ス領域５０３、更にｎ+ エミッタ領域５０４が形成され
バイポーラトランジスタを構成している。ｐベース領域
５０３は隣接画素と分離されており、また水平方向に隣
接するｐベース領域との間には酸化膜５０５を挟んでゲ
ート電極５０６が形成されている。従って隣接するｐベ
ース領域５０３を各々ソース・ドレイン領域としてｐチ
ャンネルＭＯＳトランジスタが構成されている。ゲート
電極５０６はｐベース領域５０３の電位を制御するため
のキャパシタとしても働いている。 更に、絶縁層５０
７を形成した後、エミッタ電極５０８を形成する。その
後、絶縁層５０９を形成して平坦化を行う。次にクロス
トークを抑制するために画素分離領域上に制御電極５１
８を形成する。続いて絶縁層５０７，５０９及び酸化膜
５０５をエッチングしてベース領域５０３上にコンタク
トホールを開けて金属埋込層としてタングステン（Ｗ）
５１０をＷＦ6 を用いた選択ＣＶＤ法を用いて形成す
る。 次に、高周波プラズマＣＶＤ法により、増倍層３
０７としてステップバック構造を有する組成変化層５１
７を３層、光吸収層として型非晶質シリコン５１３を、
電荷注入阻止層としてｐ型非晶質シリコン５１４を連続
成膜し、透明電極５１５のＩＴＯを形成する。ここで、
組成変化層は非晶質シリコンゲルマニウム〜微結晶質シ
リコンカーバイドとしている。なお、制御電極５１８は
透明電極５１５と接続しており、画素分離領域上に漏れ
てきたキャリアは消滅してクロストークが抑制される。
また、コレクタ電極５１６は基板５０１の裏面にオーミ
ック接続されている。
【００９７】図９の光吸収層５１３で入射された光が吸
収され、発生したキャリアがベース領域５０３内に蓄積
される。図７の垂直シフトレジスタから出力されるハイ
レベルの駆動パルスが駆動配線７４３に現れるとキャパ
シタを介してベース電位が上昇し１行目の画素から光量
に応じた信号電荷が垂直配線７４６，７４６’，７４
６”の容量に電圧としてそれぞれ読み出される。その後
駆動パルスがローレベルになると共に次に水平シフトレ
ジスタ７５２からハイレベルの走査パルスが７５１，７
５１’，７５１”に順次出力されると、スイッチ７５
０，７５０’，７５０”が順にＯＮ、ＯＦＦ制御され、
垂直配線に読み出されていた信号電圧がアンプ７５７を
通して出力端子７５８に取り出される。この際、リセッ
トスイッチ７５４はスイッチ７５０，７５０’，７５
０”が順番にＯＮ動作する間にＯＮ状態となり、水平配
線７５３の残留電荷を除去している。
収され、発生したキャリアがベース領域５０３内に蓄積
される。図７の垂直シフトレジスタから出力されるハイ
レベルの駆動パルスが駆動配線７４３に現れるとキャパ
シタを介してベース電位が上昇し１行目の画素から光量
に応じた信号電荷が垂直配線７４６，７４６’，７４
６”の容量に電圧としてそれぞれ読み出される。その後
駆動パルスがローレベルになると共に次に水平シフトレ
ジスタ７５２からハイレベルの走査パルスが７５１，７
５１’，７５１”に順次出力されると、スイッチ７５
０，７５０’，７５０”が順にＯＮ、ＯＦＦ制御され、
垂直配線に読み出されていた信号電圧がアンプ７５７を
通して出力端子７５８に取り出される。この際、リセッ
トスイッチ７５４はスイッチ７５０，７５０’，７５
０”が順番にＯＮ動作する間にＯＮ状態となり、水平配
線７５３の残留電荷を除去している。
【００９８】次に垂直ラインリセットスイッチ７４７，
７４７’，７４７”がＯＮ状態となり垂直配線７４６，
７４６’，７４６”の残留電荷除去される。そして垂直
シフトレジスタ７４４から駆動配線７４３に負方向のパ
ルスが印加されると１行目の各画素のＰＭＯＳトランジ
スタがＯＮ状態となり、各画素のベース残留電荷が除去
され初期化される。
７４７’，７４７”がＯＮ状態となり垂直配線７４６，
７４６’，７４６”の残留電荷除去される。そして垂直
シフトレジスタ７４４から駆動配線７４３に負方向のパ
ルスが印加されると１行目の各画素のＰＭＯＳトランジ
スタがＯＮ状態となり、各画素のベース残留電荷が除去
され初期化される。
【００９９】次に垂直シフトレジスタ７４４から出力さ
れる駆動パルスが駆動配線７４３’に現れ、２行目の画
素信号が同様に取り出される。
れる駆動パルスが駆動配線７４３’に現れ、２行目の画
素信号が同様に取り出される。
【０１００】次に３行目の画素の信号電荷の取り出しも
同様に行われる。
同様に行われる。
【０１０１】以上の動作を繰り返すことにより本装置は
動作する。
動作する。
【０１０２】（実施例５）本実施例はＣＣＤレジスタを
有する半導体回路基板を用い、その上に光導電膜を積層
した例である。図１０は本実施例５の受光部付近の概略
的断面図である。図１０において、ｐ型シリコン基板１
６０１上にＣＣＤのチャネル１６０２、ゲート絶縁膜１
６０３、転送電極１６０４を形成する。続いて厚い絶縁
層を堆積し、前述したエッチバック法を用いて平坦化絶
縁層１６０５を形成し、ソース領域１６０６の上部に通
常のフォトリソグラフィー法を用いてコンタクト孔を形
成する。次にクロム（Ｃｒ）をバイアススパッタリング
法を用いてコンタクトホール内に堆積し、金属埋め込み
層１６０７形成する。
有する半導体回路基板を用い、その上に光導電膜を積層
した例である。図１０は本実施例５の受光部付近の概略
的断面図である。図１０において、ｐ型シリコン基板１
６０１上にＣＣＤのチャネル１６０２、ゲート絶縁膜１
６０３、転送電極１６０４を形成する。続いて厚い絶縁
層を堆積し、前述したエッチバック法を用いて平坦化絶
縁層１６０５を形成し、ソース領域１６０６の上部に通
常のフォトリソグラフィー法を用いてコンタクト孔を形
成する。次にクロム（Ｃｒ）をバイアススパッタリング
法を用いてコンタクトホール内に堆積し、金属埋め込み
層１６０７形成する。
【０１０３】続いて、高周波プラズマＣＶＤ法により、
光吸収層としてｉ型非晶質シリコン５１３、電荷注入阻
止層としてｐ型非晶質シリコン５１４を連続成膜し、透
明電極５１５のＩＴＯを形成する。
光吸収層としてｉ型非晶質シリコン５１３、電荷注入阻
止層としてｐ型非晶質シリコン５１４を連続成膜し、透
明電極５１５のＩＴＯを形成する。
【０１０４】（実施例６）本実施例はＣＣＤレジスタを
有する半導体回路基板を用い、その上に光導電膜を積層
した例である。尚、本実施例においては金属埋め込み層
をリフトオフ法により形成する。図１１は本実施例６の
受光部付近の概略断面図である。図１１において、ｐ型
シリコン基板１６０１上にＣＣＤのチャネル１６０２、
ゲート絶縁膜１６０３、転送電極１６０４を形成する。
続いて厚い絶縁層を堆積し、公知のエッチバック法を用
いて平坦化絶縁層１６０５を形成し、ソース領域１６０
６の上部に通常のフォトリソグラフィー法を用いてレジ
ストをマスクにしてコンタクト孔を形成する。次にコン
タクト孔形成に用いたレジストを剥離しないで残してお
き白金（Ｐｔ）を電子ビーム蒸着法を用いてコンタクト
ホール内のレジスト上に堆積する。その後レジストを剥
離することによりレジスト上のＰｔを除去しＰｔの金属
埋込層１７０１形成する。
有する半導体回路基板を用い、その上に光導電膜を積層
した例である。尚、本実施例においては金属埋め込み層
をリフトオフ法により形成する。図１１は本実施例６の
受光部付近の概略断面図である。図１１において、ｐ型
シリコン基板１６０１上にＣＣＤのチャネル１６０２、
ゲート絶縁膜１６０３、転送電極１６０４を形成する。
続いて厚い絶縁層を堆積し、公知のエッチバック法を用
いて平坦化絶縁層１６０５を形成し、ソース領域１６０
６の上部に通常のフォトリソグラフィー法を用いてレジ
ストをマスクにしてコンタクト孔を形成する。次にコン
タクト孔形成に用いたレジストを剥離しないで残してお
き白金（Ｐｔ）を電子ビーム蒸着法を用いてコンタクト
ホール内のレジスト上に堆積する。その後レジストを剥
離することによりレジスト上のＰｔを除去しＰｔの金属
埋込層１７０１形成する。
【０１０５】続いて、高周波プラズマＣＶＤ法により、
光吸収層としてｉ型非晶質シリコン５１３、電荷注入阻
止層としてｎ型非晶質シリコン１７０２を連続成膜し、
透明電極５１５のＩＴＯを形成する。
光吸収層としてｉ型非晶質シリコン５１３、電荷注入阻
止層としてｎ型非晶質シリコン１７０２を連続成膜し、
透明電極５１５のＩＴＯを形成する。
【０１０６】以下図１２を用いて後述する実施例７，８
に共通する積層型固体撮像装置の製造方法を説明する。
に共通する積層型固体撮像装置の製造方法を説明する。
【０１０７】まず、半導体回路基板ＳＵＢ形成後、絶縁
層ＩＮＳを堆積する（ａ）。つぎに、光導電膜の形成面
の凹凸を小さくするためにこの絶縁層を平坦化する
（ｂ）。続いて信号電荷蓄積部の上部の絶縁層を除去す
る（ｃ）。その後、埋め込み層ＢＬを堆積する。埋め込
み層ＢＬの堆積は信号電荷蓄積部である単結晶シリコン
上では多結晶、または単結晶が成長し、絶縁膜上には非
晶質が堆積するような手法を用いる（ｄ）。この埋め込
み層の選択結晶化堆積は例えば、（特開昭６２−２８７
０７１に提案されているようなバイアススパッタ装置を
用いることにより実現できる。また、そのほか、ＳｉＨ
4 ガスとＦ2 ガスと気相中で反応させることにより堆積
前駆体を形成し、それを基板上に輸送することにより膜
堆積を行う方法（化学堆積法）や、ＳｉＦ4 ガスとＨ2
ガスとをプラズマ分解して堆積を行う方法（ＨＲ−ＣＶ
Ｄ法）なども有効である。これらの手法においては原料
ガスの流量比や投入電力、圧力、及び基板温度などの成
膜パラメータを最適化することにより単結晶シリコン上
では多結晶や単結晶シリコンを成長させ、酸化膜上には
非晶質シリコンを成長させることができる。また、原料
ガスにＰＨ3 ，Ｂ2 Ｈ6ガスを混合することによりドー
ピングも可能である。この埋め込み層を堆積させたの
ち、ホトリソグラフィー等のパターニング手法を用いな
いで全面をエッチングする。この場合、絶縁膜上の非晶
質シリコンと埋め込み層の結晶質シリコンとのエッチン
グレートの比が大きく取れるようなエッチング手法をも
ちいることにより、選択的に絶縁膜上の非晶質シリコン
を除去することができ、埋め込み層は絶縁層と同一平面
を形成する（ｅ）。なお、エッチング手法としては通常
のウェットエッチングでもドライエッチングでもかまわ
ない。そして全面エッチングを行った後に光導電膜ＰＳ
Ｌを堆積する（ｆ）。以上のようにして積層型固体撮像
装置が実現できる。
層ＩＮＳを堆積する（ａ）。つぎに、光導電膜の形成面
の凹凸を小さくするためにこの絶縁層を平坦化する
（ｂ）。続いて信号電荷蓄積部の上部の絶縁層を除去す
る（ｃ）。その後、埋め込み層ＢＬを堆積する。埋め込
み層ＢＬの堆積は信号電荷蓄積部である単結晶シリコン
上では多結晶、または単結晶が成長し、絶縁膜上には非
晶質が堆積するような手法を用いる（ｄ）。この埋め込
み層の選択結晶化堆積は例えば、（特開昭６２−２８７
０７１に提案されているようなバイアススパッタ装置を
用いることにより実現できる。また、そのほか、ＳｉＨ
4 ガスとＦ2 ガスと気相中で反応させることにより堆積
前駆体を形成し、それを基板上に輸送することにより膜
堆積を行う方法（化学堆積法）や、ＳｉＦ4 ガスとＨ2
ガスとをプラズマ分解して堆積を行う方法（ＨＲ−ＣＶ
Ｄ法）なども有効である。これらの手法においては原料
ガスの流量比や投入電力、圧力、及び基板温度などの成
膜パラメータを最適化することにより単結晶シリコン上
では多結晶や単結晶シリコンを成長させ、酸化膜上には
非晶質シリコンを成長させることができる。また、原料
ガスにＰＨ3 ，Ｂ2 Ｈ6ガスを混合することによりドー
ピングも可能である。この埋め込み層を堆積させたの
ち、ホトリソグラフィー等のパターニング手法を用いな
いで全面をエッチングする。この場合、絶縁膜上の非晶
質シリコンと埋め込み層の結晶質シリコンとのエッチン
グレートの比が大きく取れるようなエッチング手法をも
ちいることにより、選択的に絶縁膜上の非晶質シリコン
を除去することができ、埋め込み層は絶縁層と同一平面
を形成する（ｅ）。なお、エッチング手法としては通常
のウェットエッチングでもドライエッチングでもかまわ
ない。そして全面エッチングを行った後に光導電膜ＰＳ
Ｌを堆積する（ｆ）。以上のようにして積層型固体撮像
装置が実現できる。
【０１０８】（実施例７）本実施例においては図８と同
様にｎＭＯＳデバイスを形成した半導体回路基板上に光
導電膜を積層した積層型固体撮像装置を示している。最
初にｐ型単結晶シリコン基板１０１に酸化膜／窒化膜を
形成してパターニングを行い、それをマスクにしてチャ
ネルストッパ、フィールド酸化膜を形成し、続いて活性
領域の酸化膜／窒化膜を除去してゲート酸化膜１０６を
熱酸化法により形成した後、イオン注入法を用いてチャ
ネルドープを行う。次にポリシリコン膜をＣＶＤ法を用
いて堆積し、抵抗を下げるためにリンを拡散した後、パ
ターニングを行ってポリシリコンゲート電極１０７を形
成する。続いてイオン注入法を用いてＡｓを打ち込むこ
とによりソース領域１０４、及びドレイン領域１０５を
形成する。このときポリシリコンゲート電極１０７がマ
スクとなりゲートとソース、ドレインの重なりが非常に
小さくなる。また、この場合にはソース領域１０４とｐ
型単結晶シリコン基板１０１で形成されるｐｎダイオー
ドが信号電荷蓄積部となる。次に層間絶縁膜として第１
シリコン酸化膜１０８をＣＶＤ法により堆積してパター
ニングを行ってコンタクトホールを形成し、さらに配線
用電極１０９を形成する。続いて層間絶縁膜として第２
シリコン酸化膜１１１を堆積してレジストを塗布して平
坦な面を形成する。そしてＲＩＥを用いてレジストとシ
リコン酸化膜とのエッチングレートが等しくなるような
条件でエッチングを行いシリコン酸化膜の平坦化を行
う。次にソース領域上のシリコン酸化膜をエッチングし
てコンタクトホールを形成する。このコンタクトホール
は通常のホトリソグラフィー法を用いてレジストパター
ンを形成し、その後ＲＩＥ装置を用いてエッチングを行
う。エッチングガスにはＣＦ4 ガスとＯ2 ガスを用い
る。このようにしてコンタクトホールを形成した後、埋
め込み層の低抵抗のｎ型単結晶シリコン４０１をバイア
ススパッタ装置を用いて以下の手順により形成を行う。
まず基板を真空容器内を投入し、真空度が１×１０-8Ｔ
ｏｒｒ以下になるまで排気を行いさらに基板を４００℃
に保持する。次にＡｒガスをウルトラクリーンガス供給
系から真空容器内に導入して圧力を１５ｍＴｏｒｒに設
定し、基板側ＤＣ電圧を＋５Ｖ、ターゲット側ＤＣ電圧
を−５Ｖ、高周波電力５Ｗの条件で５分間クリーニング
を行う。このクリーニングによりソース領域１０４の表
面に存在する自然酸化膜は除去され、清浄なシリコン表
面を得ることができる。続いて圧力を１５ｍＴｏｒｒ、
基板側ＤＣ電圧を＋５Ｖ、ターゲット側ＤＣ電圧を−４
００Ｖに設定し、高周波電力１００Ｗを投入してシリコ
ンの堆積を行う。この条件下では絶縁膜上の非晶質シリ
コンと単結晶上の埋め込み層の堆積速度はほぼ等しい。
埋め込み層の厚さが平坦化された絶縁膜の厚さの２倍に
達したところで堆積を停止し、続いてバイアススパッタ
装置とゲートバルブを介して接続されているＣＤＥエッ
チング装置へ基板を搬送する。エッチングガスとしてＣ
Ｆ4 とＯ2 ガスを用い、非晶質シリコンと単結晶シリコ
ンとのエッチングレートが２：１になるような条件でエ
ッチングを行う。従って、埋め込み層の厚さが平坦化さ
れた絶縁膜の厚さと同一になったところでエッチングを
停止すると絶縁膜上の非晶質シリコンはすべて除去され
て、絶縁膜と同一面を形成する埋め込み層のみが残ると
いう状態が実現できる。次にＣＤＥ装置とゲートバルブ
を介して接続されている容量結合型プラズマＣＶＤ装置
へ基板を搬送し、光導電膜である、増倍層４０７、光吸
収層４０８、及び電荷注入阻止層４０９を形成する。こ
こでステップバック構造層４１１については、非晶質シ
リコンカーバイドから非晶質シリコンゲルマニウムへと
連続的な禁制帯幅を有するように炭素とシリコン、また
はゲルマニウムとシリコンの組成比を連続的に変化させ
た組成変化層とする。この組成変化層は以下に示す方法
で作製する。原料ガスにはＳｉＨ4 ，ＧｅＨ4 ，ＣＨ
4 ，Ｈ2 を用い、おのおの独立したマスフローコントロ
ーラー（以下、ＭＦＣと略す）で流量制御をして成膜室
に供給する。さらに、このＭＦＣはコンピュータにより
制御され、所望の禁制帯幅のプロファイルを得ることが
できるようにガス流量を調節することが可能である。ま
ず最初に原料ガスとして、ＳｉＨ4 ，ＣＨ4 ，Ｈ2 を用
いて堆積を始める。そして、堆積を始めると同時にＣＨ
4 の流量を、一定の割合で減少させる。ＣＨ4 の流量が
０になったらば、今度はＧｅＨ4 を一定の割合で増加さ
せる。そして、組成変化層４１１が所望の膜厚に達した
ら放電を停止させる。すなわち、所望の組成変化層の膜
厚に対して所望の禁制帯幅のプロファイルが得られるよ
うにＧｅＨ4 及びＣＨ4 の流量を制御するわけである。
本実施例においてはステップバック構造層の１層当りの
厚さが約２００Å、最小禁制帯幅Ｅｇ２が１．３ｅＶ、
最大禁制帯幅Ｅｇ３が２．７ｅＶとなるように流量制御
を行った。上述の方法を繰り返してステップバック構造
層４１１を５層作製し、続いて原料ガスからＳｉＨ4 及
びＨ2 を選んで光吸収層である非晶質シリコン４０８を
作製し、その後、原料ガスにＢ2 Ｈ6 を加えて電荷注入
阻止層であるｐ型非晶質シリコン４０９を５００Å作製
する。なお、埋め込み層形成用の真空容器と上記の光導
電膜形成用の真空容器ゲートバルブを介して接続されて
おり、上述のように埋め込み層から光導電膜まで真空中
で連続的に作製できる。そして最後に透明電極としてＩ
ＴＯ４０４をスパッタリング法により形成し、本発明の
積層型固体撮像装置の製造方法が実現できる。
様にｎＭＯＳデバイスを形成した半導体回路基板上に光
導電膜を積層した積層型固体撮像装置を示している。最
初にｐ型単結晶シリコン基板１０１に酸化膜／窒化膜を
形成してパターニングを行い、それをマスクにしてチャ
ネルストッパ、フィールド酸化膜を形成し、続いて活性
領域の酸化膜／窒化膜を除去してゲート酸化膜１０６を
熱酸化法により形成した後、イオン注入法を用いてチャ
ネルドープを行う。次にポリシリコン膜をＣＶＤ法を用
いて堆積し、抵抗を下げるためにリンを拡散した後、パ
ターニングを行ってポリシリコンゲート電極１０７を形
成する。続いてイオン注入法を用いてＡｓを打ち込むこ
とによりソース領域１０４、及びドレイン領域１０５を
形成する。このときポリシリコンゲート電極１０７がマ
スクとなりゲートとソース、ドレインの重なりが非常に
小さくなる。また、この場合にはソース領域１０４とｐ
型単結晶シリコン基板１０１で形成されるｐｎダイオー
ドが信号電荷蓄積部となる。次に層間絶縁膜として第１
シリコン酸化膜１０８をＣＶＤ法により堆積してパター
ニングを行ってコンタクトホールを形成し、さらに配線
用電極１０９を形成する。続いて層間絶縁膜として第２
シリコン酸化膜１１１を堆積してレジストを塗布して平
坦な面を形成する。そしてＲＩＥを用いてレジストとシ
リコン酸化膜とのエッチングレートが等しくなるような
条件でエッチングを行いシリコン酸化膜の平坦化を行
う。次にソース領域上のシリコン酸化膜をエッチングし
てコンタクトホールを形成する。このコンタクトホール
は通常のホトリソグラフィー法を用いてレジストパター
ンを形成し、その後ＲＩＥ装置を用いてエッチングを行
う。エッチングガスにはＣＦ4 ガスとＯ2 ガスを用い
る。このようにしてコンタクトホールを形成した後、埋
め込み層の低抵抗のｎ型単結晶シリコン４０１をバイア
ススパッタ装置を用いて以下の手順により形成を行う。
まず基板を真空容器内を投入し、真空度が１×１０-8Ｔ
ｏｒｒ以下になるまで排気を行いさらに基板を４００℃
に保持する。次にＡｒガスをウルトラクリーンガス供給
系から真空容器内に導入して圧力を１５ｍＴｏｒｒに設
定し、基板側ＤＣ電圧を＋５Ｖ、ターゲット側ＤＣ電圧
を−５Ｖ、高周波電力５Ｗの条件で５分間クリーニング
を行う。このクリーニングによりソース領域１０４の表
面に存在する自然酸化膜は除去され、清浄なシリコン表
面を得ることができる。続いて圧力を１５ｍＴｏｒｒ、
基板側ＤＣ電圧を＋５Ｖ、ターゲット側ＤＣ電圧を−４
００Ｖに設定し、高周波電力１００Ｗを投入してシリコ
ンの堆積を行う。この条件下では絶縁膜上の非晶質シリ
コンと単結晶上の埋め込み層の堆積速度はほぼ等しい。
埋め込み層の厚さが平坦化された絶縁膜の厚さの２倍に
達したところで堆積を停止し、続いてバイアススパッタ
装置とゲートバルブを介して接続されているＣＤＥエッ
チング装置へ基板を搬送する。エッチングガスとしてＣ
Ｆ4 とＯ2 ガスを用い、非晶質シリコンと単結晶シリコ
ンとのエッチングレートが２：１になるような条件でエ
ッチングを行う。従って、埋め込み層の厚さが平坦化さ
れた絶縁膜の厚さと同一になったところでエッチングを
停止すると絶縁膜上の非晶質シリコンはすべて除去され
て、絶縁膜と同一面を形成する埋め込み層のみが残ると
いう状態が実現できる。次にＣＤＥ装置とゲートバルブ
を介して接続されている容量結合型プラズマＣＶＤ装置
へ基板を搬送し、光導電膜である、増倍層４０７、光吸
収層４０８、及び電荷注入阻止層４０９を形成する。こ
こでステップバック構造層４１１については、非晶質シ
リコンカーバイドから非晶質シリコンゲルマニウムへと
連続的な禁制帯幅を有するように炭素とシリコン、また
はゲルマニウムとシリコンの組成比を連続的に変化させ
た組成変化層とする。この組成変化層は以下に示す方法
で作製する。原料ガスにはＳｉＨ4 ，ＧｅＨ4 ，ＣＨ
4 ，Ｈ2 を用い、おのおの独立したマスフローコントロ
ーラー（以下、ＭＦＣと略す）で流量制御をして成膜室
に供給する。さらに、このＭＦＣはコンピュータにより
制御され、所望の禁制帯幅のプロファイルを得ることが
できるようにガス流量を調節することが可能である。ま
ず最初に原料ガスとして、ＳｉＨ4 ，ＣＨ4 ，Ｈ2 を用
いて堆積を始める。そして、堆積を始めると同時にＣＨ
4 の流量を、一定の割合で減少させる。ＣＨ4 の流量が
０になったらば、今度はＧｅＨ4 を一定の割合で増加さ
せる。そして、組成変化層４１１が所望の膜厚に達した
ら放電を停止させる。すなわち、所望の組成変化層の膜
厚に対して所望の禁制帯幅のプロファイルが得られるよ
うにＧｅＨ4 及びＣＨ4 の流量を制御するわけである。
本実施例においてはステップバック構造層の１層当りの
厚さが約２００Å、最小禁制帯幅Ｅｇ２が１．３ｅＶ、
最大禁制帯幅Ｅｇ３が２．７ｅＶとなるように流量制御
を行った。上述の方法を繰り返してステップバック構造
層４１１を５層作製し、続いて原料ガスからＳｉＨ4 及
びＨ2 を選んで光吸収層である非晶質シリコン４０８を
作製し、その後、原料ガスにＢ2 Ｈ6 を加えて電荷注入
阻止層であるｐ型非晶質シリコン４０９を５００Å作製
する。なお、埋め込み層形成用の真空容器と上記の光導
電膜形成用の真空容器ゲートバルブを介して接続されて
おり、上述のように埋め込み層から光導電膜まで真空中
で連続的に作製できる。そして最後に透明電極としてＩ
ＴＯ４０４をスパッタリング法により形成し、本発明の
積層型固体撮像装置の製造方法が実現できる。
【０１０９】また、上記実施例ではｎＭＯＳ半導体回路
を形成した基板を用いたが、本発明の積層型固体撮像装
置の製造方法は半導体回路基板はＭＯＳ半導体回路基板
に限らず、例えばＣＣＤ、ＳＩＴ、バイポーラ等のデバ
イスを形成した半導体回路基板の場合でも適用できる。
を形成した基板を用いたが、本発明の積層型固体撮像装
置の製造方法は半導体回路基板はＭＯＳ半導体回路基板
に限らず、例えばＣＣＤ、ＳＩＴ、バイポーラ等のデバ
イスを形成した半導体回路基板の場合でも適用できる。
【０１１０】（実施例８）本実施例はバイポーラトラン
ジスタを有する半導体回路基板としてバイポーラ型固体
撮像装置を用い、その上に光導電膜を積層した例であ
る。本実施例の受光部付近の概略的断面図は図９、１画
素の等価回路図は図６、本装置全体の回路は図７と同じ
である。図９においてｎ型シリコン基板５０１上にエピ
タキシャル成長によりコレクタ領域となるｎ- 層５０２
が形成され、その中にｐベース領域５０３、更にｎ+ エ
ミッタ領域５０４が形成されバイポーラトランジスタを
構成している。ｐベース領域５０３は隣接画素と分離さ
れており、また水平方向に隣接するｐベース領域との間
には酸化膜５０５を挟んでゲート電極５０６が形成され
ている。従って隣接するｐベース領域５０３を各々ソー
ス・ドレイン領域としてｐチャンネルＭＯＳトランジス
タが構成されている。ゲート電極５０６はｐベース領域
５０３の電位を制御するためのキャパシタとしても働い
ている。
ジスタを有する半導体回路基板としてバイポーラ型固体
撮像装置を用い、その上に光導電膜を積層した例であ
る。本実施例の受光部付近の概略的断面図は図９、１画
素の等価回路図は図６、本装置全体の回路は図７と同じ
である。図９においてｎ型シリコン基板５０１上にエピ
タキシャル成長によりコレクタ領域となるｎ- 層５０２
が形成され、その中にｐベース領域５０３、更にｎ+ エ
ミッタ領域５０４が形成されバイポーラトランジスタを
構成している。ｐベース領域５０３は隣接画素と分離さ
れており、また水平方向に隣接するｐベース領域との間
には酸化膜５０５を挟んでゲート電極５０６が形成され
ている。従って隣接するｐベース領域５０３を各々ソー
ス・ドレイン領域としてｐチャンネルＭＯＳトランジス
タが構成されている。ゲート電極５０６はｐベース領域
５０３の電位を制御するためのキャパシタとしても働い
ている。
【０１１１】更に、絶縁層５０７を形成した後、エミッ
タ電極５０８を形成する。その後、絶縁層５０９を形成
して平坦化を行う。続いて絶縁層５０７，５０９、及び
酸化膜５０５をエッチングしてベース領域５０３上にコ
ンタクトホールを開けて埋め込み層のｐ型単結晶シリコ
ン５１０をＨＲ−ＣＶＤ法を用いて堆積する。この場
合、埋め込み層が平坦化された絶縁膜と同一の厚さに達
したところで堆積を停止する。次に弗酸、硝酸、酢酸の
混合エッチャントを用いて基板全面をエッチングする。
ここで、絶縁膜上の非晶質シリコンと単結晶シリコンと
のエッチングレート１００：１よりも大きく、従って単
結晶シリコンはほとんどエッチングされずに非晶質シリ
コンのみを除去することができる。
タ電極５０８を形成する。その後、絶縁層５０９を形成
して平坦化を行う。続いて絶縁層５０７，５０９、及び
酸化膜５０５をエッチングしてベース領域５０３上にコ
ンタクトホールを開けて埋め込み層のｐ型単結晶シリコ
ン５１０をＨＲ−ＣＶＤ法を用いて堆積する。この場
合、埋め込み層が平坦化された絶縁膜と同一の厚さに達
したところで堆積を停止する。次に弗酸、硝酸、酢酸の
混合エッチャントを用いて基板全面をエッチングする。
ここで、絶縁膜上の非晶質シリコンと単結晶シリコンと
のエッチングレート１００：１よりも大きく、従って単
結晶シリコンはほとんどエッチングされずに非晶質シリ
コンのみを除去することができる。
【０１１２】次に、高周波プラズマＣＶＤ法により、増
倍層３０７としてステップバック構造を有する組成変化
層５１７を３層、光吸収層として型非晶質シリコン５１
３を、電荷注入阻止層としてｎ型非晶質シリコン５１４
を連続成膜し、透明電極５１５のＩＴＯを形成する。ま
た、コレクタ電極５１６は基板５０１の裏面にオーミッ
ク接続されている。
倍層３０７としてステップバック構造を有する組成変化
層５１７を３層、光吸収層として型非晶質シリコン５１
３を、電荷注入阻止層としてｎ型非晶質シリコン５１４
を連続成膜し、透明電極５１５のＩＴＯを形成する。ま
た、コレクタ電極５１６は基板５０１の裏面にオーミッ
ク接続されている。
【０１１３】従って、１画素の等価回路は図６のように
結晶シリコンで構成されるバイポーラトランジスタ７３
１のベースにｐチャンネルＭＯＳトランジスタ７３２と
キャパシタ７３３、及び光電変換素子７３４が接続さ
れ、ベースに電位を与えるための端子７３５とｐチャン
ネルＭＯＳトランジスタ７３２、及びキャパシタ７３３
を駆動するための端子７３６とセンサ電極７３７とエミ
ッタ電極７３８、コレクタ電極７３９とで表される。動
作方法は前述した通りである。
結晶シリコンで構成されるバイポーラトランジスタ７３
１のベースにｐチャンネルＭＯＳトランジスタ７３２と
キャパシタ７３３、及び光電変換素子７３４が接続さ
れ、ベースに電位を与えるための端子７３５とｐチャン
ネルＭＯＳトランジスタ７３２、及びキャパシタ７３３
を駆動するための端子７３６とセンサ電極７３７とエミ
ッタ電極７３８、コレクタ電極７３９とで表される。動
作方法は前述した通りである。
【０１１４】以下、後述する実施例９，１０に共通する
キャリア増倍層、光吸収層、電荷注入阻止層とを光導電
膜として用いた積層型固体撮像装置の製造方法を説明す
る。
キャリア増倍層、光吸収層、電荷注入阻止層とを光導電
膜として用いた積層型固体撮像装置の製造方法を説明す
る。
【０１１５】図１３は上記の積層型固体撮像装置の構造
を示す概略的断面図である。３０１は半導体基板であ
り、３０２は信号電荷蓄積部、３０３は信号読み出し回
路等の回路形成領域部分である。なお、この図では信号
読みだし回路の一例としてｎＭＯＳトランジスタを示し
ているが、この部分はＣＣＤやＳＩＴ、バイポーラトラ
ンジスタなどでも構わない。３０４は絶縁膜、３０５は
埋め込み層を表す。ここで光導電膜は増倍層３０７、光
吸収層３０８、電荷注入阻止層３０９を積層した構成と
なっている。
を示す概略的断面図である。３０１は半導体基板であ
り、３０２は信号電荷蓄積部、３０３は信号読み出し回
路等の回路形成領域部分である。なお、この図では信号
読みだし回路の一例としてｎＭＯＳトランジスタを示し
ているが、この部分はＣＣＤやＳＩＴ、バイポーラトラ
ンジスタなどでも構わない。３０４は絶縁膜、３０５は
埋め込み層を表す。ここで光導電膜は増倍層３０７、光
吸収層３０８、電荷注入阻止層３０９を積層した構成と
なっている。
【０１１６】以下図１４を用いて本発明の積層型固体撮
像装置の製造方法を簡単に説明する。
像装置の製造方法を簡単に説明する。
【０１１７】まず、半導体回路基板ＳＵＢ形成後、絶縁
層ＩＮＳを堆積する（ａ）。つぎに、光導電膜の形成面
の凹凸を小さくするためにこの絶縁層を平坦化する
（ｂ）。続いて信号電荷蓄積部の上部の絶縁層を除去す
る（ｃ）。その後、埋め込み層ＢＬを信号電荷蓄積部上
のみに選択的に堆積する（ｄ）。この埋め込み層の選択
堆積は例えば、ＳｉＨ4 ガスとＦ2 ガスとを気相中で反
応させることにより堆積前駆体を形成し、それを基板上
に輸送することにより膜堆積を行う方法、すなわち化学
堆積法が有効である。この化学堆積法においてはＳｉＨ
4 ガスとＦ2 ガスの流量比、及び基板温度を最適化する
ことにより単結晶シリコン上ではエピタキシャル成長を
し、酸化膜上には膜堆積が起こらない。また、原料ガス
にＰＨ3 、Ｂ2 Ｈ6 ガスを混合することによりドーピン
グも可能である。この埋め込み層を絶縁層と同一平面ま
で堆積させた後に光導電膜を堆積する（ｅ）。以上のよ
うにすれば積層型固体撮像装置が作製できる。
層ＩＮＳを堆積する（ａ）。つぎに、光導電膜の形成面
の凹凸を小さくするためにこの絶縁層を平坦化する
（ｂ）。続いて信号電荷蓄積部の上部の絶縁層を除去す
る（ｃ）。その後、埋め込み層ＢＬを信号電荷蓄積部上
のみに選択的に堆積する（ｄ）。この埋め込み層の選択
堆積は例えば、ＳｉＨ4 ガスとＦ2 ガスとを気相中で反
応させることにより堆積前駆体を形成し、それを基板上
に輸送することにより膜堆積を行う方法、すなわち化学
堆積法が有効である。この化学堆積法においてはＳｉＨ
4 ガスとＦ2 ガスの流量比、及び基板温度を最適化する
ことにより単結晶シリコン上ではエピタキシャル成長を
し、酸化膜上には膜堆積が起こらない。また、原料ガス
にＰＨ3 、Ｂ2 Ｈ6 ガスを混合することによりドーピン
グも可能である。この埋め込み層を絶縁層と同一平面ま
で堆積させた後に光導電膜を堆積する（ｅ）。以上のよ
うにすれば積層型固体撮像装置が作製できる。
【０１１８】次に本発明の積層型固体撮像装置の製造方
法と従来の積層型固体撮像装置の製造方法を比較してみ
る。
法と従来の積層型固体撮像装置の製造方法を比較してみ
る。
【０１１９】本発明の積層型固体撮像装置の作製にあた
っては、図１２の例同様に半導体回路基板形成後、パタ
ーニングが必要な工程はシリコン酸化膜のコンタクト孔
形成時（図１４（ａ））の１回のみである。一方、従来
の製造方法ではパターニング工程は４回必要となる。従
って本発明によりパターニング工程を大幅に簡略化する
ことが可能となる。さらには従来の積層型固体撮像装置
では第３シリコン酸化膜を堆積する工程が必要であった
が、本発明の積層型固体撮像装置の製造方法ではその第
３シリコン酸化膜を堆積する工程は必要ない。また、本
発明においては蓄積部上のみに選択的に埋め込み層を形
成することにより、埋め込み層形成から光導電膜形成ま
で真空中で連続的に行うことも可能であるため、埋め込
み層と光導電膜の界面は汚染されることなく、その結
果、暗電流特性、残像特性が向上する。
っては、図１２の例同様に半導体回路基板形成後、パタ
ーニングが必要な工程はシリコン酸化膜のコンタクト孔
形成時（図１４（ａ））の１回のみである。一方、従来
の製造方法ではパターニング工程は４回必要となる。従
って本発明によりパターニング工程を大幅に簡略化する
ことが可能となる。さらには従来の積層型固体撮像装置
では第３シリコン酸化膜を堆積する工程が必要であった
が、本発明の積層型固体撮像装置の製造方法ではその第
３シリコン酸化膜を堆積する工程は必要ない。また、本
発明においては蓄積部上のみに選択的に埋め込み層を形
成することにより、埋め込み層形成から光導電膜形成ま
で真空中で連続的に行うことも可能であるため、埋め込
み層と光導電膜の界面は汚染されることなく、その結
果、暗電流特性、残像特性が向上する。
【０１２０】（実施例９）以下、前述した図８を用いて
本発明の積層型固体撮像装置の製造方法の一実施例を説
明する。
本発明の積層型固体撮像装置の製造方法の一実施例を説
明する。
【０１２１】本実施例においてはｎＭＯＳデバイスを形
成した半導体回路基板上に光導電膜を積層した積層型固
体撮像装置を示している。最初にｐ型単結晶シリコン基
板１０１に酸化膜／窒化膜を形成してパターニングを行
い、それをマスクにしてチャネルストッパ、フィールド
酸化膜を形成し、続いて活性領域の酸化膜／窒化膜を除
去してゲート酸化膜１０６を熱酸化法により形成した
後、イオン注入法を用いてチャネルドープを行う。次に
ポリシリコン膜をＣＶＤ法を用いて堆積し、抵抗を下げ
るためにＰを拡散した後、パターニングを行ってポリシ
リコンゲート電極１０７を形成する。続いてイオン注入
法を用いてＡｓを打ち込むことによりソース領域１０
４、及びドレイン領域１０５を形成する。このときポリ
シリコンゲート電極１０７がマスクとなりゲートとソー
ス、ドレインの重なりが非常に小さくなる。また、この
場合にはソース領域１０４とｐ型単結晶シリコン基板１
０１で形成されるｐｎダイオードが信号電荷蓄積部とな
る。次に層間絶縁膜として第１シリコン酸化膜１０８を
ＣＶＤ法により堆積してパターニングを行ってコンタク
トホールを形成し、さらに配線用電極１０９を形成す
る。続いて層間絶縁膜として第２シリコン酸化膜１１１
を堆積してレジストを塗布して平坦な面を形成する。そ
してＲＩＥを用いてレジストとシリコン酸化膜とのエッ
チングレートが等しくなるような条件でエッチングを行
いシリコン酸化膜の平坦化を行う。次にソース領域上の
シリコン酸化膜をエッチングしてコンタクトホールを形
成する。このコンタクトホールは通常のホトリソグラフ
ィー法を用いてレジストパターンを形成し、その後ＲＩ
Ｅ装置を用いてエッチングを行う。エッチングガスには
ＣＦ4ガスとＯ2 ガスを用いる。コンタクトホール形成
後、埋め込み層の選択堆積を行う。埋め込み層は化学堆
積法を用いて低抵抗のｎ型単結晶シリコン４０１を選択
的にエピタキシャル成長させる。この選択エピタキシャ
ル成長は原料ガスとしてＳｉＨ4 、Ｆ2 （１０％Ｈｅの
希釈）、ＰＨ3 （１％Ｈ2 希釈）を用いる。真空容器内
で基板を３９０℃に保持し、ＳｉＨ4 を１５ＳＣＣＭ流
す。続いてＦ2 ／Ｈｅを３００ＳＣＣＭ流してその後８
０秒かけてＳｉＨ4 流量を３０ＳＣＣＭまで増加させて
堆積を行う。埋め込み層が絶縁層の面とほぼ同一になっ
たらガスを停止する。次に容量結合型プラズマＣＶＤ装
置を用いて増倍層４０７、光吸収層４０８、及び電荷注
入阻止層４０９を形成する。ここでステップバック構造
層４１１については、非晶質シリコンカーバイドから非
晶質シリコンゲルマニウムへと連続的な禁制帯幅を有す
るように炭素とシリコン、またはゲルマニウムとシリコ
ンの組成比を連続的に変化させた組成変化層とする。こ
の組成変化層は以下に示す方法で作製する。原料ガスに
はＳｉＨ4 ，ＧｅＨ4 ，ＣＨ4 ，Ｈ2 を用い、おのおの
独立したマスフローコントローラー（以下、ＭＦＣと略
す）で流量制御をして成膜室に供給する。さらに、この
ＭＦＣはコンピュータにより制御され、所望の禁制帯幅
のプロファイルを得ることができるようにガス流量を調
節することが可能である。まず最初に原料ガスとして、
ＳｉＨ4 、ＣＨ4 、Ｈ2 を用いて堆積を始める。そし
て、堆積を始めると同時にＣＨ4 の流量を、一定の割合
で減少させる。ＣＨ4 の流量が０になったらば、今度は
ＧｅＨ4 を一定の割合で増加させる。そして、組成変化
層４１１が所望の膜厚に達したら放電を停止させる。す
なわち、所望の組成変化層の膜厚に対して所望の禁制帯
幅のプロファイルが得られるようにＧｅＨ4 及びＣＨ4
の流量を制御するわけである。本実施例においてはステ
ップバック構造層の１層当りの厚さが約２００Å、最小
禁制帯幅Ｅｇ２が１．３ｅＶ、最大禁制帯幅Ｅｇ３が
２．７ｅＶとなるように流量制御を行った。上述の方法
を繰り返してステップバック構造層４１１を５層作製
し、続いて原料ガスからＳｉＨ4 及びＨ2 を選んで光吸
収層である非晶質シリコン４０８を作製し、その後、原
料ガスにＢ2 Ｈ6 を加えて電荷注入阻止層であるｐ型非
晶質シリコン４０９を５００Å作製する。なお、埋め込
み層形成用の真空容器と上記の光導電膜形成用の真空容
器ゲートバルブを介して接続されており、上述のように
埋め込み層から光導電膜まで真空中で連続的に作製でき
る。そして最後に透明電極としてＩＴＯ４０４をスパッ
タリング法により形成し、本発明の積層型固体撮像装置
の製造方法が実現できる。
成した半導体回路基板上に光導電膜を積層した積層型固
体撮像装置を示している。最初にｐ型単結晶シリコン基
板１０１に酸化膜／窒化膜を形成してパターニングを行
い、それをマスクにしてチャネルストッパ、フィールド
酸化膜を形成し、続いて活性領域の酸化膜／窒化膜を除
去してゲート酸化膜１０６を熱酸化法により形成した
後、イオン注入法を用いてチャネルドープを行う。次に
ポリシリコン膜をＣＶＤ法を用いて堆積し、抵抗を下げ
るためにＰを拡散した後、パターニングを行ってポリシ
リコンゲート電極１０７を形成する。続いてイオン注入
法を用いてＡｓを打ち込むことによりソース領域１０
４、及びドレイン領域１０５を形成する。このときポリ
シリコンゲート電極１０７がマスクとなりゲートとソー
ス、ドレインの重なりが非常に小さくなる。また、この
場合にはソース領域１０４とｐ型単結晶シリコン基板１
０１で形成されるｐｎダイオードが信号電荷蓄積部とな
る。次に層間絶縁膜として第１シリコン酸化膜１０８を
ＣＶＤ法により堆積してパターニングを行ってコンタク
トホールを形成し、さらに配線用電極１０９を形成す
る。続いて層間絶縁膜として第２シリコン酸化膜１１１
を堆積してレジストを塗布して平坦な面を形成する。そ
してＲＩＥを用いてレジストとシリコン酸化膜とのエッ
チングレートが等しくなるような条件でエッチングを行
いシリコン酸化膜の平坦化を行う。次にソース領域上の
シリコン酸化膜をエッチングしてコンタクトホールを形
成する。このコンタクトホールは通常のホトリソグラフ
ィー法を用いてレジストパターンを形成し、その後ＲＩ
Ｅ装置を用いてエッチングを行う。エッチングガスには
ＣＦ4ガスとＯ2 ガスを用いる。コンタクトホール形成
後、埋め込み層の選択堆積を行う。埋め込み層は化学堆
積法を用いて低抵抗のｎ型単結晶シリコン４０１を選択
的にエピタキシャル成長させる。この選択エピタキシャ
ル成長は原料ガスとしてＳｉＨ4 、Ｆ2 （１０％Ｈｅの
希釈）、ＰＨ3 （１％Ｈ2 希釈）を用いる。真空容器内
で基板を３９０℃に保持し、ＳｉＨ4 を１５ＳＣＣＭ流
す。続いてＦ2 ／Ｈｅを３００ＳＣＣＭ流してその後８
０秒かけてＳｉＨ4 流量を３０ＳＣＣＭまで増加させて
堆積を行う。埋め込み層が絶縁層の面とほぼ同一になっ
たらガスを停止する。次に容量結合型プラズマＣＶＤ装
置を用いて増倍層４０７、光吸収層４０８、及び電荷注
入阻止層４０９を形成する。ここでステップバック構造
層４１１については、非晶質シリコンカーバイドから非
晶質シリコンゲルマニウムへと連続的な禁制帯幅を有す
るように炭素とシリコン、またはゲルマニウムとシリコ
ンの組成比を連続的に変化させた組成変化層とする。こ
の組成変化層は以下に示す方法で作製する。原料ガスに
はＳｉＨ4 ，ＧｅＨ4 ，ＣＨ4 ，Ｈ2 を用い、おのおの
独立したマスフローコントローラー（以下、ＭＦＣと略
す）で流量制御をして成膜室に供給する。さらに、この
ＭＦＣはコンピュータにより制御され、所望の禁制帯幅
のプロファイルを得ることができるようにガス流量を調
節することが可能である。まず最初に原料ガスとして、
ＳｉＨ4 、ＣＨ4 、Ｈ2 を用いて堆積を始める。そし
て、堆積を始めると同時にＣＨ4 の流量を、一定の割合
で減少させる。ＣＨ4 の流量が０になったらば、今度は
ＧｅＨ4 を一定の割合で増加させる。そして、組成変化
層４１１が所望の膜厚に達したら放電を停止させる。す
なわち、所望の組成変化層の膜厚に対して所望の禁制帯
幅のプロファイルが得られるようにＧｅＨ4 及びＣＨ4
の流量を制御するわけである。本実施例においてはステ
ップバック構造層の１層当りの厚さが約２００Å、最小
禁制帯幅Ｅｇ２が１．３ｅＶ、最大禁制帯幅Ｅｇ３が
２．７ｅＶとなるように流量制御を行った。上述の方法
を繰り返してステップバック構造層４１１を５層作製
し、続いて原料ガスからＳｉＨ4 及びＨ2 を選んで光吸
収層である非晶質シリコン４０８を作製し、その後、原
料ガスにＢ2 Ｈ6 を加えて電荷注入阻止層であるｐ型非
晶質シリコン４０９を５００Å作製する。なお、埋め込
み層形成用の真空容器と上記の光導電膜形成用の真空容
器ゲートバルブを介して接続されており、上述のように
埋め込み層から光導電膜まで真空中で連続的に作製でき
る。そして最後に透明電極としてＩＴＯ４０４をスパッ
タリング法により形成し、本発明の積層型固体撮像装置
の製造方法が実現できる。
【０１２２】また、上記実施例ではｎＭＯＳ半導体回路
を形成した基板を用いたが、本発明の積層型固体撮像装
置の製造方法は半導体回路基板はＭＯＳ半導体回路基板
に限らず、例えばＣＣＤ、ＳＩＴ、バイポーラ等のデバ
イスを形成した半導体回路基板の場合でも適用できる。
を形成した基板を用いたが、本発明の積層型固体撮像装
置の製造方法は半導体回路基板はＭＯＳ半導体回路基板
に限らず、例えばＣＣＤ、ＳＩＴ、バイポーラ等のデバ
イスを形成した半導体回路基板の場合でも適用できる。
【０１２３】（実施例１０）本実施例はバイポーラトラ
ンジスタを有する半導体回路基板を用い、その上に光導
電膜を積層した例である。本実施例の受光部付近の概略
的断面図は図９に、１画素の等価回路図、本装置全体の
回路図はそれぞれ図６、図７と同じである。図９におい
て、ｎ型シリコン基板５０１上にエピタキシャル成長に
よりコレクタ領域となるｎ- 層５０２が形成され、その
中にｐベース領域５０３、更にｎ+ エミッタ領域５０４
が形成されバイポーラトランジスタを構成している。ｐ
ベース領域５０３は隣接画素と分離されており、また水
平方向に隣接するｐベース領域との間には酸化膜５０５
を挟んでゲート電極５０６が形成されている。従って隣
接するｐベース領域５０３を各々ソース・ドレイン領域
としてｐチャンネルＭＯＳトランジスタが構成されてい
る。ゲート電極５０６はｐベース領域５０３の電位を制
御するためのキャパシタとしても働いている。
ンジスタを有する半導体回路基板を用い、その上に光導
電膜を積層した例である。本実施例の受光部付近の概略
的断面図は図９に、１画素の等価回路図、本装置全体の
回路図はそれぞれ図６、図７と同じである。図９におい
て、ｎ型シリコン基板５０１上にエピタキシャル成長に
よりコレクタ領域となるｎ- 層５０２が形成され、その
中にｐベース領域５０３、更にｎ+ エミッタ領域５０４
が形成されバイポーラトランジスタを構成している。ｐ
ベース領域５０３は隣接画素と分離されており、また水
平方向に隣接するｐベース領域との間には酸化膜５０５
を挟んでゲート電極５０６が形成されている。従って隣
接するｐベース領域５０３を各々ソース・ドレイン領域
としてｐチャンネルＭＯＳトランジスタが構成されてい
る。ゲート電極５０６はｐベース領域５０３の電位を制
御するためのキャパシタとしても働いている。
【０１２４】更に、絶縁層５０７を形成した後、エミッ
タ電極５０８を形成する。その後、絶縁層５０９を形成
して平坦化を行う。続いて絶縁層５０７，５０９及び酸
化膜５０５をエッチングしてベース領域５０３上にコン
タクトホールを開けて埋め込み層のｐ型単結晶シリコン
５１０を選択堆積する。
タ電極５０８を形成する。その後、絶縁層５０９を形成
して平坦化を行う。続いて絶縁層５０７，５０９及び酸
化膜５０５をエッチングしてベース領域５０３上にコン
タクトホールを開けて埋め込み層のｐ型単結晶シリコン
５１０を選択堆積する。
【０１２５】次に、高周波プラズマＣＶＤ法により、増
倍層３０７としてステップバック構造を有する組成変化
層５１７を３層、光吸収層として型非晶質シリコン５１
３を、電荷注入阻止層としてｎ型非晶質シリコン５１４
を連続成膜し、透明電極５１５のＩＴＯを形成する。ま
た、コレクタ電極５１６は基板５０１の裏面にオーミッ
ク接続されている。
倍層３０７としてステップバック構造を有する組成変化
層５１７を３層、光吸収層として型非晶質シリコン５１
３を、電荷注入阻止層としてｎ型非晶質シリコン５１４
を連続成膜し、透明電極５１５のＩＴＯを形成する。ま
た、コレクタ電極５１６は基板５０１の裏面にオーミッ
ク接続されている。
【０１２６】従って、１画素の等価回路は図６のように
結晶シリコンで構成されるバイポーラトランジスタ７３
１のベースにｐチャンネルＭＯＳトランジスタ７３２と
キャパシタ７３３、及び光電変換素子７３４が接続さ
れ、ベースに電位を与えるための端子７３５とｐチャン
ネルＭＯＳトランジスタ７３２、及びキャパシタ７３３
を駆動するための端子７３６とセンサ電極７３７とエミ
ッタ電極７３８、コレクタ電極７３９とで表される。
結晶シリコンで構成されるバイポーラトランジスタ７３
１のベースにｐチャンネルＭＯＳトランジスタ７３２と
キャパシタ７３３、及び光電変換素子７３４が接続さ
れ、ベースに電位を与えるための端子７３５とｐチャン
ネルＭＯＳトランジスタ７３２、及びキャパシタ７３３
を駆動するための端子７３６とセンサ電極７３７とエミ
ッタ電極７３８、コレクタ電極７３９とで表される。
【０１２７】図１５は本発明の固体撮像装置を用いた通
信システム、ファクシミリ、ビデオレコーダー等の情報
処理装置の構成を示すブロック図である。
信システム、ファクシミリ、ビデオレコーダー等の情報
処理装置の構成を示すブロック図である。
【０１２８】ＯＲは画像情報等を担持したオリジナル、
６０１は結像レンズ、６０２は本発明の固体撮像装置で
ある。
６０１は結像レンズ、６０２は本発明の固体撮像装置で
ある。
【０１２９】６０３は中央演算装置（ＣＰＵ）と駆動制
御回路と信号処理回路とを含む制御回路であり、入力ラ
イン６１２、ＡＰＤを駆動する為の出力ライン６１０、
電源供給ライン６１１を介して固体撮像装置を６０２に
接続されている。
御回路と信号処理回路とを含む制御回路であり、入力ラ
イン６１２、ＡＰＤを駆動する為の出力ライン６１０、
電源供給ライン６１１を介して固体撮像装置を６０２に
接続されている。
【０１３０】６０４は記録制御回路であり、記録ヘッド
６０５と接続され固体撮像装置により読み取られた情報
を記録媒体６０６に書き込む。
６０５と接続され固体撮像装置により読み取られた情報
を記録媒体６０６に書き込む。
【０１３１】記録ヘッド６０５はビデオレコーダーの場
合、磁気ヘッドであり、ファクシミリの場合はサーマル
ヘッドやインクジェットヘッドである。そして記録ヘッ
ド６０５は通信システムの場合には、ケーブルを介して
別の場所におかれた記録装置で代用される。
合、磁気ヘッドであり、ファクシミリの場合はサーマル
ヘッドやインクジェットヘッドである。そして記録ヘッ
ド６０５は通信システムの場合には、ケーブルを介して
別の場所におかれた記録装置で代用される。
【０１３２】
【発明の効果】以上説明したように、本発明によれば、
パターニング工程を大幅に簡略化することが可能とな
る。さらには従来の積層型固体撮像装置では第３シリコ
ン酸化膜を堆積する工程が必要であったが、本発明の積
層型固体撮像装置の製造方法ではその第３シリコン酸化
膜を堆積する工程は必要ない。このように、本発明によ
れば、工程を簡略化することができるという効果が得ら
れる。
パターニング工程を大幅に簡略化することが可能とな
る。さらには従来の積層型固体撮像装置では第３シリコ
ン酸化膜を堆積する工程が必要であったが、本発明の積
層型固体撮像装置の製造方法ではその第３シリコン酸化
膜を堆積する工程は必要ない。このように、本発明によ
れば、工程を簡略化することができるという効果が得ら
れる。
【０１３３】また、本発明においては蓄積部上のみに選
択的に埋め込み層を形成することにより、埋め込み層形
成から光導電膜形成まで真空中で連続的に行うことも可
能であるため、埋め込み層と光導電膜の界面は汚染され
ることなく、その結果、暗電流特性、残像特性が向上す
る。
択的に埋め込み層を形成することにより、埋め込み層形
成から光導電膜形成まで真空中で連続的に行うことも可
能であるため、埋め込み層と光導電膜の界面は汚染され
ることなく、その結果、暗電流特性、残像特性が向上す
る。
【図１】本発明の概念を説明する為の模式図
【図２】本発明に採用される感光膜のエネルギーバンド
プロファイルを示す模式図であり、無バイアス状態を示
す、
プロファイルを示す模式図であり、無バイアス状態を示
す、
【図３】本発明に採用される感光膜のエネルギーバンド
プロファイルを示す模式図であり、逆バイアス状態に対
応している。
プロファイルを示す模式図であり、逆バイアス状態に対
応している。
【図４】本発明の実施例１による固体撮像装置を示す模
式的断面図、
式的断面図、
【図５】本発明の実施例２による固体撮像装置を示す模
式的断面図、
式的断面図、
【図６】実施例２，４，８，１０による固体撮像装置の
単位セルの等価回路図、
単位セルの等価回路図、
【図７】実施例２，４，８，１０による固体撮像装置の
回路構成図、
回路構成図、
【図８】本発明の実施例３，７による固体撮像装置の模
式的断面図、
式的断面図、
【図９】本発明の実施例４，８による固体撮像装置の模
式的断面図、
式的断面図、
【図１０】本発明の実施例５による固体撮像装置の模式
的断面図、
的断面図、
【図１１】本発明の実施例６による固体撮像装置の模式
的断面図、
的断面図、
【図１２】本発明の実施例７，８に共通の固体撮像装置
の製造工程を説明する為の模式的断面図、
の製造工程を説明する為の模式的断面図、
【図１３】本発明の実施例９による固体撮像装置の模式
的断面図、
的断面図、
【図１４】本発明の実施例９，１０に共通の固体撮像装
置の製造工程を説明する為の模式的断面図である。
置の製造工程を説明する為の模式的断面図である。
【図１５】本発明による情報処理装置のブロック図であ
る。
る。
【図１６】従来の固体撮像装置の一例を示す模式的断面
図、
図、
【図１７】従来の固体撮像装置の他の例を示す模式的断
面図、
面図、
【図１８】図１７に示す装置の製造工程を説明する為の
模式的断面図、
模式的断面図、
【図１９】図１７に示す装置の製造工程を説明する為の
模式的断面図、
模式的断面図、
【図２０】図１７に示す装置の製造工程を説明する為の
模式的断面図、
模式的断面図、
【図２１】図１７に示す装置の製造工程を説明する為の
模式的断面図、
模式的断面図、
【図２２】図１７に示す装置の製造工程を説明する為の
模式的断面図、
模式的断面図、
【図２３】図１７に示す装置の製造工程を説明する為の
模式的断面図、
模式的断面図、
【図２４】図１７に示す装置の製造工程を説明する為の
模式的断面図、
模式的断面図、
１０１ ｐ型シリコン基板 １０２ ｐ+ 領域 １０３ ｐ- 領域 １０４ ｎ+ 型ソース領域 １０５ ｎ型ドレイン領域 １０６ ゲート酸化膜 １０７ ゲート電極用ポリシリコン １０８ 第１シリコン酸化膜 １０９ 電極 １１６ パシベーション膜 １１０ 第１画素電極 １１１ 第２シリコン酸化膜 １１２ 第３シリコン酸化膜 １１３ 第２画素電極 １１４ 光導電膜 １１５ 透明電極 ３０１ シリコン基板 ３０２ 信号電荷蓄積部 ３０３ 回路形成領域 ３０４ 絶縁膜 ３０５ 埋め込み層 ３０６ 光導電膜 ４０１ ｎ型微結晶シリコン ４０２ 非晶質シリコン ４０３ ｐ型非晶質シリコン ４０４ ＩＴＯ ５０１ ｎ型シリコン基板 ５０２ ｎ- 層 ５０３ ｐベース領域 ５０４ ｎ+ エミッタ領域 ５０５ 酸化膜 ５０６ ゲート電極 ５０７ 絶縁層 ５０８ エミッタ電極 ５０９ 絶縁層 ５１０ ｐ型多結晶シリコン ５１３ ｉ型非晶質シリコン ５１４ ｎ型非晶質シリコン ５１５ 透明電極 ５１６ コレクタ電極 ７３１ バイポーラトランジスタ ７３２ ＰチャンネルＭＯＳトランジスタ ７３３ キャパシタ ７３４ 光電変換装置 ７３５ 端子 ７３６ 端子 ７３７ センサ電極 ７３８ エミッタ電極 ７３９ コレクタ電極 ７４０ １画素セル ７４１ コレクタ電極 ７４２ センサ電極 ７４３，７４３’，７４３” 駆動配線 ７４４ 垂直シフトレジスタ（Ｖ．Ｓ．Ｒ） ７４６，７４６’，７４６” 垂直配線 ７４７，７４７’，７４７” リセットスイッチ ７５０，７５０’，７５０” 読み出しスイッチ ７４８ 端子 ７４９ 端子 ７５１，７５１’，７５１” 配線 ７５２ 水平シフトレジスタ（Ｈ．Ｓ．Ｒ） ７５３ 水平読み出し配線 ７５４ リセットスイッチ ７５５ 端子 ７５６ 端子 ７５７ アンプ ７５８ 端子
Claims (13)
- 【請求項１】 電荷を蓄積可能な電荷蓄積部と、前記蓄
積部に蓄積された電荷に基づいて信号を出力する為の出
力回路と、を備えた基体と、 前記基体の表面上に設けられ、前記電荷蓄積部上に開孔
を有する絶縁膜と、 前記絶縁膜上に設けられ、前記開孔を介して前記電荷蓄
積部に電気的に接続された感光層と、を具備する固体撮
像装置において、 前記開孔内には埋込領域が形成されており、前記絶縁膜
の表面と前記埋込領域の表面とは実質的に平坦化されて
いることを特徴とする固体撮像装置。 - 【請求項２】 前記埋込領域は金属又は半導体で形成さ
れていることを特徴とする請求項１に記載の固体撮像装
置。 - 【請求項３】 前記埋込領域はＰ型又はＮ型半導体であ
り、前記感光層は該埋込領域に接するノンドープの半導
体層を有することを特徴とする請求項１に記載の固体撮
像装置。 - 【請求項４】 前記感光層はアバランシュ現象を呈する
ホトダイオードを含むことを特徴とする請求項１に記載
の固体撮像装置。 - 【請求項５】 前記感光層は、前記埋込領域上に形成さ
れた増倍層と、該増倍層上に形成された光吸収層と、を
有することを特徴とする請求項１に記載の固体撮像装
置。 - 【請求項６】 前記増倍層は、バンドギャップが連続的
に変化する領域が複数積層され、該領域間にエネルギー
段差が形成されていることを特徴とする請求項５に記載
の固体撮像装置。 - 【請求項７】 前記出力回路は、単位セルに対応して設
けられたスイッチと該スイッチを駆動させる駆動回路と
を含むことを特徴とする請求項１に記載の固体撮像装
置。 - 【請求項８】 前記蓄積領域は、前記出力回路を構成す
るトランジスタの一部であることを特徴とする請求項１
に記載の固体撮像装置。 - 【請求項９】 前記出力回路は、該出力回路を駆動する
為の信号を発生する外部回路に接続されていることを特
徴とする請求項１に記載の固体撮像装置。 - 【請求項１０】 請求項１に記載の固体撮像装置と、該
装置で撮像した像を記録する記録手段と、を有する装
置。 - 【請求項１１】 電荷を蓄積可能な電荷蓄積部に蓄積さ
れた電荷に基づいて信号を出力する為の出力回路を備え
た基体と、 前記基体の表面上に設けられ前記電荷蓄積部上に開孔を
有する絶縁膜と、 前記絶縁膜上に設けられ、前記開孔を介して前記電荷蓄
積部に電気的に接続された感光層と、を有する固体撮像
装置の製造方法において、 前記基体上に前記絶縁膜を形成し、 前記開孔内に埋込領域を形成して、該埋込領域の表面と
前記絶縁膜の表面とを平坦化し、 前記埋込領域と前記絶縁膜との上に前記感光層を形成す
ることを特徴とする固体撮像装置の製造方法。 - 【請求項１２】 前記平坦化工程は、前記絶縁層上に非
晶質半導体を前記開孔内には結晶性半導体を同時に形成
した後、全面エッチングすることにより前記非晶質半導
体を除去することを特徴とする請求項１１に記載の固体
撮像装置の製造方法。 - 【請求項１３】 前記平坦化工程は、前記絶縁層をエッ
チングにより平坦化した後に選択堆積法により前記開孔
内に前記埋込領域を構成する材料を堆積させることを特
徴とする請求項１１に記載の固体撮像装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE69229590T DE69229590T2 (de) | 1991-11-08 | 1992-11-06 | Schichtförmiger Festkörperbildsensor und Verfahren zu seiner Herstellung |
| EP92119053A EP0542152B1 (en) | 1991-11-08 | 1992-11-06 | Laminated solid-state image sensing apparatus and method of manufacturing the same |
| JP4321410A JPH05198787A (ja) | 1991-11-08 | 1992-11-06 | 固体撮像装置及びその製造方法 |
| US08/388,894 US5557121A (en) | 1991-11-08 | 1995-02-14 | Laminated solid-state image sensing apparatus and method of manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-319697 | 1991-11-08 | ||
| JP31969791 | 1991-11-08 | ||
| JP4321410A JPH05198787A (ja) | 1991-11-08 | 1992-11-06 | 固体撮像装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198787A true JPH05198787A (ja) | 1993-08-06 |
Family
ID=26569804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4321410A Pending JPH05198787A (ja) | 1991-11-08 | 1992-11-06 | 固体撮像装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5557121A (ja) |
| EP (1) | EP0542152B1 (ja) |
| JP (1) | JPH05198787A (ja) |
| DE (1) | DE69229590T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186587A (ja) * | 1997-12-18 | 1999-07-09 | Sanyo Electric Co Ltd | 光検出素子 |
| JP2001313415A (ja) * | 2000-04-28 | 2001-11-09 | Fujitsu Ltd | 受光装置 |
| JP2011019102A (ja) * | 2009-07-09 | 2011-01-27 | Hitachi Displays Ltd | 光センサ回路、および光センサアレイ |
| KR20200098843A (ko) * | 2019-02-13 | 2020-08-21 | 에스케이하이닉스 주식회사 | 이미지 센싱 장치 및 그 제조 방법 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07115184A (ja) * | 1993-08-24 | 1995-05-02 | Canon Inc | 積層型固体撮像装置及びその製造方法 |
| US5838176A (en) * | 1996-07-11 | 1998-11-17 | Foveonics, Inc. | Correlated double sampling circuit |
| US5844265A (en) * | 1996-07-11 | 1998-12-01 | Synaptics, Incorporated | Sense amplifier for high-density imaging array |
| JPH10321818A (ja) * | 1997-05-21 | 1998-12-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH11312822A (ja) * | 1998-04-28 | 1999-11-09 | Seiko Instruments Inc | イメージセンサー |
| US6559036B1 (en) * | 1998-08-07 | 2003-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6514785B1 (en) * | 2000-06-09 | 2003-02-04 | Taiwan Semiconductor Manufacturing Company | CMOS image sensor n-type pin-diode structure |
| JP2002043566A (ja) * | 2000-07-27 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7265006B2 (en) * | 2000-10-19 | 2007-09-04 | Quantum Semiconductor Llc | Method of fabricating heterojunction devices integrated with CMOS |
| US6943051B2 (en) * | 2000-10-19 | 2005-09-13 | Quantum Semiconductor Llc | Method of fabricating heterojunction photodiodes integrated with CMOS |
| US6426265B1 (en) * | 2001-01-30 | 2002-07-30 | International Business Machines Corporation | Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology |
| JP2002296609A (ja) | 2001-03-29 | 2002-10-09 | Nec Corp | 液晶表示装置及びその製造方法 |
| US20060014334A1 (en) * | 2001-10-12 | 2006-01-19 | J R P Augusto Carlos | Method of fabricating heterojunction devices integrated with CMOS |
| US8816443B2 (en) * | 2001-10-12 | 2014-08-26 | Quantum Semiconductor Llc | Method of fabricating heterojunction photodiodes with CMOS |
| US6821808B2 (en) * | 2002-08-23 | 2004-11-23 | Micron Technology, Inc. | CMOS APS with stacked avalanche multiplication layer which provides linear and logarithmic photo-conversion characteristics |
| US7279729B2 (en) * | 2003-05-26 | 2007-10-09 | Stmicroelectronics S.A. | Photodetector array |
| US8039882B2 (en) * | 2003-08-22 | 2011-10-18 | Micron Technology, Inc. | High gain, low noise photodiode for image sensors and method of formation |
| KR100868832B1 (ko) * | 2004-10-07 | 2008-11-14 | 가부시키가이샤 시마즈세이사쿠쇼 | 촬상소자 및 그것을 이용한 촬상장치, 및 촬상소자를제조하는 제조방법 |
| KR101097920B1 (ko) * | 2004-12-10 | 2011-12-23 | 삼성전자주식회사 | 광 센서와, 이를 구비한 표시 패널 및 표시 장치 |
| KR100634444B1 (ko) * | 2004-12-20 | 2006-10-16 | 삼성전자주식회사 | 수광 소자 및 그 형성 방법 |
| KR100672701B1 (ko) * | 2004-12-29 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 씨모스(ｃｍｏｓ) 이미지 센서 및 그의 제조 방법 |
| KR100670538B1 (ko) * | 2004-12-30 | 2007-01-16 | 매그나칩 반도체 유한회사 | 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법 |
| US7497973B2 (en) * | 2005-02-02 | 2009-03-03 | Lumination Llc | Red line emitting phosphor materials for use in LED applications |
| JP4921730B2 (ja) * | 2005-06-20 | 2012-04-25 | 株式会社東芝 | 半導体装置 |
| KR100625944B1 (ko) * | 2005-06-30 | 2006-09-18 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서의 포토다이오드 및 그의 제조 방법 |
| KR100769833B1 (ko) * | 2006-08-14 | 2007-10-23 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
| JP5142831B2 (ja) * | 2007-06-14 | 2013-02-13 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| JP2009065161A (ja) * | 2007-09-07 | 2009-03-26 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
| US20100026824A1 (en) * | 2008-07-29 | 2010-02-04 | Shenlin Chen | Image sensor with reduced red light crosstalk |
| US8345134B2 (en) | 2010-04-13 | 2013-01-01 | Northrop Grumman Systems Corporation | Indium tin oxide gate charge coupled device |
| JP2012084609A (ja) * | 2010-10-07 | 2012-04-26 | Sony Corp | 固体撮像装置とその製造方法、及び電子機器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2433871A1 (fr) * | 1978-08-18 | 1980-03-14 | Hitachi Ltd | Dispositif de formation d'image a semi-conducteur |
| US4633287A (en) * | 1982-08-09 | 1986-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor photoelectric conversion device |
| JPS59119980A (ja) * | 1982-12-25 | 1984-07-11 | Toshiba Corp | 固体撮像装置の製造方法 |
| JPS59202777A (ja) * | 1983-04-30 | 1984-11-16 | Matsushita Electric Ind Co Ltd | 固体撮像装置とその製造方法 |
| US4583002A (en) * | 1983-06-06 | 1986-04-15 | Fuji Photo Film Co., Ltd. | Imaging sensor with automatic sensitivity control comprising voltage multiplying means |
| US4686554A (en) * | 1983-07-02 | 1987-08-11 | Canon Kabushiki Kaisha | Photoelectric converter |
| JPS6292364A (ja) * | 1985-10-18 | 1987-04-27 | Fuji Photo Film Co Ltd | 半導体デバイスおよびその製造方法 |
| JPS62287071A (ja) * | 1986-06-06 | 1987-12-12 | Tadahiro Omi | 薄膜の形成装置および形成方法 |
| JPH0715979B2 (ja) * | 1987-08-27 | 1995-02-22 | 三菱電機株式会社 | 超格子撮像素子 |
| US5179430A (en) * | 1988-05-24 | 1993-01-12 | Nec Corporation | Planar type heterojunction avalanche photodiode |
-
1992
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1995
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186587A (ja) * | 1997-12-18 | 1999-07-09 | Sanyo Electric Co Ltd | 光検出素子 |
| JP2001313415A (ja) * | 2000-04-28 | 2001-11-09 | Fujitsu Ltd | 受光装置 |
| JP4702977B2 (ja) * | 2000-04-28 | 2011-06-15 | 富士通株式会社 | 受光装置 |
| JP2011019102A (ja) * | 2009-07-09 | 2011-01-27 | Hitachi Displays Ltd | 光センサ回路、および光センサアレイ |
| KR20200098843A (ko) * | 2019-02-13 | 2020-08-21 | 에스케이하이닉스 주식회사 | 이미지 센싱 장치 및 그 제조 방법 |
| US11742368B2 (en) | 2019-02-13 | 2023-08-29 | SK Hynix Inc. | Image sensing device and method for forming the same |
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