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JP5142831B2 - 半導体装置及びその作製方法 - Google Patents

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Description

結晶性半導体基板から半導体層を薄片化して異種基板に接合するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（シリコン・オン・インシュレータ））構造を有する基板に関する。特に貼り合わせＳＯＩ技術に関するものであって、ガラス等の絶縁表面を有する基板に単結晶もしくは多結晶の半導体層を接合させたＳＯＩ基板の製造方法に関する。また、このようなＳＯＩ構造を有する基板を用いる表示装置もしくは半導体装置に関する。
単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハに代わり、絶縁層の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）と呼ばれる半導体基板（ＳＯＩ基板）が開発されており、マイクロプロセッサなどを製造する際の基板として普及しつつある。これは、ＳＯＩ基板を使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである。
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウエハに薄いシリコン層（ＳＯＩ層）を接合する。さらにＳＯＩ層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し、次に１０００乃至１３００℃の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
一方、ガラスなどの絶縁基板にＳＯＩ層を形成しようとする試みもなされている。ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られている（特許文献１参照）。この場合にも、単結晶シリコン片に水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を張り合わせ後に、微小気泡層を劈開面としてシリコン片を剥離することで、ガラス基板上に薄いシリコン層（ＳＯＩ層）を形成している。
また、アクティブマトリクス型の電気光学装置、例えばアクティブマトリクス型ＥＬ表示装置（ＥＬ：Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）において、スイッチング素子や駆動回路を、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を用いて作製する技術が開発されている。
特開平１１−１６３３６３号公報
ＥＬ表示装置として、ＴＦＴ上に第１の画素電極を形成し、第１の画素電極上に発光層を含むＥＬ層、さらにＥＬ層上に第２の画素電極を作製する構成が挙げられる。
ＥＬ層は１〜１００ｎｍの厚さで形成されることが多いので、ＥＬ層の下に形成される第１の画素電極に凹凸があると、ＥＬ層にも凹凸が生じてしまう。ＥＬ層にも凹凸が生じてしまうと、表示装置に輝度ムラが起こってしまったり、表示装置の信頼性が損なわれたりする。そのため、第１の画素電極は平坦性を有することが求められる。
本発明では、ＳＯＩ基板を用いてＥＬ表示装置を作製するが、第１の画素電極の材料である導電膜を、単結晶半導体層を貼り合わせる前の単結晶半導体基板上に形成し、次いで単結晶半導体基板と支持基板を貼り合わせた後に、導電膜上の単結晶半導体層を除去することにより形成する。これにより導電膜の表面を平滑にすることができる。
第１の画素電極または第２の画素電極、あるいはその両方として透光性導電膜が用いられる。このような透光性導電膜として、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）が用いられることが多い。
また、画素電極の材料である導電膜は、ＩＴＯのような透光性導電膜が多いが、反射性を有する導電膜を用いてもよい。
単結晶半導体基板はきわめて平坦な表面を有しているので、単結晶半導体基板上に形成された導電膜の表面も平坦になる。このような平坦化された導電膜を用いて第１の画素電極を形成すると、その上に形成されるＥＬ層も平坦化され、点欠陥を防ぐことが可能となる。
基板上に、接合層と、前記接合層上に、絶縁膜と、前記絶縁膜に埋め込まれた第１の画素電極と、前記絶縁膜上に、島状単結晶半導体層と、前記島状単結晶半導体層中に、チャネル形成領域と、高濃度不純物領域と、前記島状単結晶半導体層上に、ゲート絶縁膜と、ゲート電極と、前記島状単結晶半導体層、前記ゲート絶縁膜、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜上に、前記高濃度不純物領域と前記第１の画素電極を電気的に接続する配線と、前記層間絶縁膜、前記島状単結晶半導体層、前記ゲート絶縁膜、前記ゲート電極を覆い、前記第１の画素電極上の領域が開口された隔壁と、前記第１の画素電極上の、前記隔壁に囲まれた領域に形成された発光層と、前記発光層及び前記隔壁上に、前記発光層に電気的に接続された第２の画素電極とを有し、前記第１の画素電極の、前記発光層と接する面は平坦であり、前記絶縁膜と前記島状単結晶半導体層が接する面と、前記第１の画素電極と前記発光層が接する面は、略一致することを特徴とする半導体装置に関するものである。
本発明において、前記島状単結晶半導体層は、島状単結晶シリコン層である。
半導体基板上に、第１の画素電極を形成し、前記第１の画素電極及び前記半導体基板上に、絶縁膜を形成し、水素を含むイオンを前記絶縁膜に注入して、前記半導体基板中に多孔質構造を有する分離層を形成し、前記絶縁膜上に、接合層を形成し、前記半導体基板と、絶縁表面を有する基板とを、前記接合層を挟んで重ね合わせた状態で、前記分離層に亀裂を生じさせ、前記絶縁表面を有する基板上に、単結晶半導体層を残存させつつ、前記半導体基板を前記分離層で分離する熱処理を行い、前記単結晶半導体層をエッチングして、前記単結晶半導体層を島状単結晶半導体層に形成し、かつ、前記第１の画素電極の保護層を形成し、前記島状単結晶半導体層上に、ゲート絶縁膜及びゲート電極を形成し、前記ゲート電極をマスクとして、前記島状単結晶半導体層中に一導電型を付与する不純物元素を添加して、前記ゲート電極の下の領域にチャネル形成領域、前記ゲート電極が形成されていない領域に、ソース領域及びドレイン領域である高濃度不純物領域を形成し、前記保護層をエッチングして、前記第１の画素電極を露出させ、前記島状単結晶半導体層、前記ゲート絶縁膜、前記ゲート電極を覆って、層間絶縁膜を形成し、前記層間絶縁膜上に、前記高濃度不純物領域と前記第１の画素電極を電気的に接続する配線を形成し、前記層間絶縁膜、前記島状単結晶半導体層、前記ゲート絶縁膜、前記ゲート電極を覆い、前記第１の画素電極上の領域が開口された隔壁を形成し、前記画素電極上の、前記隔壁に囲まれた領域に形成された発光層を形成し、前記発光層及び前記隔壁上に、前記発光層に電気的に接続された第２の画素電極を形成し、前記第１の画素電極の、前記発光層と接する面は平坦であり、前記島状単結晶半導体層と前記絶縁膜の接する面と、前記第１の画素電極と前記発光層の接する面は、略一致することを特徴とする半導体装置の作製方法に関するものである。なお、分離層は脆化層とも呼ばれる。
本発明において、前記単結晶半導体層は、単結晶シリコン層である。
本発明において、前記接合層は、酸化シリコンにより形成される。
本発明において、前記第１の画素電極は、透光性導電膜を用いて形成されている。
本発明において、前記第１の画素電極は、反射性導電膜を用いて形成されている。
本発明により、平坦化された画素電極を得ることができるので、点欠陥を抑制することができ、ＥＬ表示装置の信頼性が向上する。
また単結晶半導体層を活性層とするＴＦＴを形成するので、移動度の高いＴＦＴを形成することができ、ＥＬ表示装置の駆動速度を高めることが可能となる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。
［実施の形態１］
本実施の形態に係るＳＯＩ構造を有する基板、及びＳＯＩ基板を用いて作製される半導体装置、並びにそれぞれの作製方法を、図１（Ａ）〜図１（Ｂ）、図２（Ａ）〜図２（Ｃ）、図３（Ａ）〜図３（Ｃ）、図４（Ａ）〜図４（Ｂ）、図５（Ａ）〜図５（Ｃ）、図６（Ａ）〜図６（Ｃ）、図７（Ａ）〜図７（Ｂ）、図８（Ａ）〜図８（Ｃ）、図９（Ａ）〜図９（Ｆ）、図１０（Ａ）〜図１０（Ｆ）、図１１（Ａ）〜図１１（Ｅ）、図１２（Ａ）〜図１２（Ｅ）を用いて説明する。
まずＳＯＩ構造を有する基板の構造について、図１（Ａ）〜図１（Ｂ）、図２（Ａ）〜図２（Ｃ）を用いて説明する。
図１（Ａ）において支持基板１００は絶縁性を有するものまたは絶縁表面を有するものであり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）が適用される。
すなわち、支持基板１００として、熱膨張係数が２５×１０−７／℃から５０×１０−７／℃（好ましくは、３０×１０−７／℃から４０×１０−７／℃）であって歪み点が５８０℃から６８０℃（好ましくは、６００℃から６８０℃）のガラス基板を適用することができる。その他に石英基板、セラミック基板、表面が絶縁膜で被覆された金属基板などのも適用可能である。
本明細書で、単結晶半導体層はＬＴＳＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｉｎｇｌｅ ｃｒｙｓｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ばれ、代表的には単結晶シリコン（単結晶珪素）が適用される。図１（Ａ）に示すＬＴＳＳ層１０１は、単結晶シリコン層である。
その他に、ＬＴＳＳ層１０１として、単結晶半導体基板もしくは多結晶半導体基板から、水素イオン注入剥離法等を用いて剥離可能なシリコン、ゲルマニウム、その他、ガリウムヒ素、インジウムリンなどの化合物半導体による結晶性半導体層を適用することもできる。
支持基板１００とＬＴＳＳ層１０１の間には、平滑面を有し親水性表面を形成する接合層１０２を設ける。この接合層１０２は平滑面を有し親水性表面を有する層とする。このような表面を形成可能なものとして、化学的な反応により形成される絶縁層が好ましい。例えば、熱的または化学的な反応により形成される酸化半導体膜が適している。主として化学的な反応により形成される膜であれば表面の平滑性を確保できるからである。
また、平滑面を有し親水性表面を形成する接合層１０２は０．２ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。
ＬＴＳＳ層１０１がシリコンによるものであれば、酸化性雰囲気下において熱処理により形成される酸化シリコン、酸素ラジカルの反応により成長する酸化シリコン、酸化性の薬液により形成されるケミカルオキサイドなどを接合層１０２とすることができる。
接合層１０２としてケミカルオキサイドを用いる場合には０．１ｎｍから１ｎｍの厚さであれば良い。また、好適には化学気相成長法により堆積される酸化シリコンを接合層１０２とすることができる。この場合、有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。
有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
接合層１０２はＬＴＳＳ層１０１側に設けられ、支持基板１００の表面と密接することで、室温であっても接合をすることが可能である。より強固に接合を形成するには、支持基板１００とＬＴＳＳ層１０１を押せば良い。異種材料である支持基板１００と接合層１０２を接合するには表面を清浄化する。支持基板１００と接合層１０２の互いに清浄化された表面を密接させると表面間引力により接合が形成される。
さらに、支持基板１００の表面に複数の親水基を付着させる処理を加えると、接合を形成するのにより好ましい態様となる。例えば、支持基板１００の表面を酸素プラズマ処理もしくはオゾン処理して親水性にすることが好ましい。
このように支持基板１００の表面を親水性にする処理を加えた場合には、表面の水酸基が作用して水素結合により接合が形成される。さらに清浄化された表面同士を密接させて接合を形成したものに対して、室温以上の温度で加熱すると接合強度高めることができる。
異種材料である支持基板１００と接合層１０２を接合するための処理として、接合を形成する表面にアルゴンなどの不活性ガスによるイオンビームを照射して清浄化しても良い。イオンビームの照射により、支持基板１００もしくは接合層１０２の表面に未結合種が露呈して非常に活性な表面が形成される。
このように活性化された表面同士を密接させると、支持基板１００と接合層１０２の接合を低温でも形成することが可能である。表面を活性化して接合を形成する方法は、当該表面を高度に清浄化しておくことが要求されるので、真空中で行うことが好ましい。
ＬＴＳＳ層１０１は結晶半導体基板を薄片化して形成されるものである。例えば、単結晶半導体基板として単結晶シリコン基板を用いて場合、単結晶シリコン基板の所定の深さに水素またはフッ素をイオン注入し、その後熱処理を行って表層の単結晶シリコン層を剥離するイオン注入剥離法で形成することができる。また、ポーラスシリコン（多孔性シリコン）上に単結晶シリコンをエピタキシャル成長させた後、ポーラスシリコン層をウォータージェットで劈開して剥離する方法を適用しても良い。ＬＴＳＳ層１０１の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さである。
図１（Ｂ）は支持基板１００にバリア層１０３と接合層１０２を設けた構成を示す。バリア層１０３を設けることで、支持基板１００として用いられるガラス基板からアルカリ金属もしくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１０１が汚染されることを防ぐことができる。バリア層１０３上には接合層１０２を設けることが好ましい。
支持基板１００において、不純物の拡散を防止するバリア層１０３と接合強度を確保する接合層１０２とによる機能が異なる複数の層を設けることにより、支持基板の選択範囲を広げることができる。ＬＴＳＳ層１０１側にも接合層１０２を設けておくことが好ましい。すなわち、支持基板１００にＬＴＳＳ層１０１を接合するに際し、接合を形成する面の一方もしくは双方に接合層１０２を設けることが好ましく、それにより接合強度を高めることができる。
図２（Ａ）はＬＴＳＳ層１０１と接合層１０２の間に絶縁層１０４を設けた構成を示す。絶縁層１０４は窒素を含有する絶縁層であることが好ましい。例えば、窒化シリコン膜、酸素を含む窒化シリコン膜もしくは窒素を含む酸化シリコン膜から選ばれた１つまたは複数の膜を積層して形成することができる。
例えば、絶縁層１０４として、ＬＴＳＳ層１０１側から窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜を積層した積層膜を用いることができる。接合層１０２が支持基板１００と接合を形成する機能を有するのに対し、絶縁層１０４は不純物によりＬＴＳＳ層１０１が汚染されることを防止する。
なお、ここで窒素を含む酸化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、酸素を含む窒化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
あるいは、窒素を含む酸化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、酸素を含む窒化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜５５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
図２（Ｂ）は、支持基板１００に接合層１０２を設けた構成である。支持基板１００と接合層１０２との間にはバリア層１０３が設けられていることが好ましい。支持基板１００として用いられるガラス基板からアルカリ金属もしくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１０１が汚染されることを防ぐためである。ＬＴＳＳ層１０１には直接酸化で形成された酸化シリコン層１０５が形成されている。この酸化シリコン層１０５が接合層１０２と接合を形成し、支持基板１００上にＬＴＳＳ層を固定する。酸化シリコン層１０５は熱酸化により形成されたものが好ましい。
図２（Ｃ）は、支持基板１００に接合層１０２を設けた別の構成である。支持基板１００と接合層１０２との間にはバリア層１０３が設けられている。
図２（Ｃ）では、バリア層１０３は一層または複数の層をもって構成する。例えば、ナトリウムなどのイオンをブロッキングする効果の高い窒化シリコン膜または酸素を含む窒化シリコン膜を第１層目として用い、その上層に第２層目として酸化シリコン膜または窒素を含む酸化シリコン膜を設ける。
バリア層１０３の第１層目は不純部の拡散を防止する目的を持った絶縁膜であり緻密な膜であるのに対し、第２層目は第１層目の膜の内部応力が上層に作用しないように、応力を緩和することを一つの目的としている。このように支持基板１００にバリア層１０３を設けることで、ＬＴＳＳ層を接合する際の基板の選択範囲を広げることができる。
バリア層１０３には接合層１０２が形成されており、支持基板１００とＬＴＳＳ層１０１を固定する。
図１（Ａ）〜図１（Ｂ）、図２（Ａ）〜図２（Ｃ）に示すＳＯＩ構造を有する基板の作製方法について、図３（Ａ）〜図３（Ｃ）、図４（Ａ）〜図４（Ｂ）、図５（Ａ）〜図５（Ｃ）、図６（Ａ）〜図６（Ｃ）、図７（Ａ）〜図７（Ｂ）、図８（Ａ）〜図８（Ｃ）を用いて説明する。
清浄化された半導体基板１０６の表面から電界で加速されたイオンを所定の深さに注入して分離層１０７を形成する（図３（Ａ）参照）。半導体基板１０６に形成される分離層１０７の深さは、イオンの加速エネルギーとイオンの入射角によって制御する。半導体基板１０６の表面からイオンの平均進入深さに近い深さ領域に分離層１０７が形成される。例えば、ＬＴＳＳ層の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さであり、イオンを注入する際の加速電圧はこのような厚さを考慮して行われる。イオンの注入はイオンドーピング装置を用いて行うことが好ましい。すなわち、ソースガスをプラズマ化して生成された複数のイオン種を質量分離しないで注入するドーピング方式を用いる。
本実施の形態の場合、一または複数の同一の原子から成る質量数の異なるイオンを注入することが好ましい。イオンドーピングは、加速電圧１０ｋＶから１００ｋＶ、好ましくは３０ｋＶから８０ｋＶ、ドーズ量は１×１０１６／ｃｍ２から４×１０１６／ｃｍ２、ビーム電流密度が２μＡ／ｃｍ２以上、好ましくは５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上とすれば良い。
水素イオンを注入する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくことが好ましい。水素イオンを注入する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくと注入効率を高めることができ、注入時間を短縮することができる。それにより、半導体基板１０６に形成される分離層１０７の領域には１×１０２０／ｃｍ３（好ましくは５×１０２０／ｃｍ３）以上の水素を含ませることが可能である。
半導体基板１０６中において、局所的に高濃度の水素注入領域を形成すると、結晶構造が乱されて微小な空孔が形成され、分離層１０７を多孔質構造とすることができる。この場合、比較的低温の熱処理によって分離層１０７に形成された微小な空洞の体積変化が起こり、分離層１０７に沿って劈開することにより薄いＬＴＳＳ層を形成することができる。
イオンを質量分離して半導体基板１０６に注入しても、上記と同様に分離層１０７を形成することができる。この場合にも、質量数の大きいイオン（例えばＨ３ ＋イオン）を選択的に注入することは上記と同様な効果を奏することとなり好ましい。
イオンを生成するイオン種を生成するガスとしては水素の他に重水素、ヘリウムのような不活性ガスを選択することも可能である。原料ガスにヘリウムを用い、質量分離機能を有さないイオンドーピング装置を用いることにより、Ｈｅ＋イオンの割合が高いイオンビームが得ることができる。このようなイオンを半導体基板１０６に注入することで、微小な空孔を形成することができ上記と同様な分離層１０７を半導体基板１０６中に設けることができる。
分離層１０７の形成に当たってはイオンを高ドーズ条件で注入する必要があり、半導体基板１０６の表面が粗くなってしまう場合がある。そのためイオンが注入される表面に緻密な膜を設けておいても良い。例えば、窒化シリコン膜もしく酸素を含む窒化シリコン膜などによりイオン注入に対する保護膜を５０ｎｍ乃至２００ｎｍの厚さで設けておいても良い。
次に、支持基板１００と接合を形成する面に接合層１０２として酸化シリコン膜を形成する（図３（Ｂ）参照）。酸化シリコン膜の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至１００ｎｍ、より好ましくは２０ｎｍ乃至５０ｎｍとすれば良い。
酸化シリコン膜としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、単結晶半導体基板に形成した分離層１０７から脱ガスが起こらない温度として、例えば３５０℃以下の成膜温度が適用される。また、単結晶もしくは多結晶半導体基板からＬＴＳＳ層を剥離する熱処理は、成膜温度よりも高い熱処理温度が適用される。
支持基板１００と、半導体基板１０６の接合層１０２が形成された面を対向させ、密接させることで接合を形成する（図３（Ｃ）参照）。接合を形成する面は十分に清浄化しておく。そして、支持基板１００と接合層１０２を密接させることにより接合が形成される。接合は初期の段階においてファンデルワールス力が作用するものと考えられ、支持基板１００と半導体基板１０６とを圧接することで水素結合により強固な接合を形成することが可能である。
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビームもしくはイオンビームを照射する。原子ビームもしくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビームもしくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射もしくはラジカル処理を行う。このような表面処理により２００℃乃至４００℃の温度であっても異種材料間の接合強度を高めることが可能となる。
半導体基板１０６と支持基板１００を重ね合わせた状態で第１の熱処理を行う。第１の熱処理により支持基板１００上に薄い半導体層（ＬＴＳＳ層）を残して半導体基板１０６の分離を行う（図４（Ａ）参照）。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。この温度範囲で熱処理を行うことで分離層１０７に形成された微小な空孔に体積変化が起こり、分離層１０７に沿って半導体層を劈開することができる。接合層１０２は支持基板１００と接合しているので、支持基板１００上には半導体基板１０６と同じ結晶性のＬＴＳＳ層１０１が固定された形態となる。
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う（図４（Ｂ）参照）。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。熱処理装置としては電熱炉、ランプアニール炉などを適用することができる。第２の熱処理は多段階に温度を変化させて行っても良い。また瞬間熱アニール（ＲＴＡ）装置を用いても良い。ＲＴＡ装置によって熱処理を行う場合には、基板の歪み点近傍またはそれよりも若干高い温度に加熱することもできる。
第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができる。すなわち、第２の熱処理は、支持基板１００とＬＴＳＳ層１０１の膨張係数の違いにより生じる熱歪みを緩和する。また、第２の熱処理は、イオンを注入することによって結晶性が損なわれたＬＴＳＳ層１０１の結晶性を回復させるためにも有効である。さらに、第２の熱処理は、半導体基板１０６を支持基板１００と接合させ他後、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。また、第１の熱処理と第２の熱処理を行うことで水素結合を、より強固な共有結合に変化させることができる。
ＬＴＳＳ層１０１の表面をより平坦化する目的で化学的機械研磨（ＣＭＰ）処理を行っても良い。ＣＭＰ処理は第１の熱処理後もしくは第２の熱処理後に行うことができる。尤も、第２の熱処理前に行えば、ＬＴＳＳ層１０１の表面を平坦化すると共にＣＭＰ処理によって生じる表面の損傷層を第２の熱処理で修復することができる。
いずれにしても、第１の熱処理と第２の熱処理を本形態のように組み合わせて行うことで、ガラス基板のような熱的に脆弱な支持基板の上に、結晶性に優れた結晶半導体層を設けることが可能となる。
図３（Ａ）〜図３（Ｃ）及び図４（Ａ）〜図４（Ｂ）の工程を経て、図１（Ａ）に示すＳＯＩ基板が形成される。
図１（Ｂ）に示すＳＯＩ構造の基板を作成する方法について、図７（Ａ）〜図７（Ｂ）を用いて説明する。
図３（Ａ）〜図３（Ｂ）に示す作製工程に基づいて、半導体基板１０６中に分離層１０７を形成し、さらに、半導体基板１０６の、支持基板１００と接合を形成する面に、接合層１０２を形成する。
次いで、バリア層１０３及び接合層１０２が形成された支持基板１００と、半導体基板１０６の接合層１０２を密着させて接合を形成する（図７（Ａ）参照）。
この状態で第１の熱処理を行う。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。それにより分離層１０７に形成された微小な空孔に体積変化が起こり、半導体基板１０６を劈開することができる。支持基板１００上には半導体基板１０６と同じ結晶性を有するＬＴＳＳ層１０１が形成される（図７（Ｂ）参照）。
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができ、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。
以上のようにして、図１（Ｂ）に示すＳＯＩ基板が形成される。
次いで図２（Ａ）に示すＳＯＩ構造の基板の作製方法について、図８（Ａ）〜図８（Ｃ）を用いて説明する。
まず図３（Ａ）に示す作製工程に基づいて、半導体基板１０６中に分離層１０７を形成する。
次に、半導体基板１０６の表面に絶縁層１０４を形成する。絶縁層１０４は窒素を含有する絶縁層であることが好ましい。例えば、窒化シリコン膜、酸素を含む窒化シリコン膜もしくは窒素を含む酸化シリコン膜から選ばれた１つまたは複数の膜を積層して形成することができる。
さらに、絶縁層１０４上に接合層１０２として酸化シリコン膜を形成する（図８（Ａ）参照）。
支持基板１００と、半導体基板１０６の接合層１０２が形成された面を対向させ、密接させることで接合を形成する（図８（Ｂ）参照）。
この状態で第１の熱処理を行う。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。それにより分離層１０７に形成された微小な空孔に体積変化が起こり、半導体基板１０６を劈開することができる。支持基板１００上には半導体基板１０６と同じ結晶性を有するＬＴＳＳ層１０１が形成される（図８（Ｃ）参照）。
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができ、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。
図８（Ａ）〜図８（Ｃ）に示すように、絶縁層１０４を半導体基板１０６上に形成すると、絶縁層１０４によって不純物がＬＴＳＳ層１０１に混入するのを防ぐので、ＬＴＳＳ層１０１が汚染されるのを防止することが可能となる。
図５（Ａ）〜図５（Ｃ）は、支持基板側に接合層を設けてＬＴＳＳ層を有するＳＯＩ構造の基板を製造する工程を示す。
まず、酸化シリコン層１０５が形成された半導体基板１０６に電界で加速されたイオンを所定の深さに注入し、分離層１０７を形成する（図５（Ａ）参照）。酸化シリコン層１０５は、半導体基板１０６上に酸化シリコン層をスパッタ法やＣＶＤ法で成膜してもよいし、半導体基板１０６が単結晶シリコン基板の場合、半導体基板１０６を熱酸化して形成してもよい。本実施の形態では、半導体基板１０６が単結晶シリコン基板として、酸化シリコン層１０５は単結晶シリコン基板を熱酸化して形成する。
半導体基板１０６へのイオンの注入は図３（Ａ）の場合と同様である。半導体基板１０６の表面に酸化シリコン層１０５を形成しておくことでイオン注入によって表面がダメージを受け、平坦性が損なわれるのを防ぐことができる。
バリア層１０３及び接合層１０２が形成された支持基板１００と半導体基板１０６の酸化シリコン層１０５が形成された面を密着させて接合を形成する（図５（Ｂ）参照）。
この状態で第１の熱処理を行う。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。それにより分離層１０７に形成された微小な空孔に体積変化が起こり、半導体基板１０６を劈開することができる。支持基板１００上には半導体基板１０６と同じ結晶性を有するＬＴＳＳ層１０１が形成される（図５（Ｃ）参照）。
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができ、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。
以上のようにして、図２（Ｂ）に示すＳＯＩ基板が形成される。
図６（Ａ）〜図６（Ｃ）は支持基板側に接合層を設けてＬＴＳＳ層を接合する場合における他の例を示す。
最初に半導体基板１０６に分離層１０７を形成する（図６（Ａ）参照）。分離層１０７を形成するためのイオンの注入はイオンドーピング装置を用いて行う。この工程では電界で加速された質量数の異なるイオンが高電界で加速されて半導体基板１０６に照射される。
このとき、半導体基板１０６の表面はイオンの照射により平坦性が損なわれるおそれがあるので、保護膜として酸化シリコン層１０５を設けておくことが好ましい。酸化シリコン層１０５は熱酸化により形成しても良いし、ケミカルオキサイドを適用しても良い。ケミカルオキサイドは酸化性の薬液に半導体基板１０６を浸すことで形成可能である。例えば、オゾン含有水溶液で半導体基板１０６を処理すれば表面にケミカルオキサイドが形成される。
また保護膜として、プラズマＣＶＤ法で形成した窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜、またはＴＥＯＳを用いて成膜した酸化シリコン膜を用いてもよい。
支持基板１００にはバリア層１０３を設けることが好ましい。バリア層１０３を設けることで、支持基板１００として用いられるガラス基板からアルカリ金属もしくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１０１が汚染されることを防ぐことができる。
バリア層１０３は一層または複数の層をもって構成する。例えば、ナトリウムなどのイオンをブロッキングする効果の高い窒化シリコン膜または酸素を含む窒化シリコン膜を第１層目として用い、その上層に第２層目として酸化シリコン膜または窒素を含む酸化シリコン膜を設ける。
バリア層１０３の第１層目は不純部の拡散を防止する目的を持った絶縁膜であり緻密な膜であるのに対し、第２層目は第１層目の膜の内部応力が上層に作用しないように、応力を緩和することを一つの目的としている。このように支持基板１００にバリア層１０３を設けることで、ＬＴＳＳ層を接合する際の基板の選択範囲を広げることができる。
バリア層１０３の上層に接合層１０２を設けた支持基板１００と半導体基板１０６を接合させる（図６（Ｂ）参照）。半導体基板１０６の表面は保護膜として設けた酸化シリコン層１０５をフッ酸で除去しておき、半導体表面が露出する状態となっている。半導体基板１０６の最表面はフッ酸溶液の処理により水素で終端されている状態であれば良い。接合形成に際して表面終端水素により水素結合が形成され、良好な接合を形成することができる。
また、不活性ガスのイオンを照射して半導体基板１０６の最表面に未結合手が露出するようにして、真空中で接合を形成しても良い。
この状態で第１の熱処理を行う。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。それにより分離層１０７に形成された微小な空孔に体積変化が起こり、半導体基板１０６を劈開することができる。支持基板１００上には半導体基板１０６と同じ結晶性を有するＬＴＳＳ層１０１が形成される（図６（Ｃ）参照）。
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。
熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができ、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。
以上のようにして図２（Ｃ）に示すＳＯＩ基板を形成する。
本実施の形態によれば、ガラス基板等の耐熱温度が７００℃以下の支持基板１００でであっても接合部の接着力が強固なＬＴＳＳ層１０１を得ることができる。支持基板１００として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
次いで、上記のＳＯＩ構造を用いて形成する半導体装置及びその作製方法について、図９（Ａ）〜図９（Ｆ）、図１０（Ａ）〜図１０（Ｆ）、図１１（Ａ）〜図１１（Ｅ）、図１２（Ａ）〜図１２（Ｅ）を参照して説明する。
まず、半導体基板１０６の表面に、透光性導電膜１４１を成膜する。本実施の形態では、透光性導電膜１４１としてインジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ（ＩＴＯ））膜を用いて、スパッタ法にて、成膜ガスをアルゴン（Ａｒ）及び酸素（Ｏ２）、成膜圧力０．４Ｐａとして、５０〜１００ｎｍ、具体的には１１０ｎｍの膜厚で成膜する（図９（Ａ）参照）。
次いで透光性導電膜１４１を選択的に除去して、第１の画素電極１４２を形成する（図９（Ｂ）参照）。透光性導電膜１４１としてインジウム錫酸化物膜を用いた場合には、シュウ酸を主成分としたエッチャントによりウェットエッチングして、所望の形状に形成する。さらに２５０℃以上で加熱処理することにより、インジウム錫酸化物膜は結晶化し、耐酸性を有することになる。
なお本実施の形態では透光性導電膜１４１として、インジウム錫酸化物を用いたが、インジウム錫酸化物ではなく、その他の珪素と高いエッチング選択比がとれる材料を用いてもよい。
次いで半導体基板１０６及び第１の画素電極１４２上に絶縁膜１４３を形成する（図９（Ｃ）参照）。本実施の形態では、絶縁膜１４３として、窒素を含む酸化珪素膜を膜厚１００ｎｍで成膜し、さらに酸素を含む窒化珪素膜を膜厚３００ｎｍで成膜した積層膜を形成する。
さらに絶縁膜１４３を科学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を用いて研磨し、表面が平滑な絶縁膜１４５を得る。絶縁膜１４３は、その下に第１の画素電極１４２が形成されているので、段差が存在しているが、研磨によって段差を消失させる。
さらに絶縁膜１４５を形成後、水素イオン１４７を注入して（図９（Ｄ）参照）、分離層１０７を形成する（図９（Ｅ）参照）。本実施の形態では、水素イオンの注入条件は、印加電圧８０ｋＶ、ドーズ量は２．５×１０１６／ｃｍ２とする。これにより分離層１０７が半導体基板１０６の表面から１００ｎｍ〜３００ｎｍの深さに形成される。
次いで絶縁膜１４５上に、接合層１０２を形成する（図９（Ｅ）参照）。本実施の形態では、接合層１０２として酸化珪素層をＣＶＤ法にて成膜する。成膜ガスとして、テトラエチルオルソシリケート（ＴＥＯＳともいう）を用いると、表面平坦性がよく、後の貼り合わせ工程時の歩留まりがよくなる。
図９（Ｅ）に示す構造が得られたら、支持基板１００と、半導体基板１０６の接合層１０２が形成された面を対向させ、密接させることで接合を形成する（図１０（Ａ）参照）。
なお、図２（Ｂ）及び図２（Ｃ）に示すように、半導体基板１０６でなく支持基板１００に接合層１０２を形成してもよいし、図１（Ｂ）に示すように、半導体基板１０６及び支持基板１００の両方に接合層１０２を形成してもよい。
また図１（Ｂ）、図２（Ｂ）、図２（Ｃ）に示すように、支持基板１００にバリア層１０３を設けてもよい。例えば、バリア層１０３として窒化シリコン層と酸化シリコン層が積層形成してもよい。支持基板１００にバリア層を設けると、ＬＴＳＳ層１０１の汚染を防ぐことができる。なお、窒化シリコン層に換えて、酸素を含む窒化シリコン層、窒化アルミニウム層、酸素を含む窒化アルミニウム層を適用しても良い。
半導体基板１０６と支持基板１００を重ね合わせた状態で第１の熱処理を行う。第１の熱処理としては、例えば、半導体基板１０６と支持基板１００を４００〜６００℃に加熱すればよい。第１の熱処理により支持基板１００上に薄い半導体層であるところのＬＴＳＳ層１０１を残して半導体基板１０６の分離を行う（図１０（Ｂ）参照）。半導体基板１０６と支持基板１００をそれぞれ異なる方向に力を加えると、支持基板上にＬＴＳＳ層１０１が形成される。
図１０（Ｂ）に示す構造では、画素電極１４２は絶縁膜１４５に埋め込まれた状態であり、ＬＴＳＳ層１０１は画素電極１４２及び絶縁膜１４５上に形成されている。
次いでＬＴＳＳ層１０１を薄膜化して所望の膜厚とする。薄膜化の方法は、ＣＭＰ法、あるいはエッチング法等が挙げられる。本実施の形態では、ドライエッチングを用いて薄膜化する。
ＬＴＳＳ層１０１の膜厚は５ｎｍから５００ｎｍ、好ましくは１０ｎｍから２００ｎｍ、より好ましくは１０ｎｍから６０ｎｍの厚さとすることが好ましい。ＬＴＳＳ層１０１の厚さは、分離層１０７の深さを制御すること、及び薄膜化の条件により適宜設定できる。本実施の形態では、ドライエッチングにより、ＬＴＳＳ層を５０ｎｍの膜厚に形成する。
ＬＴＳＳ層１０１にはしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのｐ型不純物元素を添加する。例えば、ｐ型不純物元素としてホウ素を１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。
ＬＴＳＳ層１０１上にマスク１４８を形成し、マスク１４８を用いてＬＴＳＳ層１０１をエッチングする（図１０（Ｃ）参照）。活性層の配置に合わせて島状に分離した島状単結晶半導体層１２１及び画素電極１４２の保護層１４９を形成する（図１０（Ｄ）参照）。
上記の工程で形成された島状単結晶半導体層１２１と絶縁膜１４５が接する面と、画素電極１４２と保護層１４９が接する面がほぼ一致する。
そして、島状単結晶半導体層１２１上に、ゲート絶縁膜１１０、ゲート電極１１１を形成する（図１０（Ｅ）参照）。本実施の形態では、ゲート絶縁膜１１０とゲート電極１１１を同じ幅にしたが、低濃度不純物領域を形成するために、ゲート電極１１１の幅よりも大きくしてもよい。あるいはゲート絶縁膜１１０を、島状単結晶半導体層１２１、及び絶縁膜１４５を覆うように形成してもよい。
ゲート絶縁膜１１０は、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜のいずれかを用いて形成すればよく、本実施の形態では、酸化珪素膜を１０ｎｍ〜１００ｎｍの膜厚で成膜したものを用いて、ゲート絶縁膜１１０を形成する。
ゲート電極１１１は、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等を用いて形成すればよい。
次いで、ゲート電極１１１をマスクとして、島状単結晶半導体層１２１に一導電型を付与する不純物元素１５１を導入する（図１０（Ｆ）参照）。このとき保護層１４９にも不純物元素１５１が添加される。不純物元素１５１としてｎ型を付与する不純物元素を用いた場合は、ｎ型を付与する不純物元素として、リン（Ｐ）、ヒ素（Ａｓ）が挙げられる。また不純物元素１５１としてｐ型を付与する不純物元素を用いた場合は、ｐ型を付与する不純物元素としては、ホウ素（Ｂ）が挙げられる。
一導電型を付与する不純物元素１５１の添加により、ゲート電極１１１の下の領域にチャネル形成領域１６１、ゲート電極１１１及びゲート絶縁膜１１０に覆われていない領域に、ソース領域及びドレイン領域である高濃度不純物領域１６２（高濃度不純物領域１６２ａ及び高濃度不純物領域１６２ｂ）が形成される。
本実施の形態では、例えばｎ型の不純物元素１５１としてリン（Ｐ）を用い、印加電圧２０ｋＶ及びドーズ量１．０／ｃｍ２にて添加する。これにより高濃度不純物領域１６２には、リンが３×１０２１／ｃｍ３の濃度で含まれることとなる。
次いで画素電極１４２上の保護層１４９以外を覆うマスク１５４を形成し（図１１（Ａ）参照）、保護層１４９をエッチングして除去し、画素電極１４２を露出させる（図１１（Ｂ）参照）。画素電極１４２の材料としてインジウム錫酸化物（ＩＴＯ）、保護層１４９として単結晶珪素層を用いた場合は、エッチャントとして過水アンモニウムを用いればよい。過水アンモニウムは珪素とＩＴＯへのエッチング選択比が高いので、単結晶珪素層とインジウム錫酸化物層との界面の平坦さが保たれたままエッチングされ、平坦な表面を有するインジウム錫酸化物層が露出する。またあるいは過水アンモニウムの代わりに、ＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ：テトラメチルアンモニウムヒドロキシド）を用いても珪素とＩＴＯへのエッチング選択比が高い。
なお、図１０（Ｃ）〜図１１（Ｂ）の作製工程においては、ＬＴＳＳ層１０１を選択的にエッチングしてから、一導電型を付与する不純物元素１５１を添加してから、画素電極１４２上の保護層１４９を除去している。一方、ＬＴＳＳ層１０１を選択的にエッチングしないで画素電極１４２の保護層として用いた場合の作製工程を、図１２（Ａ）〜図１２（Ｅ）を用いて説明する。なお図１２（Ａ）〜図１２（Ｅ）において、図１０（Ｃ）〜図１１（Ｂ）と同じものは同じ符号で示している。
図１０（Ｂ）に示す構造を形成後、ＬＴＳＳ層１０１の活性層となる領域上に、ゲート絶縁膜１１０及びゲート電極１１１を形成する（図１２（Ａ）参照）。
次いで一導電型を付与する不純物元素１５１をＬＴＳＳ層１０１に添加する（図１２（Ｂ）参照）。これにより、ＬＴＳＳ層１０１中のゲート電極１１１に覆われている領域は、不純物元素１５１が添加されずチャネル形成領域１６１が形成される（図１２（Ｃ）参照）。
さらにＬＴＳＳ層１０１の、活性層となる領域上にマスク１５４を形成し、ＬＴＳＳ層１０１をエッチングする（図１２（Ｄ）参照）。これにより、ソース領域及びドレイン領域である高濃度不純物領域１６２（高濃度不純物領域１６２ａ及び１６２ｂ）、並びにチャネル形成領域１６１を有する活性層が形成される（図１２（Ｅ）参照）。なお図１２（Ｅ）と図１１（Ｂ）は同じものである。
図１１（Ｂ）あるいは図１２（Ｅ）までの作製工程を行った後、層間絶縁膜１５５を形成する。層間絶縁膜１５５はＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を成膜するか、ポリイミドに代表される有機樹脂を塗布して形成する。層間絶縁膜１５５中にコンタクトホールを形成し、コンタクトホールに合わせて配線１５７及び配線１５８を形成する（図１１（Ｃ）参照）。配線１５７は高濃度不純物領域１６２ｂと電気的に接続されており、配線１５８は高濃度不純物領域１６２ａ及び画素電極１４２と電気的に接続している。
配線１５７及び配線１５８は、活性層である島状単結晶半導体層１２１及び画素電極１４２と接触抵抗の低い材料を用いて形成すればよい。本実施の形態では、配線１５７及び配線１５８をアルミニウムもしくはアルミニウム合金で形成する。また上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成してもよい。
次いで絶縁膜１４５、層間絶縁膜１５５、配線１５７及び配線１５８を覆って、絶縁膜を形成し、画素電極１４２上の領域を露出させる。あるいは、画素電極１４２上の領域が開口している絶縁膜を形成する。このような絶縁膜を隔壁１５９として形成する（図１１（Ｄ）参照）。隔壁１５９の材料としては、有機樹脂材料あるいは無機樹脂材料を用いればよい。
次いで画素電極１４２上の隔壁１５９に囲まれた領域に、発光層１８１を形成する。発光層１８１は、有機化合物を用いても無機化合物を用いてもよい。
有機化合物の発光層１８１としては、次のような材料を用いることができる。例えば、赤色の発光を示す発光材料として、Ａｌｑ３：ＤＣＭ、またはＡｌｑ３：ルブレン：ＢｉｓＤＣＪＴＭなどの材料を用いる。また、緑色の発光を示す発光材料としては、Ａｌｑ３：ＤＭＱＤ（Ｎ，Ｎ’−ジメチルキナクリドン）、またはＡｌｑ３：クマリン６などの材料を用いる。また、青色の発光を示す発光材料としては、α―ＮＰＤ、またはｔＢｕ−ＤＮＡなどの材料を用いる。
無機化合物を発光材料として用いる無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。前者は、発光材料の粒子をバインダ中に分散させた電界発光層を有し、後者は、発光材料の薄膜からなる電界発光層を有している点に違いはあるが、高電界で加速された電子を必要とする点では共通である。なお、得られる発光のメカニズムとしては、ドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光と、金属イオンの内殻電子遷移を利用する局在型発光とがある。一般的に、分散型無機ＥＬではドナー−アクセプター再結合型発光、薄膜型無機ＥＬ素子では局在型発光である場合が多い。
本発明で用いることのできる発光材料は、母体材料と発光中心となる不純物元素とで構成される。含有させる不純物元素を変化させることで、様々な色の発光を得ることができる。発光材料の作製方法としては、固相法や液相法（共沈法）などの様々な方法を用いることができる。また、噴霧熱分解法、複分解法、プレカーサーの熱分解反応による方法、逆ミセル法やこれらの方法と高温焼成を組み合わせた方法、凍結乾燥法などの液相法なども用いることができる。
固相法は、母体材料と、不純物元素又は不純物元素を含む化合物を秤量し、乳鉢で混合、電気炉で加熱、焼成を行い反応させ、母体材料に不純物元素を含有させる方法である。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。比較的高温での焼成を必要とするが、簡単な方法であるため、生産性がよく大量生産に適している。
液相法（共沈法）は、母体材料又は母体材料を含む化合物と、不純物元素又は不純物元素を含む化合物を溶液中で反応させ、乾燥させた後、焼成を行う方法である。発光材料の粒子が均一に分布し、粒径が小さく低い焼成温度でも反応が進むことができる。
発光材料に用いる母体材料としては、硫化物、酸化物、窒化物を用いることができる。硫化物としては、例えば、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）、硫化カルシウム（ＣａＳ）、硫化イットリウム（Ｙ２Ｓ３）、硫化ガリウム（Ｇａ２Ｓ３）、硫化ストロンチウム（ＳｒＳ）、硫化バリウム（ＢａＳ）等を用いることができる。また、酸化物としては、例えば、酸化亜鉛（ＺｎＯ）、酸化イットリウム（Ｙ２Ｏ３）等を用いることができる。また、窒化物としては、例えば、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）等を用いることができる。さらに、セレン化亜鉛（ＺｎＳｅ）、テルル化亜鉛（ＺｎＴｅ）等も用いることができ、硫化カルシウム−ガリウム（ＣａＧａ２Ｓ４）、硫化ストロンチウム−ガリウム（ＳｒＧａ２Ｓ４）、硫化バリウム−ガリウム（ＢａＧａ２Ｓ４）、等の３元系の混晶であってもよい。
局在型発光の発光中心として、マンガン（Ｍｎ）、銅（Ｃｕ）、サマリウム（Ｓｍ）、テルビウム（Ｔｂ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、ユーロピウム（Ｅｕ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）などを用いることができる。なお、電荷補償として、フッ素（Ｆ）、塩素（Ｃｌ）などのハロゲン元素が添加されていてもよい。
一方、ドナー−アクセプター再結合型発光の発光中心として、ドナー準位を形成する第１の不純物元素及びアクセプター準位を形成する第２の不純物元素を含む発光材料を用いることができる。第１の不純物元素は、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、アルミニウム（Ａｌ）等を用いることができる。第２の不純物元素としては、例えば、銅（Ｃｕ）、銀（Ａｇ）等を用いることができる。
ドナー−アクセプター再結合型発光の発光材料を固相法を用いて合成する場合、母体材料と、第１の不純物元素又は第１の不純物元素を含む化合物と、第２の不純物元素又は第２の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を行う。母体材料としては、上述した母体材料を用いることができ、第１の不純物元素又は第１の不純物元素を含む化合物としては、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、硫化アルミニウム（Ａｌ２Ｓ３）等を用いることができ、第２の不純物元素又は第２の不純物元素を含む化合物としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、硫化銅（Ｃｕ２Ｓ）、硫化銀（Ａｇ２Ｓ）等を用いることができる。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。
また、固相反応を利用する場合の不純物元素として、第１の不純物元素と第２の不純物元素で構成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されやすく、固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに、余分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第１の不純物元素と第２の不純物元素で構成される化合物としては、例えば、塩化銅（ＣｕＣｌ）、塩化銀（ＡｇＣｌ）等を用いることができる。
なお、これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ａｔｏｍｉｃ％であればよく、好ましくは０．０５〜５ａｔｏｍｉｃ％の範囲である。
薄膜型無機ＥＬの場合、発光層は、上記発光材料を含む層であり、抵抗加熱蒸着法、電子ビーム蒸着（ＥＢ蒸着）法等の真空蒸着法、スパッタリング法等の物理気相成長法（ＰＶＤ）、有機金属ＣＶＤ法、ハイドライド輸送減圧ＣＶＤ法等の化学気相成長法（ＣＶＤ）、原子層エピタキシ法（ＡＬＥ）等を用いて形成することができる。
画素電極１４２と発光層１８１が接する面は、画素電極１４２と保護層１４９が接する面と同じ面であったので、画素電極１４２と発光層１８１が接する面と、島状単結晶半導体層１２１と絶縁膜１４５が接する面はほぼ一致している。
次いで、発光層１８１及び隔壁１５９上に、発光層１８１に電気的に接続された第２の画素電極１８２を形成する（図１１（Ｅ）参照）。画素電極１８２は、透光性導電膜を用いて形成するが、画素電極１４２と同じ材料を用いてもよいし、違う材料を用いてもよい。画素電極１４２及び画素電極１８２が透光性導電膜を用いて形成されているので、本実施の形態の発光装置は両面射出発光装置となる。
以上のようにして、本発明を用いた発光装置が作製される。画素電極１４２は、単結晶半導体基板１０６に接する表面が発光層１８１と接することとなるので、表面の平坦性を維持できる。これにより点欠陥を防ぐことができ、信頼性の高い発光装置を得ることが可能となる。
また、支持基板１００に接合されたＬＴＳＳ層１０１を活性層として用いて、ＴＦＴを作製することができる。活性層に用いられるＬＴＳＳ層１０１は、結晶方位が一定の単結晶半導体であるため、高速駆動が可能なＴＦＴを得ることが可能となる。
以上から本実施の形態により、信頼性が高く、同時に駆動速度が速い半導体装置を得ることができる。
［実施の形態２］
実施の形態１では画素電極１４２として透光性導電膜１４１を用いたが、画素電極１４２として、反射性導電膜を用いてもよい。あるいは、透光性導電膜１４１を用いて画素電極１４２を形成し、画素電極１４２上に反射性導電膜を形成してもよい。
本実施の形態の発光装置を、図１３（Ａ）〜図１３（Ｃ）を用いて説明する。なお実施の形態１と同じものは同じ符号で示すものとする。
図１３（Ａ）に示す発光装置は、画素電極１４２の代わりに、反射性導電膜を用いて画素電極１７１を形成したものである。反射性導電膜としては、チタン、モリブデン、タングステン、銀、タンタル等を用いればよい。
また、透光性導電膜１４１を用いて画素電極１４２を形成し、画素電極１４２上に反射性導電膜を形成したものを図１３（Ｂ）〜図１３（Ｃ）を用いて説明する。
図１３（Ｂ）に示す発光装置は、実施の形態１の図１１（Ｂ）に示す構造を形成した後、層間絶縁膜１５５を形成する前に、反射性導電膜による画素電極１７２を形成したものである。また図１３（Ｃ）に示す発光装置は、実施の形態１の図１１（Ｃ）に示す構造を形成した後、隔壁１５９を形成する前に、反射性導電膜による画素電極１７３を形成したものである。
本実施の形態により、信頼性が高く、駆動速度が速い半導体装置を得ることができる。
［実施の形態３］
本実施形態では、本発明の表示装置を用いたＥＬモジュール及びＥＬテレビ受像機の構成例について、図１４、図１５、図１６を用いて説明する。
図１４は表示パネル２０１と、回路基板２０２を組み合わせたＥＬモジュールを示している。表示パネル２０１は画素部２０３、走査線駆動回路２０４及び信号線駆動回路２０５を有している。回路基板２０２には、例えば、コントロール回路２０６や信号分割回路２０７などが形成されている。表示パネル２０１と回路基板２０２は接続配線２０８によって接続されている。接続配線にはＦＰＣ等を用いることができる。
表示パネル２０１は、画素部２０３と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にトランジスタを用いて一体形成する。実施の形態１〜実施の形態２を用いて作製される発光装置を画素部２０３として用いればよい。
また、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル２０１に実装してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いて表示パネル２０１に実装してもよい。
また、走査線や信号線に設定する信号をバッファ回路によりインピーダンス変換することで、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。
また、さらに消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部を形成し、全ての信号線駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）により表示パネルに実装してもよい。
例えば、表示パネルの画面全体をいくつかの領域に分割し、各々の領域に一部もしくは全ての周辺駆動回路（信号線駆動回路、走査線駆動回路など）を形成したＩＣチップを配置し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装してもよい。
また、別の構成を有している表示パネルの例を図１５に示す。図１５の表示パネルは基板２２０上に、画素２３０が複数配列された画素部２２１、走査線２３３の信号を制御する走査線駆動回路２２２、信号線２３１の信号を制御する信号線駆動回路２２３を有している。また、画素２３０に含まれる発光素子の輝度変化を補正するためのモニタ回路２２４が設けられていてもよい。画素２３０に含まれる発光素子とモニタ回路２２４に含まれる発光素子は同じ構造を有している。発光素子の構造は一対の電極間にエレクトロルミネセンスを発現する材料を含む層を挟んだ形となっている。
基板２２０の周辺部には、走査線駆動回路２２２に外部回路から信号を入力する入力端子２２５、信号線駆動回路２２３に外部回路から信号を入力する入力端子２２６、モニタ回路２２４に信号を入力する入力端子２２９を有している。
画素２３０に設けた発光素子を発光させるためには、外部回路から電力を供給する必要がある。画素部２２１に設けられる電源線２３２は、入力端子２２７で外部回路と接続される。電源線２３２は引き回す配線の長さにより抵抗損失が生じるので、入力端子２２７は基板２２０の周辺部に複数箇所設けることが好ましい。入力端子２２７は基板２２０の両端部に設け、画素部２２１の面内で輝度ムラが目立たないように配置されている。すなわち、画面の中で片側が明るく、反対側が暗くなってしまうことを防いでいる。また、一対の電極を備えた発光素子の、電源線２３２と接続する電極とは反対側の電極は、複数の画素２３０で共有する共通電極として形成されるが、この電極の抵抗損失も低くするために、端子２２８を複数個備えている。
このような表示パネルは、電源線がＣｕなどの低抵抗材料で形成されているので、特に画面サイズが大型化したときに有効である。例えば、画面サイズが１３インチクラスの場合対角線の長さは３４０ｍｍであるが、６０インチクラスの場合には１５００ｍｍ以上となる。このような場合には、配線抵抗を無視することが出来ないので、Ｃｕなどの低抵抗材料を配線として用いることが好ましい。また、配線遅延を考慮すると、同様にして信号線や走査線を形成してもよい。
上記のようなパネル構成を備えたＥＬモジュールにより、ＥＬテレビ受像機を完成させることができる。図１６は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ２５１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路２５２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路２５３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路２０６により処理される。コントロール回路２０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路２０７を設け、入力デジタル信号をＭ個に分割して供給する構成としてもよい。
チューナ２５１で受信した信号のうち、音声信号は音声信号増幅回路２５４に送られ、その出力は音声信号処理回路２５５を経てスピーカ２５６に供給される。制御回路２５７は受信局（受信周波数）や音量の制御情報を入力部２５８から受け、チューナ２５１や音声信号処理回路２５５に信号を送出する。
ＥＬモジュールを筐体に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部が形成される。また、スピーカ、ビデオ入力端子などが適宜備えられている。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
［実施の形態４］
本発明の表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、記憶媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。それらの電子機器の具体例を図１７（Ａ）〜図１７（Ｈ）に示す。
図１７（Ａ）は自発光型のディスプレイであり、筐体３０１、支持台３０２、表示部３０３、スピーカ部３０４、ビデオ入力端子３０５等を含む。本発明は、表示部３０３を構成する表示装置に用いることができ、本発明により、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ディスプレイは、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図１７（Ｂ）はデジタルスチルカメラであり、本体３０６、表示部３０７、受像部３０８、操作キー３０９、外部接続ポート３１０、シャッターボタン３１１等を含む。本発明は、表示部３０７を構成する表示装置に用いることができる。
図１７（Ｃ）はノート型パーソナルコンピュータであり、本体３１２、筐体３１３、表示部３１４、キーボード３１５、外部接続ポート３１６、ポインティングデバイス３１７等を含む。本発明は、表示部３１４を構成する表示装置に用いることができる。
図１７（Ｄ）はモバイルコンピュータであり、本体３１８、表示部３１９、スイッチ３２０、操作キー３２１、赤外線ポート３２２等を含む。本発明は、表示部３１９を構成する表示装置に用いることができる。
図１７（Ｅ）は記憶媒体読込部を備えた画像再生装置（具体的には、例えばＤＶＤ再生装置）であり、本体３２３、筐体３２４、表示部Ａ３２５、表示部Ｂ３２６、ＤＶＤ等の記録媒体を読み込む記憶媒体読込部３２７、操作キー３２８、スピーカ部３２９等を含む。表示部Ａ３２５は主に画像情報を表示し、表示部Ｂ３２６は主に文字情報を表示する。本発明は、表示部Ａ３２５、表示部Ｂ３２６を構成する表示装置に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
図１７（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体３３０、表示部３３１、アーム部３３２等を含む。本発明は、表示部３３１を構成する表示装置に用いることができる。
図１７（Ｇ）はビデオカメラであり、本体３３３、表示部３３４、筐体３３５、外部接続ポート３３６、リモコン受信部３３７、受像部３３８、バッテリ３３９、音声入力部３４０、操作キー３４１等を含む。本発明は、表示部３３４を構成する表示装置に用いることができる。
図１７（Ｈ）は携帯電話であり、本体３４２、筐体３４３、表示部３４４、音声入力部３４５、音声出力部３４６、操作キー３４７、外部接続ポート３４８、アンテナ３４９等を含む。本発明は、表示部３４４を構成する表示装置に用いることができる。
なお、発光輝度が高い発光材料を用いれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
また、近年では、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
また、発光型の表示装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光型の表示装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上のように、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施形態の電子機器は、実施の形態１〜実施の形態３に示したいずれの構成の表示装置を用いてもよい。
ＳＯＩ構造を有する基板の構成を示す断面図。 ＳＯＩ構造を有する基板の構成を示す断面図。 ＳＯＩ構造を有する基板の作製方法を説明する断面図。 ＳＯＩ構造を有する基板の作製方法を説明する断面図。 ＳＯＩ構造を有する基板の作製方法を説明する断面図。 ＳＯＩ構造を有する基板の作製方法を説明する断面図。 ＳＯＩ構造を有する基板の作製方法を説明する断面図。 ＳＯＩ構造を有する基板の作製方法を説明する断面図。 ＳＯＩ構造を有する基板を用いた半導体装置の作製方法を説明する断面図。 ＳＯＩ構造を有する基板を用いた半導体装置の作製方法を説明する断面図。 ＳＯＩ構造を有する基板を用いた半導体装置の作製方法を説明する断面図。 ＳＯＩ構造を有する基板を用いた半導体装置の作製方法を説明する断面図。 ＳＯＩ構造を有する基板を用いた半導体装置の断面図。 本発明のＥＬモジュールを示す図。 本発明の表示パネルを示す図。 本発明のＥＬテレビ受像機の主要な構成を示すブロック図。 本発明を用いて作製された電子機器の例を示す図。
符号の説明
１００ 支持基板
１０１ ＬＴＳＳ層
１０２ 接合層
１０３ バリア層
１０４ 絶縁層
１０５ 酸化シリコン層
１０６ 半導体基板
１０７ 分離層
１１０ ゲート絶縁膜
１１１ ゲート電極
１２１ 島状単結晶半導体層
１３１ 絶縁膜
１４１ 透光性導電膜
１４２ 画素電極
１４３ 絶縁膜
１４５ 絶縁膜
１４７ 水素イオン
１４８ マスク
１４９ 保護層
１５１ 不純物元素
１５４ マスク
１５５ 層間絶縁膜
１５７ 配線
１５８ 配線
１５９ 隔壁
１６１ チャネル形成領域
１６２ 高濃度不純物領域
１６２ａ 高濃度不純物領域
１６２ｂ 高濃度不純物領域
１７１ 画素電極
１７２ 画素電極
１７３ 画素電極
１８１ 発光層
１８２ 画素電極
２０１ 表示パネル
２０２ 回路基板
２０３ 画素部
２０４ 走査線駆動回路
２０５ 信号線駆動回路
２０６ コントロール回路
２０７ 信号分割回路
２０８ 接続配線
２２０ 基板
２２１ 画素部
２２２ 走査線駆動回路
２２３ 信号線駆動回路
２２４ モニタ回路
２２５ 入力端子
２２６ 入力端子
２２７ 入力端子
２２８ 端子
２２９ 入力端子
２３０ 画素
２３１ 信号線
２３２ 電源線
２３３ 走査線
２５１ チューナ
２５２ 映像信号増幅回路
２５３ 映像信号処理回路
２５４ 音声信号増幅回路
２５５ 音声信号処理回路
２５６ スピーカ
２５７ 制御回路
２５８ 入力部
３０１ 筐体
３０２ 支持台
３０３ 表示部
３０４ スピーカ部
３０５ ビデオ入力端子
３０６ 本体
３０７ 表示部
３０８ 受像部
３０９ 操作キー
３１０ 外部接続ポート
３１１ シャッターボタン
３１２ 本体
３１３ 筐体
３１４ 表示部
３１５ キーボード
３１６ 外部接続ポート
３１７ ポインティングデバイス
３１８ 本体
３１９ 表示部
３２０ スイッチ
３２１ 操作キー
３２２ 赤外線ポート
３２３ 本体
３２４ 筐体
３２５ 表示部Ａ
３２６ 表示部Ｂ
３２７ 記憶媒体読込部
３２８ 操作キー
３２９ スピーカ部
３３０ 本体
３３１ 表示部
３３２ アーム部
３３３ 本体
３３４ 表示部
３３５ 筐体
３３６ 外部接続ポート
３３７ リモコン受信部
３３８ 受像部
３３９ バッテリ
３４０ 音声入力部
３４１ 操作キー
３４２ 本体
３４３ 筐体
３４４ 表示部
３４５ 音声入力部
３４６ 音声出力部
３４７ 操作キー
３４８ 外部接続ポート
３４９ アンテナ

Claims (10)

  1. 基板上に、
    接合層と、
    前記接合層上に、絶縁膜と、前記絶縁膜に埋め込まれた第１の画素電極と、
    前記絶縁膜上に、島状単結晶半導体層と、
    前記島状単結晶半導体層中に、チャネル形成領域と、高濃度不純物領域と、
    前記島状単結晶半導体層上に、ゲート絶縁膜と、ゲート電極と、
    前記島状単結晶半導体層、前記ゲート絶縁膜、前記ゲート電極を覆う層間絶縁膜と、
    前記層間絶縁膜上に、前記高濃度不純物領域と前記第１の画素電極を電気的に接続する配線と、
    前記層間絶縁膜、前記島状単結晶半導体層、前記ゲート絶縁膜、前記ゲート電極を覆い、前記第１の画素電極上の領域が開口された隔壁と、
    前記第１の画素電極上の、前記隔壁に囲まれた領域に形成された発光層と、
    前記発光層及び前記隔壁上に、前記発光層に電気的に接続された第２の画素電極と、
    を有し、
    前記第１の画素電極の、前記発光層と接する面は平坦であり、
    前記絶縁膜と前記島状単結晶半導体層が接する面と、前記第１の画素電極と前記発光層が接する面は、略一致することを特徴とする半導体装置。
  2. 請求項１において、
    前記島状単結晶半導体層は、島状単結晶シリコン層であることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記接合層は、酸化シリコンにより形成されることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか１項において、
    前記第１の画素電極は、透光性導電膜を用いて形成されていることを特徴とする半導体装置。
  5. 請求項１乃至請求項３のいずれか１項において、
    前記第１の画素電極は、反射性導電膜を用いて形成されていることを特徴とする半導体装置。
  6. 半導体基板上に、第１の画素電極を形成し、
    前記第１の画素電極及び前記半導体基板上に、絶縁膜を形成し、
    水素を含むイオンを前記絶縁膜に注入して、前記半導体基板中に多孔質構造を有する分離層を形成し、
    前記絶縁膜上に、接合層を形成し、
    前記半導体基板と、絶縁表面を有する基板とを、前記接合層を挟んで重ね合わせた状態で、前記分離層に亀裂を生じさせ、前記絶縁表面を有する基板上に、単結晶半導体層を残存させつつ、前記半導体基板を前記分離層で分離する熱処理を行い、
    前記単結晶半導体層をエッチングして、前記単結晶半導体層を島状単結晶半導体層に形成し、かつ、前記第１の画素電極の保護層を形成し、
    前記島状単結晶半導体層上に、ゲート絶縁膜及びゲート電極を形成し、
    前記ゲート電極をマスクとして、前記島状単結晶半導体層中に一導電型を付与する不純物元素を添加して、前記ゲート電極の下の領域にチャネル形成領域、前記ゲート電極が形成されていない領域に、ソース領域及びドレイン領域である高濃度不純物領域を形成し、
    前記保護層をエッチングして、前記第１の画素電極を露出させ、
    前記島状単結晶半導体層、前記ゲート絶縁膜、前記ゲート電極を覆って、層間絶縁膜を形成し、
    前記層間絶縁膜上に、前記高濃度不純物領域と前記第１の画素電極を電気的に接続する配線を形成し、
    前記層間絶縁膜、前記島状単結晶半導体層、前記ゲート絶縁膜、前記ゲート電極を覆い、前記第１の画素電極上の領域が開口された隔壁を形成し、
    前記画素電極上の、前記隔壁に囲まれた領域に形成された発光層を形成し、
    前記発光層及び前記隔壁上に、前記発光層に電気的に接続された第２の画素電極を形成し、
    前記第１の画素電極の、前記発光層と接する面は平坦であり、
    前記島状単結晶半導体層と前記絶縁膜の接する面と、前記第１の画素電極と前記発光層の接する面は、略一致することを特徴とする半導体装置の作製方法。
  7. 請求項６において、
    前記単結晶半導体層は、単結晶シリコン層であることを特徴とする半導体装置の作製方法。
  8. 請求項６または請求項７において、
    前記接合層は、酸化シリコンにより形成されることを特徴とする半導体装置の作製方法。
  9. 請求項６乃至請求項８のいずれか１項において、
    前記第１の画素電極は、透光性導電膜を用いて形成されていることを特徴とする半導体装置の作製方法。
  10. 請求項６乃至請求項８のいずれか１項において、
    前記第１の画素電極は、反射性導電膜を用いて形成されていることを特徴とする半導体装置の作製方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP5142831B2 (ja) * 2007-06-14 2013-02-13 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US20090051046A1 (en) * 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
JP5469851B2 (ja) 2007-11-27 2014-04-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101588576B1 (ko) * 2008-07-10 2016-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
KR101540341B1 (ko) 2008-10-17 2015-07-30 삼성전자주식회사 패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법
US20100127331A1 (en) * 2008-11-26 2010-05-27 Albert Ratnakumar Asymmetric metal-oxide-semiconductor transistors
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
KR20120043404A (ko) * 2010-10-26 2012-05-04 삼성모바일디스플레이주식회사 표시장치 및 이의 제조방법
DE102012101409A1 (de) * 2011-12-23 2013-06-27 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
TWI495111B (zh) * 2013-03-22 2015-08-01 Au Optronics Corp 顯示面板及其製作方法
JP6273600B2 (ja) * 2013-09-03 2018-02-07 パナソニックＩｐマネジメント株式会社 点灯装置、灯具及び車両
JP2019053105A (ja) * 2017-09-13 2019-04-04 シャープ株式会社 表示パネル用基板の製造方法
CN109326735B (zh) * 2018-09-30 2021-01-01 云谷（固安）科技有限公司 一种有机发光二极管、显示面板和显示装置
CN109599424B (zh) 2018-12-06 2021-01-29 合肥鑫晟光电科技有限公司 一种显示基板及其制作方法、显示装置
CN109904210B (zh) 2019-03-27 2021-08-24 合肥鑫晟光电科技有限公司 一种显示基板及其制作方法、显示装置
CN110718572B (zh) * 2019-10-17 2022-10-11 京东方科技集团股份有限公司 一种有机电致发光显示基板及其制备方法和显示装置
KR20230064669A (ko) * 2021-11-03 2023-05-11 삼성디스플레이 주식회사 표시 장치

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5137461A (en) 1988-06-21 1992-08-11 International Business Machines Corporation Separable electrical connection technology
JPH05198787A (ja) * 1991-11-08 1993-08-06 Canon Inc 固体撮像装置及びその製造方法
US7872728B1 (en) * 1996-10-22 2011-01-18 Seiko Epson Corporation Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2000164347A (ja) * 1998-11-30 2000-06-16 Canon Inc 表示装置及びその製造方法
US7145536B1 (en) * 1999-03-26 2006-12-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2001195009A (ja) * 2000-01-11 2001-07-19 Sony Corp 有機エレクトロルミネッセンスディスプレイ及びその製造方法
JP2001202035A (ja) * 2000-01-18 2001-07-27 Sharp Corp 有機エレクトロルミネッセンス表示装置
JP2002093586A (ja) 2000-09-19 2002-03-29 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
JP4896318B2 (ja) * 2001-09-10 2012-03-14 株式会社半導体エネルギー研究所 発光装置の作製方法
US6953735B2 (en) * 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
JP4463493B2 (ja) * 2002-04-15 2010-05-19 株式会社半導体エネルギー研究所 表示装置及びその作製方法
JP2004310051A (ja) * 2003-03-24 2004-11-04 Sony Corp 超薄型電気光学表示装置の製造方法および製造装置
JP2004311955A (ja) * 2003-03-25 2004-11-04 Sony Corp 超薄型電気光学表示装置の製造方法
JP4651924B2 (ja) * 2003-09-18 2011-03-16 シャープ株式会社 薄膜半導体装置および薄膜半導体装置の製造方法
KR100611151B1 (ko) 2003-11-27 2006-08-09 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조방법
WO2005055309A1 (en) * 2003-12-02 2005-06-16 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device and liquid crystal display device and method for manufacturing the same
CN100533808C (zh) * 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备
JP4969041B2 (ja) * 2004-01-26 2012-07-04 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5054509B2 (ja) * 2004-02-25 2012-10-24 ソワテク 光検出装置
JP2005333052A (ja) * 2004-05-21 2005-12-02 Sony Corp Ｓｉｍｏｘ基板及びその製造方法及びｓｉｍｏｘ基板を用いた半導体装置及びｓｉｍｏｘ基板を用いた電気光学表示装置の製造方法
CN1743928A (zh) * 2004-08-30 2006-03-08 财团法人工业技术研究院 上发光型有机发光二极管像素的制造方法及其结构
KR100852111B1 (ko) * 2005-07-13 2008-08-13 삼성에스디아이 주식회사 평판 디스플레이 장치 및 그 제조방법
JP2007035964A (ja) 2005-07-27 2007-02-08 Sony Corp 薄膜トランジスタとその製造方法、及び表示装置
US7422981B2 (en) * 2005-12-07 2008-09-09 Canon Kabushiki Kaisha Method for manufacturing semiconductor device by using dual damascene process and method for manufacturing article having communicating hole
US20070287209A1 (en) 2006-04-28 2007-12-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting device
TWI478134B (zh) 2006-05-31 2015-03-21 Semiconductor Energy Lab 顯示裝置、顯示裝置的驅動方法、以及電子設備
JP5142831B2 (ja) * 2007-06-14 2013-02-13 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8114722B2 (en) 2007-08-24 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20090051046A1 (en) 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
JP5463017B2 (ja) 2007-09-21 2014-04-09 株式会社半導体エネルギー研究所 基板の作製方法
JP5216716B2 (ja) * 2008-08-20 2013-06-19 株式会社半導体エネルギー研究所 発光装置及びその作製方法
SG160302A1 (en) 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor substrate
JP2011071482A (ja) * 2009-08-28 2011-04-07 Fujifilm Corp 固体撮像装置，固体撮像装置の製造方法，デジタルスチルカメラ，デジタルビデオカメラ，携帯電話，内視鏡
JP5685989B2 (ja) * 2011-02-28 2015-03-18 ソニー株式会社 表示装置および電子機器
US8686448B2 (en) * 2011-05-27 2014-04-01 Seiko Epson Corporation Light emitting device, electronic apparatus, and manufacturing method of light emitting device

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