JP2765635B2 - 光電変換装置 - Google Patents
光電変換装置Info
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- JP2765635B2 JP2765635B2 JP3012596A JP1259691A JP2765635B2 JP 2765635 B2 JP2765635 B2 JP 2765635B2 JP 3012596 A JP3012596 A JP 3012596A JP 1259691 A JP1259691 A JP 1259691A JP 2765635 B2 JP2765635 B2 JP 2765635B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/197—Bipolar transistor image sensors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/548—Amorphous silicon PV cells
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- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
- Facsimile Heads (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は光電変換装置に関し、更
に詳しくは光電変換素子の素子分離技術をもって、１次
元ラインセンサや、走査回路、駆動回路などを形成して
いる基板上に光電変換膜を積層した固体撮像素子などの
光電変換装置に関するものである。
に詳しくは光電変換素子の素子分離技術をもって、１次
元ラインセンサや、走査回路、駆動回路などを形成して
いる基板上に光電変換膜を積層した固体撮像素子などの
光電変換装置に関するものである。
【０００２】
【従来の技術】この種の光電変換装置としては、非単結
晶半導体を用いたＰＩＮ構造のものが一般に良く知られ
ている。中でも、特に、シリコンを主体とする非晶質半
導体は低温で作成可能であり、かつ大面積可が容易なこ
とから、一次元ラインセンサや積層型固体撮像素子とし
て、活用されている。
晶半導体を用いたＰＩＮ構造のものが一般に良く知られ
ている。中でも、特に、シリコンを主体とする非晶質半
導体は低温で作成可能であり、かつ大面積可が容易なこ
とから、一次元ラインセンサや積層型固体撮像素子とし
て、活用されている。
【０００３】しかしながら、このＰＩＮ構造の光電変換
素子では画素間の信号電荷の漏れ、即ちクロスト−クを
抑える必要があり、従来は画素電極間のＰ層またはＮ層
を電気的に絶縁していた。この点を、以下に、図３及び
図４を参照して、具体的に説明する。
素子では画素間の信号電荷の漏れ、即ちクロスト−クを
抑える必要があり、従来は画素電極間のＰ層またはＮ層
を電気的に絶縁していた。この点を、以下に、図３及び
図４を参照して、具体的に説明する。
【０００４】ここでは、図３に示すように、基体３０１
上に画素電極３０２を形成し、続いて光導電性膜３０３
を成膜した後にフォトリソグラフィ−法により画素分離
領域上の光導電性膜を除去し、透明電極３０４を形成す
ることができる（特開昭５８−４０９８５号公報参
照）。
上に画素電極３０２を形成し、続いて光導電性膜３０３
を成膜した後にフォトリソグラフィ−法により画素分離
領域上の光導電性膜を除去し、透明電極３０４を形成す
ることができる（特開昭５８−４０９８５号公報参
照）。
【０００５】また、図４に示すように、基体４０１上に
画素電極４０２を形成し、次に、高濃度不純物添加層
（Ｎ層、またはＰ層）４０３を成膜し、その後、フォト
リソグラフィ−法により画素分離領域４０３’のみに酸
素、窒素などのイオンを打ち込み、画素電極間を電気的
に絶縁させ、その後、光導電性膜４０４、透明電極４０
５を作成するができる。この方法は、例えば 特開昭６
０−４７５７４号公報に記載されている。また、画素分
離領域４０３’のみをエッチングにより除去する方法も
有り、この方法は、例えば、特開昭６１−４９５６９号
公報に記載のとおりである。
画素電極４０２を形成し、次に、高濃度不純物添加層
（Ｎ層、またはＰ層）４０３を成膜し、その後、フォト
リソグラフィ−法により画素分離領域４０３’のみに酸
素、窒素などのイオンを打ち込み、画素電極間を電気的
に絶縁させ、その後、光導電性膜４０４、透明電極４０
５を作成するができる。この方法は、例えば 特開昭６
０−４７５７４号公報に記載されている。また、画素分
離領域４０３’のみをエッチングにより除去する方法も
有り、この方法は、例えば、特開昭６１−４９５６９号
公報に記載のとおりである。
【０００６】
【発明が解決しようとする課題】しかし、上述の従来の
技術には種々の問題があった。例えば、図３に示す従来
例では画素分離領域上の光伝導性膜をエッチングする際
に素子断面で、欠陥が形成され、それによる特性の劣
化、特に暗電流の増加という問題をあげることができ
る。また、光電変換膜の段差により、透明電極に断線な
どの欠陥を発生する頻度が高い。
技術には種々の問題があった。例えば、図３に示す従来
例では画素分離領域上の光伝導性膜をエッチングする際
に素子断面で、欠陥が形成され、それによる特性の劣
化、特に暗電流の増加という問題をあげることができ
る。また、光電変換膜の段差により、透明電極に断線な
どの欠陥を発生する頻度が高い。
【０００７】また、図４に示す従来例の場合、Ｎ層、ま
たはＰ層を成膜した後、画素分離領域にイオン注入を行
うか、またはエッチングにより除去するのにフォトリソ
グラフィ−法が必要になり、その行程においてＮ層、ま
たはＰ層の表面が汚損されてしまい、Ｎ／Ｉ界面、また
はＰ／Ｉ界面で欠陥画発生し、先の従来例と同様に、素
子特性の劣化が問題となる。即ち、従来技術ではＰＩＮ
素子の特性劣化防止が素子分離とうまく両立できないの
である。
たはＰ層を成膜した後、画素分離領域にイオン注入を行
うか、またはエッチングにより除去するのにフォトリソ
グラフィ−法が必要になり、その行程においてＮ層、ま
たはＰ層の表面が汚損されてしまい、Ｎ／Ｉ界面、また
はＰ／Ｉ界面で欠陥画発生し、先の従来例と同様に、素
子特性の劣化が問題となる。即ち、従来技術ではＰＩＮ
素子の特性劣化防止が素子分離とうまく両立できないの
である。
【０００８】
【発明の目的】本発明は、上記事情に基いてなされたも
ので、素子分離機能を十分に発揮でき、しかもＰＩＮ素
子の特性劣化が避けられるようにした光電変換装置を提
供することを目的とするものである。
ので、素子分離機能を十分に発揮でき、しかもＰＩＮ素
子の特性劣化が避けられるようにした光電変換装置を提
供することを目的とするものである。
【０００９】
【課題を解決するための手段】このため、本発明では、
素子分離された複数の画素電極上にＰＩＮ構造を有する
非単結晶半導体層が積層されている構造の光電変換装置
において、上記画素電極上のＰ型、もしくはＮ型のド−
ピング層が少なくとも微結晶構造を含み、かつ上記画素
電極以外の領域上のＰ型、もしくはＮ型のド−ピング層
が非晶質である。
素子分離された複数の画素電極上にＰＩＮ構造を有する
非単結晶半導体層が積層されている構造の光電変換装置
において、上記画素電極上のＰ型、もしくはＮ型のド−
ピング層が少なくとも微結晶構造を含み、かつ上記画素
電極以外の領域上のＰ型、もしくはＮ型のド−ピング層
が非晶質である。
【００１０】［作 用］従って、本発明では、画素電極
上のＮ層、またはＰ層のみを選択的に結晶化させること
で、ＰＩＮ構造を連続的に形成することが可能であるた
め、パタ−ニング行程による素子特性の劣化は起こら
ず、更に、微結晶構造を含むド−ピング層と非晶質ド−
ピング層との導電率の違いから素子分離も可能となる。
上のＮ層、またはＰ層のみを選択的に結晶化させること
で、ＰＩＮ構造を連続的に形成することが可能であるた
め、パタ−ニング行程による素子特性の劣化は起こら
ず、更に、微結晶構造を含むド−ピング層と非晶質ド−
ピング層との導電率の違いから素子分離も可能となる。
【００１１】なお、本発明の中で使用している上述の
「微結晶構造」とは、数１０Åから数１００Åの粒径を
示す微小な結晶粒が非晶質中に混在した構造と定義す
る。なお、結晶粒の粒径は、Ｘ線回折法およびラマン分
光法などにより求めることができる。
「微結晶構造」とは、数１０Åから数１００Åの粒径を
示す微小な結晶粒が非晶質中に混在した構造と定義す
る。なお、結晶粒の粒径は、Ｘ線回折法およびラマン分
光法などにより求めることができる。
【００１２】そして、本発明においては、微結晶構造を
含むド−ピング層と非晶質ド−ピング層との導電率の比
が１０3 以上であれば、素子分離は可能であり、１０4
以上であればより好ましい。
含むド−ピング層と非晶質ド−ピング層との導電率の比
が１０3 以上であれば、素子分離は可能であり、１０4
以上であればより好ましい。
【００１３】また、本発明は画素電極上のＮ層、または
Ｐ層のみが選択的に結晶化されるように画素電極材料、
画素電極以外の材料、成膜方法、成膜条件を選択するこ
とにより、所望の構造を実現できる。例えば、ＳｉＨ
4 、Ｈ2 、ＰＨ3 ガスを用いて通常の高周波プラズマＣ
ＶＤ法により、Ｎ型のシリコンを作成する場合、例え
ば、Ｈ2 流量を増加させることにより、非晶質シリコン
から微結晶構造を含むシリコンへと構造を変化させるこ
とが可能であることが知られているが、例えば、ガラス
基板上に作成されたシリコン膜が結晶化される直前の作
成条件の近傍において、金属や多結晶シリコン上には微
結晶構造を含むシリコンが成長し、かつガラス基板や二
酸化シリコン上には非晶質シリコンが成長するというよ
うな製作条件が存在するということを我々が見出してい
る。その結果、本発明ではこのような作成条件を適当に
選択することで達成される。なお、この場合、成膜時に
例えば弗素、塩素を含むガスを導入しても良く、中でも
弗素を含むガスを用いて成膜した場合には選択性が十分
な作成条件となり、設計範囲が拡がり、本発明の構成を
実現するのに都合が良い。これには例えば、ＳｉＦ4 、
Ｈ2 ガスを用いたＨＲ−ｃｖｄ法（Hydrogen Radical e
nhanced Chemical Vapor Deposition ）、ＳｉＨ4、Ｆ2
ガスを用いた化学堆積法などがある。
Ｐ層のみが選択的に結晶化されるように画素電極材料、
画素電極以外の材料、成膜方法、成膜条件を選択するこ
とにより、所望の構造を実現できる。例えば、ＳｉＨ
4 、Ｈ2 、ＰＨ3 ガスを用いて通常の高周波プラズマＣ
ＶＤ法により、Ｎ型のシリコンを作成する場合、例え
ば、Ｈ2 流量を増加させることにより、非晶質シリコン
から微結晶構造を含むシリコンへと構造を変化させるこ
とが可能であることが知られているが、例えば、ガラス
基板上に作成されたシリコン膜が結晶化される直前の作
成条件の近傍において、金属や多結晶シリコン上には微
結晶構造を含むシリコンが成長し、かつガラス基板や二
酸化シリコン上には非晶質シリコンが成長するというよ
うな製作条件が存在するということを我々が見出してい
る。その結果、本発明ではこのような作成条件を適当に
選択することで達成される。なお、この場合、成膜時に
例えば弗素、塩素を含むガスを導入しても良く、中でも
弗素を含むガスを用いて成膜した場合には選択性が十分
な作成条件となり、設計範囲が拡がり、本発明の構成を
実現するのに都合が良い。これには例えば、ＳｉＦ4 、
Ｈ2 ガスを用いたＨＲ−ｃｖｄ法（Hydrogen Radical e
nhanced Chemical Vapor Deposition ）、ＳｉＨ4、Ｆ2
ガスを用いた化学堆積法などがある。
【００１４】本発明に用いられる非単結晶半導体層の母
材として好適なものにはＳｉが挙げられるが、所望の特
性を得るために、Ｇｅ、Ｃ、Ｏ、Ｎなどの中から選択的
に少なくとも１種類を含有させ、バンドギャップを調整
することも可能である。
材として好適なものにはＳｉが挙げられるが、所望の特
性を得るために、Ｇｅ、Ｃ、Ｏ、Ｎなどの中から選択的
に少なくとも１種類を含有させ、バンドギャップを調整
することも可能である。
【００１５】本発明においては、画素電極上のド−ピン
グ層はＮ型でもＰ型でも構わず、例えばＮ型の場合に
は、画素電極／Ｎ層／Ｉ層／Ｐ層の順に積層され、また
Ｐ型の場合には、画素電極／Ｐ層／Ｉ層／Ｎ層の順に堆
積されることになる。この場合、Ｐ型不純物としては非
単結晶半導体を構成する元素が主として周期律表第IV族
の元素、例えばＳｉ、Ｃ、Ｇｅなどより構成される場合
には周期律表第III 族の元素が用いられるが、そのなか
でもＢ、Ｇａが好適である。また、Ｎ型不純物としては
周期律表第III 族の元素が用いられるが、そのなかでも
Ｐ、Ａｓ、Ｓｂが好適である。
グ層はＮ型でもＰ型でも構わず、例えばＮ型の場合に
は、画素電極／Ｎ層／Ｉ層／Ｐ層の順に積層され、また
Ｐ型の場合には、画素電極／Ｐ層／Ｉ層／Ｎ層の順に堆
積されることになる。この場合、Ｐ型不純物としては非
単結晶半導体を構成する元素が主として周期律表第IV族
の元素、例えばＳｉ、Ｃ、Ｇｅなどより構成される場合
には周期律表第III 族の元素が用いられるが、そのなか
でもＢ、Ｇａが好適である。また、Ｎ型不純物としては
周期律表第III 族の元素が用いられるが、そのなかでも
Ｐ、Ａｓ、Ｓｂが好適である。
【００１６】また、本発明には画素電極としてＡｌ、Ｃ
ｒ、Ｎｉ、Ｗ、Ｔｉ、Ｍｏ、Ｉｎ、Ｐｔ、Ａｕなどの金
属、および、それらを含む合金やＩＴＯ、ＺｎＯX 、Ｉ
ｒＯX 、ＳｎＯX などの金属酸化物、高濃度不純物添加
多結晶Ｓｉなどを用いることができ、更に画素電極以外
の材料としてはガラス、ＳｉＯ2 、ＳｉＮX 、ＳｉＯＮ
などの無機材料、ポリイミドなどの有機材料を用いるこ
とができる。
ｒ、Ｎｉ、Ｗ、Ｔｉ、Ｍｏ、Ｉｎ、Ｐｔ、Ａｕなどの金
属、および、それらを含む合金やＩＴＯ、ＺｎＯX 、Ｉ
ｒＯX 、ＳｎＯX などの金属酸化物、高濃度不純物添加
多結晶Ｓｉなどを用いることができ、更に画素電極以外
の材料としてはガラス、ＳｉＯ2 、ＳｉＮX 、ＳｉＯＮ
などの無機材料、ポリイミドなどの有機材料を用いるこ
とができる。
【００１７】従って、本発明においては画素電極上のド
−ピング層のみを選択的に結晶化させることを特徴とし
ているため、画素電極とＰＩＮ素子の組合わせとして
は、例えばＮ+ 型多結晶Ｓｉ／Ｎ型Ｓｉ／Ｉ型非晶質Ｓ
ｉ／Ｐ型微結晶質ＳｉＣという構成や、Ｃｒ／Ｎ型Ｓｉ
Ｃ／Ｉ型非晶質ＳｉＧｅ／Ｐ型非晶質Ｓｉという構成で
もよく、所望の特性が得られるような構成にすることが
可能である。
−ピング層のみを選択的に結晶化させることを特徴とし
ているため、画素電極とＰＩＮ素子の組合わせとして
は、例えばＮ+ 型多結晶Ｓｉ／Ｎ型Ｓｉ／Ｉ型非晶質Ｓ
ｉ／Ｐ型微結晶質ＳｉＣという構成や、Ｃｒ／Ｎ型Ｓｉ
Ｃ／Ｉ型非晶質ＳｉＧｅ／Ｐ型非晶質Ｓｉという構成で
もよく、所望の特性が得られるような構成にすることが
可能である。
【００１８】［実施例］以下、本発明の実施例を図面を
参照して、具体的に説明する。
参照して、具体的に説明する。
【００１９】図１には本発明の光電変換装置の一例が示
されている。ここでは、ガラス基板１０１上にＣｒをス
パッタリング法により１０００Å成膜後、通常のフォト
リソグラフィ−法を用いて画素電極１０２を形成する。
次に高周波プラズマＣＶＤ法により、Ｎ型微結晶シリコ
ン１０３、Ｎ型非晶質シリコン１０３’を選択し結晶化
条件で５００Å、Ｉ型非結晶質シリコン１０４を、８０
００Å、Ｐ型微結晶シリコン１０５を２００Åを連続成
膜し、最後に、透明電極１０６としてＩＴＯを１０００
Å形成する。この時のＮ層、Ｉ層、Ｐ層の作成条件を表
１に示す。
されている。ここでは、ガラス基板１０１上にＣｒをス
パッタリング法により１０００Å成膜後、通常のフォト
リソグラフィ−法を用いて画素電極１０２を形成する。
次に高周波プラズマＣＶＤ法により、Ｎ型微結晶シリコ
ン１０３、Ｎ型非晶質シリコン１０３’を選択し結晶化
条件で５００Å、Ｉ型非結晶質シリコン１０４を、８０
００Å、Ｐ型微結晶シリコン１０５を２００Åを連続成
膜し、最後に、透明電極１０６としてＩＴＯを１０００
Å形成する。この時のＮ層、Ｉ層、Ｐ層の作成条件を表
１に示す。
【００２０】
【表１】 また、本発明と従来例との比較のため、上記実施例と同
様の作成条件を用いて、従来例（図３及び図４参照）に
ついて、そこで採用されている行程にしたがって光電変
換素子を作成し、その暗電流を評価した結果によれば、
従来例では印加電圧７Ｖでの暗電流が約１×１０-9Ａ／
ｃｍ2 となり、本発明の優位性が確認できる。また、本
発明では素子分離特性も、従来と同等で良好な特性を示
している。
様の作成条件を用いて、従来例（図３及び図４参照）に
ついて、そこで採用されている行程にしたがって光電変
換素子を作成し、その暗電流を評価した結果によれば、
従来例では印加電圧７Ｖでの暗電流が約１×１０-9Ａ／
ｃｍ2 となり、本発明の優位性が確認できる。また、本
発明では素子分離特性も、従来と同等で良好な特性を示
している。
【００２１】次に、上記実施例に示した光電変換装置
を、本発明者らが既に特開昭63-278269 号公報に提案し
た走査回路、読出し回路上に積層した態様について具体
的に説明する。
を、本発明者らが既に特開昭63-278269 号公報に提案し
た走査回路、読出し回路上に積層した態様について具体
的に説明する。
【００２２】図２(a) において、ｎ型シリコン基板２０
１上にエピタキシャル成長によりコレクタ領域となるｎ
- 層２０２が形成され、その中にｐベース領域２０３、
さらにｎ+ エミッタ領域２０４が形成されバイポーラト
ランジスタを構成している。
１上にエピタキシャル成長によりコレクタ領域となるｎ
- 層２０２が形成され、その中にｐベース領域２０３、
さらにｎ+ エミッタ領域２０４が形成されバイポーラト
ランジスタを構成している。
【００２３】ｐベース領域２０３は隣接画素と分離され
ており、また、水平方向に隣接するｐベース領域との間
には酸化膜２０５を挟んでゲート電極２０６が形成され
ている。したがって隣接するｐベース領域２０３を各々
ソース・ドレイン領域としてｐチャンネルＭＯＳトラン
ジスタが構成されている。ゲート電極２０６はｐベース
領域２０３の電位を制御するためのキャパシタとしても
働いている。
ており、また、水平方向に隣接するｐベース領域との間
には酸化膜２０５を挟んでゲート電極２０６が形成され
ている。したがって隣接するｐベース領域２０３を各々
ソース・ドレイン領域としてｐチャンネルＭＯＳトラン
ジスタが構成されている。ゲート電極２０６はｐベース
領域２０３の電位を制御するためのキャパシタとしても
働いている。
【００２４】さらに、絶縁層２０７を形成した後、エミ
ッタ電極２０８、およびベース電極２０８’を形成す
る。
ッタ電極２０８、およびベース電極２０８’を形成す
る。
【００２５】その後、絶縁層２０９としてＳｉＯ2 を形
成し、続いて電極２１１としてｎ+ 型多結晶シリコンを
ＣＶＤ法により形成し、画素ごとに分離する。ここで電
極２１１は電極２０８’と電気的に接続している。
成し、続いて電極２１１としてｎ+ 型多結晶シリコンを
ＣＶＤ法により形成し、画素ごとに分離する。ここで電
極２１１は電極２０８’と電気的に接続している。
【００２６】次に高周波プラズマＣＶＤ法により、Ｎ型
微結晶シリコン２１２、Ｎ型非晶質シリコン２１２’を
選択し結晶化条件で１０００Å、Ｉ型非結晶質シリコン
２１３を、１００００Å、Ｐ型微結晶シリコン２１４を
１０００Åを連続成膜し、最後に、透明電極２１５とし
てＩＴＯを１０００Å形成する。
微結晶シリコン２１２、Ｎ型非晶質シリコン２１２’を
選択し結晶化条件で１０００Å、Ｉ型非結晶質シリコン
２１３を、１００００Å、Ｐ型微結晶シリコン２１４を
１０００Åを連続成膜し、最後に、透明電極２１５とし
てＩＴＯを１０００Å形成する。
【００２７】また、コレクタ電極２１７が基板２０１の
裏面にオ−ミック接続されている。
裏面にオ−ミック接続されている。
【００２８】したがって、一画素の等価回路は図２(b)
のように、結晶シリコンで構成されるバイポーラトラン
ジスタ７３１のベースに、ｐチャンネルＭＯＳトランジ
スタ７３２とキャパシタ７３３及び実施例１と同様の光
電変換装置７３４が接続され、ベースに電位を与えるた
めの端子７３５と、ｐチャンネルＭＯＳトランジスタ７
３２およびキャパシタ７３３を駆動するための端子７３
６と、センサ電極７３７と、エミッタ電極７３８、コレ
クタ電極７３９とで表わされる。
のように、結晶シリコンで構成されるバイポーラトラン
ジスタ７３１のベースに、ｐチャンネルＭＯＳトランジ
スタ７３２とキャパシタ７３３及び実施例１と同様の光
電変換装置７３４が接続され、ベースに電位を与えるた
めの端子７３５と、ｐチャンネルＭＯＳトランジスタ７
３２およびキャパシタ７３３を駆動するための端子７３
６と、センサ電極７３７と、エミッタ電極７３８、コレ
クタ電極７３９とで表わされる。
【００２９】図２(c) は図２(a) および図２(b) で示し
た一画素セル７４０を３×３の２次元マトリックス配置
した回路構成図である。
た一画素セル７４０を３×３の２次元マトリックス配置
した回路構成図である。
【００３０】同図において、一画素セル７４０のコレク
タ電極７４１は全画素にそれぞれ設けられ、センサ電極
７４２も全画素にそれぞれ設けられている。また、PMOS
トランジスタのゲート電極およびキャパシタ電極は行ご
とに駆動配線７４３，７４３’，７４３''と接続され、
垂直シフトトランジスタ(V.S.R) ７４４と接続されてい
る。またエミッタ電極は列ごとに信号読出しのための垂
直配線７４６，７４６',７４６''と接続されている。垂
直配線７４６，７４６' ，７４６''はそれぞれ垂直配線
の電荷をリセットするためのスイッチ７４７, ７４７',
７４７''と読出しスイッチ７５０, ７５０',７５０''に
接続されている。リセットスイッチ７４７, ７４７',７
４７''のゲート電極は垂直配線リセットパルスを印加す
るための端子７４８に共通接続され、また、ソース電極
は垂直ラインリセット電圧を印加するための端子７４９
に共通接続されている。読出しスイッチ７５０, ７５
０',７５０''のゲート電極はそれぞれ配線７５１, ７５
１',７５１''を介して水平シフトレジスタ(H.S.R) ７５
２に接続されており、またドレイン電極は水平読出し配
線７５３を介して出力アンプ７５７に接続されている。
水平読出し配線７５３は水平読出し配線の電荷をリセッ
トするためのスイッチ７５４に接続されている。
タ電極７４１は全画素にそれぞれ設けられ、センサ電極
７４２も全画素にそれぞれ設けられている。また、PMOS
トランジスタのゲート電極およびキャパシタ電極は行ご
とに駆動配線７４３，７４３’，７４３''と接続され、
垂直シフトトランジスタ(V.S.R) ７４４と接続されてい
る。またエミッタ電極は列ごとに信号読出しのための垂
直配線７４６，７４６',７４６''と接続されている。垂
直配線７４６，７４６' ，７４６''はそれぞれ垂直配線
の電荷をリセットするためのスイッチ７４７, ７４７',
７４７''と読出しスイッチ７５０, ７５０',７５０''に
接続されている。リセットスイッチ７４７, ７４７',７
４７''のゲート電極は垂直配線リセットパルスを印加す
るための端子７４８に共通接続され、また、ソース電極
は垂直ラインリセット電圧を印加するための端子７４９
に共通接続されている。読出しスイッチ７５０, ７５
０',７５０''のゲート電極はそれぞれ配線７５１, ７５
１',７５１''を介して水平シフトレジスタ(H.S.R) ７５
２に接続されており、またドレイン電極は水平読出し配
線７５３を介して出力アンプ７５７に接続されている。
水平読出し配線７５３は水平読出し配線の電荷をリセッ
トするためのスイッチ７５４に接続されている。
【００３１】リセットスイッチ７５４は水平配線リセッ
トバルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。
トバルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。
【００３２】最後にアンプ７５７の出力は端子７５８か
らとり出される。
らとり出される。
【００３３】以下、図２(a) 〜図２(c) を用いて動作を
簡単に説明する。
簡単に説明する。
【００３４】図２(a) の光吸収層２１４で入射された光
が吸収され、発生したキャリアがベース領域２０３内に
蓄積される。
が吸収され、発生したキャリアがベース領域２０３内に
蓄積される。
【００３５】図２(c) の垂直シフトレジスタから出力さ
れる駆動パルスが駆動配線７４３に現われると、キャパ
シタを介してベース電位が上昇し、１行目の画素から光
量に応じた信号電荷が垂直配線７４６, ７４６',７４
６''にそれぞれとり出される。
れる駆動パルスが駆動配線７４３に現われると、キャパ
シタを介してベース電位が上昇し、１行目の画素から光
量に応じた信号電荷が垂直配線７４６, ７４６',７４
６''にそれぞれとり出される。
【００３６】次に、水平シフトレジスタ７５２から走査
パルスが７５１, ７５１',７５１''に順次出力される
と、スイッチ７５０, ７５０',７５０''が順にＯＮ，Ｏ
ＦＦ制御され、信号がアンプ７５７を通して出力端子７
５８にとり出される。この際リセットスイッチ７５４は
スイッチ７５０, ７５０',７５０''が順番にＯＮ動作す
る間にＯＮ状態となり、水平配線７５３の残留電荷を除
去している。 次に垂直ラインリセットスイッチ７４
７, ７４７',７４７''がＯＮ状態となり、垂直配線７４
６，７４６' ，７４６''の残留電荷が除去される。そし
て垂直シフトレジスタ７４４から駆動配線７４３に負方
向のパルスが印加されると一行目の各画素のPMOSトラン
ジスタがＯＮ状態となり、各画素のベース残留電荷が除
去され、初期化される。
パルスが７５１, ７５１',７５１''に順次出力される
と、スイッチ７５０, ７５０',７５０''が順にＯＮ，Ｏ
ＦＦ制御され、信号がアンプ７５７を通して出力端子７
５８にとり出される。この際リセットスイッチ７５４は
スイッチ７５０, ７５０',７５０''が順番にＯＮ動作す
る間にＯＮ状態となり、水平配線７５３の残留電荷を除
去している。 次に垂直ラインリセットスイッチ７４
７, ７４７',７４７''がＯＮ状態となり、垂直配線７４
６，７４６' ，７４６''の残留電荷が除去される。そし
て垂直シフトレジスタ７４４から駆動配線７４３に負方
向のパルスが印加されると一行目の各画素のPMOSトラン
ジスタがＯＮ状態となり、各画素のベース残留電荷が除
去され、初期化される。
【００３７】次に垂直シフトレジスタ７４４から出力さ
れる駆動パルスが駆動配線７４３’に現われ、２行目の
画素の信号電荷が、同様にとり出される。
れる駆動パルスが駆動配線７４３’に現われ、２行目の
画素の信号電荷が、同様にとり出される。
【００３８】次に３行目の画素の信号電荷のとり出しも
同様に行われる。
同様に行われる。
【００３９】以上の動作を繰り返すことにより本装置は
動作をする。
動作をする。
【００４０】なお、以上説明した実施例では、本発明者
等の発明による回路例を示したが、本装置を一般に知ら
れる光電変換装置の回路に適用しても構わない。
等の発明による回路例を示したが、本装置を一般に知ら
れる光電変換装置の回路に適用しても構わない。
【００４１】
【発明の効果】本発明は、以上説明したようになり、Ｐ
ＩＮ構造の光電変換素子を通常のフォトリソグラフィ−
行程を用いずに連続的に形成できるため、例えば、従来
における問題点であったＰＩＮ素子のＮ／Ｉ界面、また
はＰ／Ｉ界面で発生する欠陥による素子特性の劣化を防
ぐことができる。また、素子分離機能は画素電極上の微
結晶質ド−ピング層と画素電極以外の領域上の非晶質ド
−ピング層との導電率の比に依るため、従来のようにＰ
ＩＮ素子全体をエッチングする必要も無く、従って、エ
ッチングによる素子特性の劣化も当然起こらない。
ＩＮ構造の光電変換素子を通常のフォトリソグラフィ−
行程を用いずに連続的に形成できるため、例えば、従来
における問題点であったＰＩＮ素子のＮ／Ｉ界面、また
はＰ／Ｉ界面で発生する欠陥による素子特性の劣化を防
ぐことができる。また、素子分離機能は画素電極上の微
結晶質ド−ピング層と画素電極以外の領域上の非晶質ド
−ピング層との導電率の比に依るため、従来のようにＰ
ＩＮ素子全体をエッチングする必要も無く、従って、エ
ッチングによる素子特性の劣化も当然起こらない。
【００４２】即ち、本発明により、従来ＰＩＮ構造にお
いて必要とされていた素子分離行程が不要となるばかり
でなく、素子分離行程で生じていた素子特性の劣化も防
ぐことができ、かつ素子分離機能も兼ね備えた高性能な
光電変換装置が可能となる。
いて必要とされていた素子分離行程が不要となるばかり
でなく、素子分離行程で生じていた素子特性の劣化も防
ぐことができ、かつ素子分離機能も兼ね備えた高性能な
光電変換装置が可能となる。
【図１】本発明の光電変換装置の一実施例を示す概略的
な断面構造図である。
な断面構造図である。
【図２(a) 】本発明の光電変換装置の別の実施例の受光
部付近の概略的断面図である。
部付近の概略的断面図である。
【図２(b) 】１画素の等価回路である。
【図２(c) 】本光電変換装置の全体の等価回路及びブロ
ック図である。
ック図である。
【図３】従来例を示す概略断面図である。
【図４】従来例を示す概略断面図である。
１０１ ガラス基板 １０２ Ｃｒ電極 １０３ Ｎ型微結晶シリコン １０３’ Ｎ型非晶質シリコン １０４ Ｉ型非晶質シリコン １０５ Ｐ型微結晶シリコン １０６ ＩＴＯ電極 ２０１ ｎ型シリコン基板 ２０２ ｎ- 層 ２０３ ｐベ−ス領域 ２０４ ｎ+ エミッタ領域 ２０５ 酸化膜 ２０６ ゲ−ト電極 ２０７ 絶縁層 ２０８ エミッタ電極 ２０８´ ベ−ス電極 ２０９ 絶縁層 ２１１ 画素電極 ２１２ ｎ型微結晶シリコン ２１２’ ｎ型非晶質シリコン ２１３ Ｉ型非晶質シリコン ２１４ Ｐ型微結晶シリコン ２１５ 透明電極 ２１７ コレクタ電極 ７３１ バイポ−ラトランジスタ ７３２ ｐチャンネルＭＯＳトランジスタ ７３３ キャパシタ ７３４ 光電変換装置 ７３５、７３６ 端子 ７３７ センサ電極 ７３８ エミッタ電極 ７３９ コレクタ電極 ７４０ 一画素セル ７４１ コレクタ電極 ７４２ センサ電極 ７４３、７４３´、７４３″ 駆動配線 ７４４ 垂直シフトレジスタ（ＶＳＲ） ７４６、７４６´、７４６″ 垂直配線 ７４７、７４７´、７４７″ リセットスイッチ ７５０、７５０´、７５０″ 読出しスイッチ ７５１、７５１´、７５１″ 配線 ７５２ 水平シフトレジスタ（ＨＳＲ） ７５３ 水平読出し配線 ７５４ リセットスイッチ ７５５ 端子 ７５６ 端子 ７５７ アンプ ７５８ 端子 ３０１ 基体 ３０２ 画素電極 ３０３ 光伝導性膜 ３０４ 透明電極 ４０１ 基体 ４０２ 画素電極 ４０３ 高濃度不純物添加層 ４０３’ 画素分離領域 ４０４ 光導電性膜 ４０５ 透明電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/14 - 27/148 H01L 29/762 - 29/768 H01L 31/10
Claims (3)
- 【請求項１】 素子分離された複数の画素電極上にＰＩ
Ｎ構造を有する非単結晶半導体層が積層されている構造
の光電変換装置において、上記画素電極上のＰ型、もし
くはＮ型のド−ピング層が少なくとも微結晶構造を含
み、かつ上記画素電極以外の領域上のＰ型、もしくはＮ
型のド−ピング層が非晶質であることを特徴とする光電
変換装置。 - 【請求項２】 上記非単結晶半導体層が少なくともシリ
コンを含むことを特徴とする請求項１に記載の光電変換
装置。 - 【請求項３】 上記非単結晶半導体層が電荷蓄積部、駆
動回路、走査回路、読出し回路のうち少なくとも１つが
形成されている基板上に積層されていることを特徴とす
る請求項１に記載の光電変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012596A JP2765635B2 (ja) | 1991-01-11 | 1991-01-11 | 光電変換装置 |
| US07/815,029 US5245201A (en) | 1991-01-11 | 1991-12-31 | Photoelectric converting device and image processing apparatus utilizing the same |
| CA002058778A CA2058778C (en) | 1991-01-11 | 1992-01-06 | Photoelectric converting device and image processing apparatus utilizing the same |
| EP92100365A EP0494694B1 (en) | 1991-01-11 | 1992-01-10 | Photoelectric converting device and image processing apparatus utilizing the same |
| DE69227602T DE69227602T2 (de) | 1991-01-11 | 1992-01-10 | Photoelektrischer Wandler und Bildverarbeitungsgerät denselben verwended |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012596A JP2765635B2 (ja) | 1991-01-11 | 1991-01-11 | 光電変換装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP2765635B2 true JP2765635B2 (ja) | 1998-06-18 |
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ID=11809733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012596A Expired - Fee Related JP2765635B2 (ja) | 1991-01-11 | 1991-01-11 | 光電変換装置 |
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| Country | Link |
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| EP (1) | EP0494694B1 (ja) |
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|---|---|---|---|---|
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| US5821563A (en) * | 1990-12-25 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device free from reverse leakage and throw leakage |
| CA2113499C (en) * | 1993-01-19 | 1999-10-19 | Yoshio Uchikata | Ink jet recording apparatus provided with means for calculating waste ink amount, and information processing system provided with such an ink jet recording apparatus |
| KR100294026B1 (ko) | 1993-06-24 | 2001-09-17 | 야마자끼 순페이 | 전기광학장치 |
| US5818052A (en) * | 1996-04-18 | 1998-10-06 | Loral Fairchild Corp. | Low light level solid state image sensor |
| US5844265A (en) * | 1996-07-11 | 1998-12-01 | Synaptics, Incorporated | Sense amplifier for high-density imaging array |
| US5838176A (en) * | 1996-07-11 | 1998-11-17 | Foveonics, Inc. | Correlated double sampling circuit |
| JP4027465B2 (ja) * | 1997-07-01 | 2007-12-26 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置およびその製造方法 |
| DE19737561C1 (de) * | 1997-08-28 | 1999-04-15 | Forschungszentrum Juelich Gmbh | Mehrfarbensensor |
| US5952686A (en) * | 1997-12-03 | 1999-09-14 | Hewlett-Packard Company | Salient integration mode active pixel sensor |
| JPH11274454A (ja) * | 1998-03-19 | 1999-10-08 | Canon Inc | 固体撮像装置及びその形成方法 |
| US6114739A (en) * | 1998-10-19 | 2000-09-05 | Agilent Technologies | Elevated pin diode active pixel sensor which includes a patterned doped semiconductor electrode |
| US6018187A (en) * | 1998-10-19 | 2000-01-25 | Hewlett-Packard Cmpany | Elevated pin diode active pixel sensor including a unique interconnection structure |
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| US6713796B1 (en) | 2001-01-19 | 2004-03-30 | Dalsa, Inc. | Isolated photodiode |
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|---|---|---|---|---|
| US4523214A (en) * | 1981-07-03 | 1985-06-11 | Fuji Photo Film Co., Ltd. | Solid state image pickup device utilizing microcrystalline and amorphous silicon |
| JPS5840985A (ja) * | 1981-09-04 | 1983-03-10 | Hitachi Ltd | 固体撮像素子 |
| JPS6047574A (ja) * | 1983-08-26 | 1985-03-14 | Toshiba Corp | 固体撮像装置 |
| JPS60161664A (ja) * | 1984-02-01 | 1985-08-23 | Sharp Corp | 密着型二次元画像読取装置 |
| US4878097A (en) * | 1984-05-15 | 1989-10-31 | Eastman Kodak Company | Semiconductor photoelectric conversion device and method for making same |
| JPS6149569A (ja) * | 1984-08-17 | 1986-03-11 | Matsushita Electronics Corp | 固体撮像装置 |
| JPS61216358A (ja) * | 1985-03-20 | 1986-09-26 | Fuji Electric Co Ltd | 視覚センサ |
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| DE68927845T2 (de) * | 1988-09-30 | 1997-08-07 | Kanegafuchi Chemical Ind | Sonnenzelle mit einer durchsichtigen Elektrode |
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- 1991-01-11 JP JP3012596A patent/JP2765635B2/ja not_active Expired - Fee Related
- 1991-12-31 US US07/815,029 patent/US5245201A/en not_active Expired - Fee Related
-
1992
- 1992-01-06 CA CA002058778A patent/CA2058778C/en not_active Expired - Fee Related
- 1992-01-10 EP EP92100365A patent/EP0494694B1/en not_active Expired - Lifetime
- 1992-01-10 DE DE69227602T patent/DE69227602T2/de not_active Expired - Fee Related
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| US5245201A (en) | 1993-09-14 |
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| CA2058778A1 (en) | 1992-07-12 |
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| EP0494694A2 (en) | 1992-07-15 |
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