JPH05190657A - 半導体基板およびその製造方法 - Google Patents
半導体基板およびその製造方法Info
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- JPH05190657A JPH05190657A JP537092A JP537092A JPH05190657A JP H05190657 A JPH05190657 A JP H05190657A JP 537092 A JP537092 A JP 537092A JP 537092 A JP537092 A JP 537092A JP H05190657 A JPH05190657 A JP H05190657A
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Abstract
(57)【要約】
【目的】 SOI 構造の半導体基板に関し，バイCMOS構成
の集積回路の形成に適したSOI 構造の基板を提供可能と
すること目的とする。 【構成】 シリコンウエハの表面に高さの異なるメサを
形成し, これらのメサを, 上表面が平坦な絶縁層で埋め
込んだのち, この絶縁層を介してシリコンウエハを別の
シリコンウエハと接着する。第１のシリコンウエハの裏
面を, 前記絶縁層が表出するまで研磨し, 上記メサを島
状に分離する。これら島状の半導体層は,最初のメサの
高さに応じて, MOS トランジスタに適した厚さおよびバ
イポーラトランジスタに適した厚さを有する。
の集積回路の形成に適したSOI 構造の基板を提供可能と
すること目的とする。 【構成】 シリコンウエハの表面に高さの異なるメサを
形成し, これらのメサを, 上表面が平坦な絶縁層で埋め
込んだのち, この絶縁層を介してシリコンウエハを別の
シリコンウエハと接着する。第１のシリコンウエハの裏
面を, 前記絶縁層が表出するまで研磨し, 上記メサを島
状に分離する。これら島状の半導体層は,最初のメサの
高さに応じて, MOS トランジスタに適した厚さおよびバ
イポーラトランジスタに適した厚さを有する。
Description
【０００１】
【産業上の利用分野】本発明はSOI(silicon on insulat
or) 構造の半導体基板, とくに, シリコン基板を絶縁層
を介して支持基板と貼り合わせて成る半導体基板に関す
る。
or) 構造の半導体基板, とくに, シリコン基板を絶縁層
を介して支持基板と貼り合わせて成る半導体基板に関す
る。
【０００２】
【従来の技術】CMOSの低消費電力の特徴とバイポーラト
ランジスタの高駆動能力の特徴を生かすために, 同一チ
ップ上にCMOSトランジスタとバイポーラトランジスタを
形成したいわゆるバイCMOS構造が一部の製品に適用され
ている。しかし, SOI 構造の基板にバイCMOS構造を形成
する場合に, 両タイプのトランジスタの特徴を生かすた
めには, CMOSトランジスタを形成する領域とバイポーラ
トランジスタを形成する領域とで, シリコン層の厚さを
変える必要がある。例えばMOS トランジスタの短チャネ
ル効果を抑制するためには, SOI 構造のシリコン層の厚
さは, およそ1000Å以下でなければならないが, このよ
うな薄いシリコン層には, バイポーラトランジスタのコ
レクタ部分が形成できないからである。
ランジスタの高駆動能力の特徴を生かすために, 同一チ
ップ上にCMOSトランジスタとバイポーラトランジスタを
形成したいわゆるバイCMOS構造が一部の製品に適用され
ている。しかし, SOI 構造の基板にバイCMOS構造を形成
する場合に, 両タイプのトランジスタの特徴を生かすた
めには, CMOSトランジスタを形成する領域とバイポーラ
トランジスタを形成する領域とで, シリコン層の厚さを
変える必要がある。例えばMOS トランジスタの短チャネ
ル効果を抑制するためには, SOI 構造のシリコン層の厚
さは, およそ1000Å以下でなければならないが, このよ
うな薄いシリコン層には, バイポーラトランジスタのコ
レクタ部分が形成できないからである。
【０００３】
【発明が解決しようとする課題】SOI 構造の基板を製造
する手法としては, SiO2層上に堆積された多結晶シリコ
ン層を, レーザのようなエネルギービームの照射によっ
て再結晶化する方法, シリコンウエハに酸素をイオン注
入して, その所定深さにSiO2層を形成するいわゆるSIMO
X 法, あるいは，SiO2層を介して接着された二枚のシリ
コンウエハの一方を10μm ないしそれ以下の厚さに研磨
する方法等が提案されている。しかし, 現在のところ,
均一なシリコン層を形成することに主眼がおかれてお
り, 上記のようなバイCMOS構造の形成に適したSOI 基板
を製造するための実用性のある方法は見当たらない。
する手法としては, SiO2層上に堆積された多結晶シリコ
ン層を, レーザのようなエネルギービームの照射によっ
て再結晶化する方法, シリコンウエハに酸素をイオン注
入して, その所定深さにSiO2層を形成するいわゆるSIMO
X 法, あるいは，SiO2層を介して接着された二枚のシリ
コンウエハの一方を10μm ないしそれ以下の厚さに研磨
する方法等が提案されている。しかし, 現在のところ,
均一なシリコン層を形成することに主眼がおかれてお
り, 上記のようなバイCMOS構造の形成に適したSOI 基板
を製造するための実用性のある方法は見当たらない。
【０００４】本発明は, 上記貼り合わせ法に基づいて,
バイCMOS構造の形成に適したSOI 基板を製造可能とする
ことを目的とする。
バイCMOS構造の形成に適したSOI 基板を製造可能とする
ことを目的とする。
【０００５】
【課題を解決するための手段】上記目的は, 支持基板の
一表面に絶縁層を介して形成された半導体層から成り且
つ互いに電気的に分離されており且つ該絶縁層からの高
さが等しく厚さが異なる二つの島を備え, 各々の前記島
の周囲が前記上表面と同じ高さの上表面を有する絶縁層
によって埋められていることを特徴とする本発明に係る
半導体基板, または, 任意の厚さを有する半導体基板の
一表面に互いに分離して画定された第１の領域を覆う第
１のマスクを形成し, 該第１のマスクから表出する領域
における該半導体基板を前記表面から前記厚さより小さ
い第１の深さまでエッチングして該第１の領域に該半導
体基板の一部から成る第１のメサを形成し，該第１の領
域と前記エッチングされた領域に画定された第２の領域
とを覆う第２のマスクを形成し, 該第２のマスクから表
出する領域における該半導体基板を前記エッチングされ
た表面から前記第１の深さよりも小さい第２の深さまで
さらにエッチングして該半導体基板の一部から成り且つ
該第１のメサと分離された第２のメサを形成し, 少なく
とも前記第１の深さと第２の深さとの合計より所定値だ
け大きい厚さを有する絶縁層を該半導体基板における該
第１および第２のメサが形成された表面に堆積し, 該絶
縁層を該第１の領域上におけるその厚さが前記所定値に
なるまで平坦に研磨し, 前記研磨された該絶縁層を介し
て該半導体基板を支持基板と接着し, 該支持基板と接着
された該半導体基板を前記表面に対する裏面から該絶縁
層がちょうど表出するまで平坦に研磨する本発明に係る
半導体基板の製造方法,あるいは，上記と同様にして第
１のメサを形成したのち, 耐酸化性の材料から成り且つ
該第１の領域と前記エッチングされた領域に画定された
第２の領域とを覆う第２のマスクを形成し, 該第２のマ
スクから表出する該半導体基板の表面を酸化して該表面
に前記第１の深さより小さい厚さを有する酸化膜を形成
し, 少なくとも前記第１の深さより所定値だけ大きい厚
さを有する絶縁層を該半導体基板における該メサおよび
該酸化膜が形成された表面に堆積し, 以後上記と同様
に, 該絶縁層を該第１の領域上におけるその厚さが前記
所定値になるまで平坦に研磨し, 前記研磨された該絶縁
層を介して該半導体基板を支持基板と接着し, 該支持基
板と接着された該半導体基板を前記表面に対する裏面か
ら該絶縁層がちょうど表出するまで平坦に研磨する諸工
程を含むことを特徴とする本発明に係る半導体基板の製
造方法のいずれかによって達成される。
一表面に絶縁層を介して形成された半導体層から成り且
つ互いに電気的に分離されており且つ該絶縁層からの高
さが等しく厚さが異なる二つの島を備え, 各々の前記島
の周囲が前記上表面と同じ高さの上表面を有する絶縁層
によって埋められていることを特徴とする本発明に係る
半導体基板, または, 任意の厚さを有する半導体基板の
一表面に互いに分離して画定された第１の領域を覆う第
１のマスクを形成し, 該第１のマスクから表出する領域
における該半導体基板を前記表面から前記厚さより小さ
い第１の深さまでエッチングして該第１の領域に該半導
体基板の一部から成る第１のメサを形成し，該第１の領
域と前記エッチングされた領域に画定された第２の領域
とを覆う第２のマスクを形成し, 該第２のマスクから表
出する領域における該半導体基板を前記エッチングされ
た表面から前記第１の深さよりも小さい第２の深さまで
さらにエッチングして該半導体基板の一部から成り且つ
該第１のメサと分離された第２のメサを形成し, 少なく
とも前記第１の深さと第２の深さとの合計より所定値だ
け大きい厚さを有する絶縁層を該半導体基板における該
第１および第２のメサが形成された表面に堆積し, 該絶
縁層を該第１の領域上におけるその厚さが前記所定値に
なるまで平坦に研磨し, 前記研磨された該絶縁層を介し
て該半導体基板を支持基板と接着し, 該支持基板と接着
された該半導体基板を前記表面に対する裏面から該絶縁
層がちょうど表出するまで平坦に研磨する本発明に係る
半導体基板の製造方法,あるいは，上記と同様にして第
１のメサを形成したのち, 耐酸化性の材料から成り且つ
該第１の領域と前記エッチングされた領域に画定された
第２の領域とを覆う第２のマスクを形成し, 該第２のマ
スクから表出する該半導体基板の表面を酸化して該表面
に前記第１の深さより小さい厚さを有する酸化膜を形成
し, 少なくとも前記第１の深さより所定値だけ大きい厚
さを有する絶縁層を該半導体基板における該メサおよび
該酸化膜が形成された表面に堆積し, 以後上記と同様
に, 該絶縁層を該第１の領域上におけるその厚さが前記
所定値になるまで平坦に研磨し, 前記研磨された該絶縁
層を介して該半導体基板を支持基板と接着し, 該支持基
板と接着された該半導体基板を前記表面に対する裏面か
ら該絶縁層がちょうど表出するまで平坦に研磨する諸工
程を含むことを特徴とする本発明に係る半導体基板の製
造方法のいずれかによって達成される。
【０００６】
【作用】半導体基板の表面に高さの異なるメサを形成
し，これらを上表面が平坦な絶縁層で埋め込む。この半
導体基板を，前記絶縁層を介して支持基板と接着したの
ち，その裏面を，前記メサの底のレベルまで研磨する。
この状態では，各々のメサは，前記絶縁層によって分離
された島となる。これら島を構成するSOI 構造の半導体
層の厚さはメサの高さに等しい。したがって, 所望の厚
さの半導体層に相当する高さのメサを形成しておけばよ
い。MOS トランジスタを形成するための厚さ1000Å以下
の半導体層は, その周囲に所定厚さの選択酸化膜を形成
しておき, この酸化膜の厚さによって最終厚さを制御す
ることもできる。
し，これらを上表面が平坦な絶縁層で埋め込む。この半
導体基板を，前記絶縁層を介して支持基板と接着したの
ち，その裏面を，前記メサの底のレベルまで研磨する。
この状態では，各々のメサは，前記絶縁層によって分離
された島となる。これら島を構成するSOI 構造の半導体
層の厚さはメサの高さに等しい。したがって, 所望の厚
さの半導体層に相当する高さのメサを形成しておけばよ
い。MOS トランジスタを形成するための厚さ1000Å以下
の半導体層は, その周囲に所定厚さの選択酸化膜を形成
しておき, この酸化膜の厚さによって最終厚さを制御す
ることもできる。
【０００７】
【実施例】図１は本発明の一実施例の工程を説明するた
めの要部断面図である。シリコン基板の表面に, エネル
ギー25KeV,ドーズ量１E16/cm2 の砒素(As)イオンを注入
する。これにより, 表面から 0.3μm の深さにわたる高
濃度のｎ型領域(n+ ) が形成される。このシリコン基板
表面に厚さ約3000ÅのSiO2膜を堆積したのち, 同図(a)
に示すように, 例えばバイポーラトランジスタが形成さ
れる第１の素子形成領域の周囲におけるSiO2膜２とシリ
コン基板１を順次選択的にエッチングしてメサ1Aを形成
する。SiO2膜２は, レジストマスクを用いるリソグラフ
技術によりエッチングし, シリコン基板１は, SiO2膜２
をマスクとするRIE(反応性イオンエッチング) によりエ
ッチングする。メサ1Aの高さ(H1)は約１μm である。
めの要部断面図である。シリコン基板の表面に, エネル
ギー25KeV,ドーズ量１E16/cm2 の砒素(As)イオンを注入
する。これにより, 表面から 0.3μm の深さにわたる高
濃度のｎ型領域(n+ ) が形成される。このシリコン基板
表面に厚さ約3000ÅのSiO2膜を堆積したのち, 同図(a)
に示すように, 例えばバイポーラトランジスタが形成さ
れる第１の素子形成領域の周囲におけるSiO2膜２とシリ
コン基板１を順次選択的にエッチングしてメサ1Aを形成
する。SiO2膜２は, レジストマスクを用いるリソグラフ
技術によりエッチングし, シリコン基板１は, SiO2膜２
をマスクとするRIE(反応性イオンエッチング) によりエ
ッチングする。メサ1Aの高さ(H1)は約１μm である。
【０００８】次いで, 図１(b) に示すように, 例えばMO
S トランジスタが形成される第２の素子形成領域におけ
るシリコン基板１表面を覆うレジストマスク３を形成し
たのち, SiO2膜２およびレジストマスク３から表出する
シリコン基板１の表面を, さらに深さ約0.1 μm だけ異
方性エッチングしてメサ1Bを形成する。
S トランジスタが形成される第２の素子形成領域におけ
るシリコン基板１表面を覆うレジストマスク３を形成し
たのち, SiO2膜２およびレジストマスク３から表出する
シリコン基板１の表面を, さらに深さ約0.1 μm だけ異
方性エッチングしてメサ1Bを形成する。
【０００９】なお, メサ1Aおよび1Bの数および配置等
は, 目的とする半導体装置にしたがって任意である。次
いで, SiO2膜２およびレジストマスク３を除去したの
ち, 図１(c) に示すように, メサ1Aおよび1Bを埋め込む
ようにして, 例えばSiO2から成る厚さ約２μmの絶縁層
４を堆積する。絶縁層４の材料として燐珪酸ガラス(PS
G),硼燐珪酸ガラス(BPSG)あるいはSi3N4 等を用いても
よく, 通常のCVD(化学気相成長）法により形成すればよ
い。
は, 目的とする半導体装置にしたがって任意である。次
いで, SiO2膜２およびレジストマスク３を除去したの
ち, 図１(c) に示すように, メサ1Aおよび1Bを埋め込む
ようにして, 例えばSiO2から成る厚さ約２μmの絶縁層
４を堆積する。絶縁層４の材料として燐珪酸ガラス(PS
G),硼燐珪酸ガラス(BPSG)あるいはSi3N4 等を用いても
よく, 通常のCVD(化学気相成長）法により形成すればよ
い。
【００１０】次いで, 図１(d) に示すように, 絶縁層４
の上表面を平坦に研磨する。メサ1Aとメサ1Bとの高さの
差は１μm であり, メサ1Bの高さは0.1 μm であるか
ら, 前述のように厚さ約２μm の絶縁層４を平坦に研磨
した状態でも, メサ1A上に, 約１μm ないしそれ以下の
任意の厚さの絶縁層４を残すことができる。
の上表面を平坦に研磨する。メサ1Aとメサ1Bとの高さの
差は１μm であり, メサ1Bの高さは0.1 μm であるか
ら, 前述のように厚さ約２μm の絶縁層４を平坦に研磨
した状態でも, メサ1A上に, 約１μm ないしそれ以下の
任意の厚さの絶縁層４を残すことができる。
【００１１】次いで, 前記平坦化された絶縁層４を, 図
２(e) に示すように, 例えば別のシリコンウエハから成
る支持基板６と重ね合わせた状態で, 窒素雰囲気中1000
℃で約30分間熱処理する。これにより, シリコン基板１
と支持基板６が接着される。なお, この熱処理の間にシ
リコン基板１と支持基板６との間に, 例えば 300V の直
流パルスを印加することにより, 接着強度が向上され
る。
２(e) に示すように, 例えば別のシリコンウエハから成
る支持基板６と重ね合わせた状態で, 窒素雰囲気中1000
℃で約30分間熱処理する。これにより, シリコン基板１
と支持基板６が接着される。なお, この熱処理の間にシ
リコン基板１と支持基板６との間に, 例えば 300V の直
流パルスを印加することにより, 接着強度が向上され
る。
【００１２】次いで, 図２(f) に示すように, 支持基板
６と接着されたシリコン基板１の裏面を, メサ1Aおよび
1Bの周囲の絶縁層４が表出するまで研磨する。この研磨
は,例えば周知のコロイダルシリカを研磨剤とするシリ
コンウエハの研磨技術を用いればよく, シリコンとSiO2
との研磨速度比が６程度となる選択研磨の条件で行え
ば, 絶縁層４が表出したときを終点とする制御が容易で
ある。上記のように研磨された状態では, メサ1Aおよび
1Bは絶縁層４に埋め込まれた島となっており, メサ1Aに
対応する島はバイポーラトランジスタを形成するに適し
た厚さ約１μm を, メサ1Bに対応する島はMOS トランジ
スタを形成するに適した厚さ約0.1 μm を有している。
６と接着されたシリコン基板１の裏面を, メサ1Aおよび
1Bの周囲の絶縁層４が表出するまで研磨する。この研磨
は,例えば周知のコロイダルシリカを研磨剤とするシリ
コンウエハの研磨技術を用いればよく, シリコンとSiO2
との研磨速度比が６程度となる選択研磨の条件で行え
ば, 絶縁層４が表出したときを終点とする制御が容易で
ある。上記のように研磨された状態では, メサ1Aおよび
1Bは絶縁層４に埋め込まれた島となっており, メサ1Aに
対応する島はバイポーラトランジスタを形成するに適し
た厚さ約１μm を, メサ1Bに対応する島はMOS トランジ
スタを形成するに適した厚さ約0.1 μm を有している。
【００１３】図３は本発明の別の実施例の工程を説明す
るための要部断面図であって, 図１(a) に示すように,
SiO2膜２によってマスクされた第１の素子形成領域の周
囲のシリコン基板１の表面をエッチングして, 高さ約１
μm のメサ1Aを形成したのち, SiO2膜２を除去する。次
いで, 周知のLOCOS 法に従って, 図３に示すように,例
えばSi3N4 膜から成る耐酸化性マスク７を, 第１の素子
形成領域および第２の素子形成領域上に形成したのち,
シリコン基板１を, 例えばウエット酸素雰囲気中1000℃
で約12分間熱処理する。その結果, 耐酸化性マスク７か
ら表出するシリコン基板１の表面が熱酸化され, 厚さ約
1000ÅのSiO2膜８が形成される。なお,耐酸化性マスク
７を形成する際に, SiO2膜２をそのまま残しておいても
差支えない。
るための要部断面図であって, 図１(a) に示すように,
SiO2膜２によってマスクされた第１の素子形成領域の周
囲のシリコン基板１の表面をエッチングして, 高さ約１
μm のメサ1Aを形成したのち, SiO2膜２を除去する。次
いで, 周知のLOCOS 法に従って, 図３に示すように,例
えばSi3N4 膜から成る耐酸化性マスク７を, 第１の素子
形成領域および第２の素子形成領域上に形成したのち,
シリコン基板１を, 例えばウエット酸素雰囲気中1000℃
で約12分間熱処理する。その結果, 耐酸化性マスク７か
ら表出するシリコン基板１の表面が熱酸化され, 厚さ約
1000ÅのSiO2膜８が形成される。なお,耐酸化性マスク
７を形成する際に, SiO2膜２をそのまま残しておいても
差支えない。
【００１４】次いで, 耐酸化性マスク７を選択的に除去
したのち, シリコン基板１上に, 図１(c) と同様に, 厚
さ約２μm の絶縁層４を堆積する。以後, 前記実施例と
同様の工程にしたがってシリコン基板１を支持基板と接
着したのち, シリコン基板１の裏面を, SiO2膜８が表出
するまで研磨する。このようにして第１の素子形成領域
に形成された島の厚さはメサ1Aの高さと同じであり, 第
２の素子形成領域に形成された島の厚さは, SiO2膜８の
厚さの約1/2,すなわち, 500 Å程度となる。このように
LOCOS技術を応用すれば, 第２の素子形成領域の周囲を
エッチングする必要がないために厚さの制御性がよく,
1000Å以下の薄い島を基板全面に均一に形成する上で有
利である。
したのち, シリコン基板１上に, 図１(c) と同様に, 厚
さ約２μm の絶縁層４を堆積する。以後, 前記実施例と
同様の工程にしたがってシリコン基板１を支持基板と接
着したのち, シリコン基板１の裏面を, SiO2膜８が表出
するまで研磨する。このようにして第１の素子形成領域
に形成された島の厚さはメサ1Aの高さと同じであり, 第
２の素子形成領域に形成された島の厚さは, SiO2膜８の
厚さの約1/2,すなわち, 500 Å程度となる。このように
LOCOS技術を応用すれば, 第２の素子形成領域の周囲を
エッチングする必要がないために厚さの制御性がよく,
1000Å以下の薄い島を基板全面に均一に形成する上で有
利である。
【００１５】上記実施例においては, 二種類の厚さを有
する島状のSOI 構造の半導体層を形成する場合を例に説
明したが, 本発明によれば, より多種類の厚さを有する
島状の半導体層の形成も可能である。
する島状のSOI 構造の半導体層を形成する場合を例に説
明したが, 本発明によれば, より多種類の厚さを有する
島状の半導体層の形成も可能である。
【００１６】
【発明の効果】本発明によれば, 異なる厚さを有する複
数の島状の半導体層を有するSOI 構造の半導体基板を得
ることが可能となる。これら島状半導体層は任意の厚さ
にかつ二種類以上に設計することが可能である。したが
って, CMOSトランジスタとバイポーラトランジスタとを
一つのSOI 構造の基板に集積することができ, これらト
ランジスタの低消費電力および高駆動能力の特徴を生か
した高密度・高性能半導体の開発を促進する効果があ
る。
数の島状の半導体層を有するSOI 構造の半導体基板を得
ることが可能となる。これら島状半導体層は任意の厚さ
にかつ二種類以上に設計することが可能である。したが
って, CMOSトランジスタとバイポーラトランジスタとを
一つのSOI 構造の基板に集積することができ, これらト
ランジスタの低消費電力および高駆動能力の特徴を生か
した高密度・高性能半導体の開発を促進する効果があ
る。
【図１】 本発明の一実施例の工程説明図（その１）
【図２】 本発明の一実施例の工程説明図（その２）
【図３】 本発明の別の実施例説明図
１ シリコン基板 1A, 1B メサ ２ SiO2膜 ３ レジストマスク ４ 絶縁層 ６ 支持基板 ７ 耐酸化性マスク ８ SiO2膜
Claims (4)
- 【請求項１】 支持基板の一表面に絶縁層を介して形成
された半導体層から成り且つ互いに電気的に分離されて
おり且つ該絶縁層からの高さが等しく厚さが異なる二つ
の島を備えたことを特徴とする半導体基板。 - 【請求項２】 各々の前記島の周囲は前記上表面と同じ
高さの上表面を有する絶縁層によって埋められているこ
とを特徴とする請求項１記載の半導体基板。 - 【請求項３】 任意の厚さを有する半導体基板の一表面
に互いに分離して画定された第１の領域を覆う第１のマ
スクを形成する工程と， 該第１のマスクから表出する領域における該半導体基板
を前記表面から前記厚さより小さい第１の深さまでエッ
チングして該第１の領域に該半導体基板の一部から成る
第１のメサを形成する工程と， 該第１の領域と前記エッチングされた領域に画定された
第２の領域とを覆う第２のマスクを形成する工程と， 該第２のマスクから表出する領域における該半導体基板
を前記エッチングされた表面から前記第１の深さよりも
小さい第２の深さまでさらにエッチングして該半導体基
板の一部から成り且つ該第１のメサと分離された第２の
メサを形成する工程と, 少なくとも前記第１の深さと第２の深さとの合計より所
定値だけ大きい厚さを有する絶縁層を該半導体基板にお
ける該第１および第２のメサが形成された表面に堆積す
る工程と, 該絶縁層を該第１の領域上におけるその厚さが前記所定
値になるまで平坦に研磨する工程と, 前記研磨された該絶縁層を介して該半導体基板を支持基
板と接着する工程と,該支持基板と接着された該半導体
基板を前記表面に対する裏面から該絶縁層がちょうど表
出するまで平坦に研磨する工程とを含むことを特徴とす
る半導体基板の製造方法。 - 【請求項４】 任意の厚さを有する半導体基板の一表面
に互いに分離して画定された第１の領域を覆う第１のマ
スクを形成する工程と， 該第１のマスクから表出する領域における該半導体基板
を前記表面から前記厚さより小さい第１の深さまでエッ
チングして該第１の領域に該半導体基板の一部から成る
メサを形成する工程と， 耐酸化性の材料から成り且つ該第１の領域と前記エッチ
ングされた領域に画定された第２の領域とを覆う第２の
マスクを形成する工程と， 該第２のマスクから表出する該半導体基板の表面を酸化
して該表面に前記第１の深さより小さい厚さを有する酸
化膜を形成する工程と， 少なくとも前記第１の深さより所定値だけ大きい厚さを
有する絶縁層を該半導体基板における該メサおよび該酸
化膜が形成された表面に堆積する工程と, 該絶縁層を該第１の領域上におけるその厚さが前記所定
値になるまで平坦に研磨する工程と, 前記研磨された該絶縁層を介して該半導体基板を支持基
板と接着する工程と, 該支持基板と接着された該半導体基板を前記表面に対す
る裏面から該絶縁層がちょうど表出するまで平坦に研磨
する工程とを含むことを特徴とする半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP537092A JPH05190657A (ja) | 1992-01-16 | 1992-01-16 | 半導体基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP537092A JPH05190657A (ja) | 1992-01-16 | 1992-01-16 | 半導体基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190657A true JPH05190657A (ja) | 1993-07-30 |
Family
ID=11609286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP537092A Withdrawn JPH05190657A (ja) | 1992-01-16 | 1992-01-16 | 半導体基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190657A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2847077A1 (fr) * | 2002-11-12 | 2004-05-14 | Soitec Silicon On Insulator | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
| CN119018846A (zh) * | 2024-10-09 | 2024-11-26 | 广东润宇传感器股份有限公司 | 异型腔体制备方法和传感器制备方法 |
| CN119018846B (zh) * | 2024-10-09 | 2025-03-25 | 广东润宇传感器股份有限公司 | 异型腔体制备方法和传感器制备方法 |
-
1992
- 1992-01-16 JP JP537092A patent/JPH05190657A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2847077A1 (fr) * | 2002-11-12 | 2004-05-14 | Soitec Silicon On Insulator | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
| WO2004044975A1 (en) * | 2002-11-12 | 2004-05-27 | S.O.I. Tec Silicon On Insulator Technologies | Semiconductor structure, and methods for fabricating same |
| US6955971B2 (en) | 2002-11-12 | 2005-10-18 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Semiconductor structure and methods for fabricating same |
| CN119018846A (zh) * | 2024-10-09 | 2024-11-26 | 广东润宇传感器股份有限公司 | 异型腔体制备方法和传感器制备方法 |
| CN119018846B (zh) * | 2024-10-09 | 2025-03-25 | 广东润宇传感器股份有限公司 | 异型腔体制备方法和传感器制备方法 |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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