KR0150998B1 - 이중 스토퍼를 이용한 소이 웨이퍼 제조방법 - Google Patents
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Abstract
이중의 스토퍼를 이용한 SOI 웨이퍼 제조방법이 개시되어 있다. 제1반도체기판에 제1스토퍼를 형성하고, 상기 기판에 제2스토퍼를 형성한 다음, 상기 기판 전면에 절연층을 형성한다. 이어서, 상기 절연층 상에 제2반도체기판을 접착시키고, 상기 제1반도체기판의 배면에 제1화학-기계적 폴리싱(CMP)을 실시하여 상기 제1스토퍼의 일부를 노출시킨 다음, 상기 제1스토퍼의 일부를 제거하고, 상기 제1반도체기판의 배면에 제2화학-기계적 폴리싱(CMP)을 실시하여 상기 제2스토퍼의 일부를 노출시키는 단계를 구비하는 것을 특징으로 하는 소이(SOI) 웨이퍼 제조방법을 제공한다.
본 발명에 의하면, SOI 박막 두께가 균일한 웨이퍼를 수루풋의 저하됨 없이 얻을 수 있다.
Description
제1도 내지 제8도는 본 발명에 의한 SOI 박막 웨이퍼 제조방법을 설명하기 위한 단면도.
본 발명은 실리콘 온 인슐레이터(Silicon on Insulator: 이하 'SOI'라 한다) 웨이퍼 제조방법에 관한 것으로, 특히 SOI 극박막(1000Å수준)을 균일하게 형성할 수 있는 SOI 웨이퍼 제조방법에 관한 것이다.
SOI 구조는 보다 효과적으로 실리콘기판 상에 형성되는 반도체 소자들을 상호 분리하는 구조로서, 고집적화되어 가는 차세대 DRAM에서 예상되는 여러 가지 문제점을 해결하기 위한 방법으로 연구되고 있다. 특히, 채널영역이 게이트 전압에 의해 완전 공핍화(fully-depleted)될 수 있는 극박막(ultra-thin) SOI 구조는, SOI에 형성되는 소자들의 속도를 증가시킬 뿐만 아니라, 소자의 다른 제반 특성들도 향상시키고, 제조공정도 단순화시킬 수 있는 것으로 알려져 있다.
이하, 종래의 SOI 구조를 실현하는 방법 중 몇 가지를 소개한다.
1) SIMOX 웨이퍼
실리콘 기판에 산소 이온주입을 통해 매몰 SiO2층을 형성하고, 그 상부 실리콘을 활성층으로 해서 반도체소자를 실현하는 웨이퍼로, 균일한 SOI 박막 제조가 가능하나, 결함 밀도(defect density)가 높고, 매몰 커패시터 구조를 실현할 수 없기 때문에 집적도 향상에 큰 이점이 없는 문제점이 있다.
2) BP(Bonded and Polished) SOI 웨이퍼
웨이퍼 본딩 후 연마공정을 거쳐서 화학적-기계적 폴리싱(Chemical-Mechanical Polishing: 이하 'CMP'라 한다)은 SOI 박막을 실현하는 웨이퍼로, 현재로서는 1000Å 정도의 극박막 제작이 불가능한 단점이 있다.
3) BE(Bonded and Etched) SOI 웨이퍼
에피택셜층을 식각저지층으로 하고, 역시 에피텍셜로 성장시킨 실리콘층을 본딩/배면에칭/CMP 공정을 거쳐 SOI 박막을 실현하는 웨이퍼로, 박막이 균일하지 않고, 에피택셜층으로 형성하기 때문에 보통의 SOI 웨이퍼보다 단기가 매우 비싼 문제점이 있다.
4) Acuthin 공정
2)항에서 제작된 BP SOI 웨이퍼의 두께를 고유한 측정방식으로 매핑(mapping)한 후, 화학적 에칭방법으로 SOI 박막의 두께를 균일하게 가공하는 방법으로서, 이 방법을 이용하면 1000±100Å 정도의 균일한 박막 형성이 가능하나, 매몰 커패시터 구조에서는 SOI 두께의 매핑이 어렵기 때문에 실제 소자 제작시에는 적용하기가 어렵다.
5) PH 제어 CMP 공정
일본의 후지쯔(Fujitsu)사에서 사용하고 있는 방법으로서, 균일한 SOI 박막을 형성하기 위하여 단일 폴리싱 스토퍼를 사용한다. PH 제어 등으로 폴리싱 비를 낮추는 것으로서, 이 방법을 적용하면, 5×5㎟의 영역내에서는 1000±100Å 정도의 균일도를 얻을 수 있으나, 웨이퍼 전면에서는 1000±700Å 정도의 두께 변화를 가지는 단점이 있다.
이상, SOI 구조를 실현하는 몇 가지 종래 방법을 설명하였으나, 상기한 종래의 SOI 박막 형성을 위한 공정들은 각각 상술한 바와 같은 문제점이 있으며, 또한 낮은 균일도를 높이기 위해서는 스루풋(throughput)을 감소시켜야 하는 문제점이 있다.
따라서 본 발명의 목적은 균일한 SOI 박막을 형성함과 동시에 스루풋을 저하시키지 않는 SOI 박막 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 제1반도체기판에 제1스토퍼를 형성하는 단계, 제1스토퍼가 형성된 상기 기판에 제2스토퍼를 형성하는 단계, 제2스토퍼가 형성된 상기 기판 전면에 절연층을 형성하는 단계, 상기 절연층 상에 제2반도체기판을 접착시키는 단계, 상기 제1반도체기판의 배면에 제1화학-기계적 폴리싱(CMP)을 실시하여 상기 제1스토퍼의 일부를 노출시키는 단계, 상기 제1스토퍼의 일부를 제거하는 단계 및 상기 제1반도체기판의 배면에 제2화학-기계적 폴리싱(CMP)을 실시하여 상기 제2스토퍼의 일부를 노출시키는 단계를 구비하는 것을 특징으로 하는 소이(SOI) 웨이퍼 제조방법을 제공한다.
상기 제1스토퍼는 상기 제2스토퍼보다 깊이 형성하고, 상기 제1스토퍼는 실리콘과 CMP 선택비가 큰 물질로 형성하며, 바람직하게는 산화막/질화막 구조로 형성한다.
또한 상기 제1스토퍼는 제1반도체기판에 칩이 형성될 영역을 둘러싸도록 제1트랜치를 형성하는 단계, 상기 기판 전면에 열산화막 및 실리콘질화막을 차례로 적층하는 단계, 상기 실리콘질화막 상에 상기 제1트랜치을 채우고 상기 실리콘질화막을 기준으로 일정한 두께를 갖도록 폴리실리콘 층을 형성하는 단계, 상기 폴리실리콘층을 에치백하는 단계 및 상기 실리콘질화막을 에치백하는 단계를 구비할 수 있다.
한편, 상기 제2스토퍼는 필드산화막으로 형성하거나, 상기 기판에 형성된 제2트랜치로 형성할 수 있으며, 상기 절연층은 CVD 산화막으로 형성하는 것이 바람직하다.
상기한 방법에 의하면, SOI 박막 두께가 균일한 웨이퍼를 수루풋의 저하됨없이 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다. 계속해서 소개되는 도면들, 제1도 내지 제8도에 있어서 동일한 도면부호는 동일부분을 나타낸다.
제1도 내지 제8도는 본 발명에 의한 SOI 박막 웨이퍼 제조방법을 설명하기 위한 단면도이다.
제1도는 제1스토퍼를 형성하기 위한 트랜치을 형성하는 공정을 도시한 것이다. 제1반도체기판(10)에 칩이 형성될 영역을 둘러싸는 형태로 제1트랜치를 형성하고, 상기 기판 전면에 열산화막(12) 및 실리콘질화막(14)을 차례로 적층한 다음, 상기 제1트랜치를 채우면서, 상기 실리콘질화막을 기준으로 일정한 두께를 갖도록 폴리실리콘층(16)을 형성한다. 이대 상기 트랜치의 깊이는 1㎛, 트랜치 보텀영역의 폭은 수백 ㎛에서 1㎜까지 가능하다.
제2도는 제1스토퍼(17)를 형성하는 공정을 도시한 것이다. 상기 폴리실리콘층(16)을 건식식각 방법으로 에치백하고 이어서, 상기 실리콘질화막(14)을 에치백하여, 제1트랜치 내부에 산화막(12), 실리콘질화막(14) 및 폴리실리콘층(16)으로 구성되는 제1스토퍼(17)를 형성한다. 이때 상기 폴리실리콘층이 마스크로 작용하여 트랜치 측벽 및 하부의 실리콘질화막은 식각되지 않는다.
제3도는 제2스토퍼(18)를 형성하는 공정을 도시한 것이다. 상기 제1스토퍼(17)가 형성된 결과물 전면의 소자가 형성될 부분을 제외한 영역에, 예컨대 통상적인 방법으로 필드산화막을 제2스토퍼(18)로써 형성한다. 이로써, 상기 제1반도체기판(10)에는 트랜치 내부에 산화막(12), 실리콘질화막(14) 및 폴리실리콘층(16)으로 구성되는 제1스토퍼(17)와 필드산화막으로 형성되는 제2스토퍼(18)의 이중 스토퍼 구조가 형성된다. 이때, 상기 제1스토퍼(17)는 상기 제2스토퍼(18)보다 깊이 형성하는 것이 바람직하다. 한편, 상기 제2스토퍼(18)는 필드산화막이 아닌 제2트랜치로서 대신할 수 있다.
제4도는 절연층(20)을 형성하는 공정을 도시한 것이다. 제2스토퍼(18)가 형성된 상기 기판 전면에, 예컨대 산화물을 증착하여 절연층(20)을 형성한다. 이때, 상기 산화물은 CVD 방법으로 증착하는 것이 바람직하다. 상기 절연층(20)은 SOI 구조에서 '1', 즉 인슐레이터의 역할을 하게 된다.
제5도는 제2반도체기판(22)를 접착시키는 공정을 도시한 것이다. 절연층이 형성된 상기 제1반도체기판(10) 상에 제2반도체기판(22, 일반적으로 핸들링 웨이퍼라 한다)을 통상적인 방법으로 접착시킨다. 이어서, 상기 제1반도체기판(10)의 배면을 그라인딩(grinding)한다. 상기 그라인딩 공정이 완료된 후의 제1반도체기판(10)은 전체적으로 일정하지 않은 두께를 갖게 되고, 이러한 두께 차는 일반적으로 전체 두께변화량(Total Thickness Variation: 이하 'TTV'라 한다)으로 표시되며, 이는 제2반도체 기판의 TTV도 포함한다.
제6도는 제1화학-기계적 폴리싱을 실시하는 공정을 도시한 것이다. 배면 그라인딩이 실시된 상기 제1반도체기판(10)의 배면에 제1화학-기계적 폴리싱(Chemical Mechanical Polishing: 이하 'CMP'라 한다)을 진행하면, 상기 제1트랜치 보텀부의 실리콘질화막(14)에서 폴리싱이 정지된다. 이는 실리콘질화물에 대한 실리콘의 CMP 선택비가 125 정도로 큰 것에 기인한다(실리콘질화물에 대한 실리콘의 CMP 선택비가 125라는 것은, 예컨대 실리콘이 125㎛ 에칭되는 경우에 있어서, 실리콘질화막은 1㎛ 에칭되는 것을 의미한다). 이때, 상기 제1반도체기판(10)은 상기 실리콘질화막(14)이 노출될 때까지 폴리싱되므로, 상기 제1반도체기판(10)의 두께는 대략 트랜치의 깊이만큼 남게 된다. 한편, 일반적인 경우에 있어서의 TTV는 상기 산화막의 두께와 실리콘질화막의 두께에 의해 결정된다. 예컨대, 산화막(12)이 110Å, 실리콘질화막(14)이 200Å의 두께로 형성된 경우의 TTV는 310Å 이하가 된다. 본 발명에서 제1CMP 공정 후 TTV를 300Å 정도로 유지하는 것은 이후에 실시되는 제2CMP 공정 후의 최종 SOI 박막 두께에 중요한 변수로 작용하므로 매우 중요하다. 상기 두께를 유지하는 것은 실리콘에 대해 CMP 선택비가 매우 큰 실리콘 질화막을 제1스토퍼로 사용함으로써 가능하다.
제7도는 상기 산화막(12)과 실리콘질화막(14)을 제거하는 공정을 도시한 것이다. 상기 제1스토퍼로 사용된 층들 중 산화막(12)과 실리콘질화막(14)을, 예컨대 습식식각 방법으로 제거한다. 이는 상기 층들이 CMP 선택비가 높은 것으로 인해, 이후에 진행될 제2CMP 공정에서 상기 층들이 방해가 되지 않게 하기 위해서이다. 상기 폴리실리콘층(16)은 폴리실리콘이 실리콘보다 식각비가 높기 때문에 제거하지 않아도 제2CMP 공정에 방해되지 않는다.
제8도는 제2CMP 공정을 도시한 것이다. 산화막(12) 및 실리콘질화막(14)이 제거된 상기 제1반도체기판(24)의 배면에 제2CMP 공정을 진행하면 제2스토퍼(18), 예컨대 필드산화막에 이르러 폴리싱이 정지된다. 여기에서 최종적인 SOI 박막 두께의 차이는 제2CMP시 발생되는 제2스토퍼(18)의 두께 변화에 해당하며, 이는 아래의 수식으로 표현될 수 있다.
여기에서, α2는 제2CMP에서의 산화물에 대한 실리콘의 CMP 선택비,
β는 제2CMP에서의 실리콘의 CMP 균일도.
TTV는 대략 Tox+Tsin를 나타내고,
ΔTox는 제2스토퍼 두께 변화치를, Ttrench는 트랜치 깊이를, Tfox는 필드산화막의 두께를, Tox는 산화막의 두께를, Tsin는 실리콘질화막의 두께를 나타낸다.
예를 들어, α2=25, β=0.05, Ttrench= 0.5㎛, Tfox= 0.1㎛, Tox=110Å, Tsin= 200Å일 경우, 상기 제2스토퍼(18)의 두께변화에 해당하는 ΔTox는 20.4Å을 얻을 수 있다. (상기 식 1은 본 발명이 속하는 분야의 사람은 누구나 알 수 있는 수식이다.) 이 결과는 이중의 스토퍼(제1 및 제2)를 사용하는 경우, 두께의 변화가 1000ű10.2Å 정도인 SOI 박막의 제작이 25：1 정도의 선택비를 가진 공정만으로도 실현 가능하다는 것을 보여준다.
본 발명에 의하면, SOI 박막 두께가 균일한 웨이퍼 이중의 스토퍼를 사용함으로써 얻을 수 있으며, 요구되는 선택비가 높지 않기 때문에 수루풋의 저하를 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (7)
- 제1반도체기판 표면에 칩이 형성될 영역을 둘러싸도록 제1트랜치를 형성하는 단계; 제1트랜치가 형성된 상기 결과를 전면에, 제1반도체기판에 대한 화학-기계적 폴리싱(CMP) 율이 낮은 물질로된 제1물질층을 형성하는 단계; 상기 제1물질층 상에, 제1반도체기판에 대한 CMP율이 높은 물질로 된 제2물질층으로 상기 제1트랜치를 매립하는 단계; 상기 제2물질층과 제1물질층을 에치백하여 상기 제1트랜치를 매립하는 제1스토퍼를 형성하는 단계; 제1스토퍼가 형성된 상기 기판표면 중 소자가 형성될 부분을 제외한 영역에 상기 제1스토퍼보다 작은 두께의 제2스토퍼를 형성하는 단계; 제2스토퍼가 형성된 상기 기판 전면에 절연층을 형성하는 단계; 상기 절연층 상에 제2반도체기판을 접착시키는 단계; 상기 제1반도체기판의 배면에 대한 제1화학-기계적 폴리싱(CMP)을 수행하여 상기 제1트랜치 바닥면에 형성된 제1물질층을 노출시키는 단계; 상기 제1물질층을 선택적으로 제거하는 단계; 및 상기 제1반도체기판의 배면에 대한 제2화학-기계적 폴리싱(CMP)을 수행하여 상기 제2스토퍼의 표면을 노출시키는 단계를 구비하는 것을 특징으로 하는 소이(SOI) 웨이퍼 제조방법.
- 제1항에 있어서, 상기 제1스토퍼를 형성하기 위한 상기 제1트랜치는 상기 제2스토퍼보다 깊이 형성하는 것을 특징으로 하는 소이(SOI) 웨이퍼 제조방법.
- 제1항에 있어서, 상기 제1물질층은 산화막/질화막으로 형성하는 것을 특징으로 하는 소이(SOI) 웨이퍼 제조방법.
- 제1항에 있어서, 상기 제2물질층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 소이(SOI) 웨이퍼 제조방법.
- 제1항에 있어서, 상기 제2스토퍼를 형성하는 상기단계는, 소자가 형성될 부분을 제외한 영역을 선택적으로 열산화하여 필드산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 소이(SOI) 웨이퍼 제조방법.
- 제1항에 있어서, 상기 제2스토퍼를 형성하는 상기 단계는, 소자가 형성될 부분을 제외한 영역을 선택적으로 식각하여 제2트랜치를 형성하는 단계; 및 상기 제2트랜치를 매립하는 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 소이(SOI) 웨이퍼 제조방법.
- 제1항에 있어서, 상기 절연층은 CVD 산화막으로 형성하는 것을 특징으로 하는 소이(SOI) 웨이퍼 제조방법.
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| KR1019940027703A KR0150998B1 (ko) | 1994-10-27 | 1994-10-27 | 이중 스토퍼를 이용한 소이 웨이퍼 제조방법 |
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| KR1019940027703A KR0150998B1 (ko) | 1994-10-27 | 1994-10-27 | 이중 스토퍼를 이용한 소이 웨이퍼 제조방법 |
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