FR2847077A1 - Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation - Google Patents
Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation Download PDFInfo
- Publication number
- FR2847077A1 FR2847077A1 FR0214123A FR0214123A FR2847077A1 FR 2847077 A1 FR2847077 A1 FR 2847077A1 FR 0214123 A FR0214123 A FR 0214123A FR 0214123 A FR0214123 A FR 0214123A FR 2847077 A1 FR2847077 A1 FR 2847077A1
- Authority
- FR
- France
- Prior art keywords
- insulating
- semiconductor
- layer
- zone
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 136
- 238000004519 manufacturing process Methods 0.000 title description 4
- 239000000758 substrate Substances 0.000 claims abstract description 161
- 239000010410 layer Substances 0.000 claims abstract description 134
- 239000002344 surface layer Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims description 98
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 70
- 229910052710 silicon Inorganic materials 0.000 claims description 70
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 69
- 239000010703 silicon Substances 0.000 claims description 69
- 239000000377 silicon dioxide Substances 0.000 claims description 24
- 235000012239 silicon dioxide Nutrition 0.000 claims description 24
- 239000011810 insulating material Substances 0.000 claims description 21
- -1 hydrogen ions Chemical class 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 10
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 7
- 230000010070 molecular adhesion Effects 0.000 claims description 6
- 229910003460 diamond Inorganic materials 0.000 claims description 5
- 239000010432 diamond Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000010301 surface-oxidation reaction Methods 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 4
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 claims description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 4
- 229910021426 porous silicon Inorganic materials 0.000 claims description 4
- 229910052594 sapphire Inorganic materials 0.000 claims description 4
- 239000010980 sapphire Substances 0.000 claims description 4
- 230000008719 thickening Effects 0.000 claims description 4
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 3
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 2
- 239000001307 helium Substances 0.000 claims description 2
- 229910052734 helium Inorganic materials 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims 1
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 abstract description 2
- 239000012212 insulator Substances 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 238000002513 implantation Methods 0.000 description 14
- 238000009413 insulation Methods 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 229910052681 coesite Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 206010042674 Swelling Diseases 0.000 description 3
- 230000008961 swelling Effects 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 230000001464 adherent effect Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- 229910017214 AsGa Inorganic materials 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/959—Mechanical polishing of wafer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
L'invention concerne un procédé de réalisation d'une structure semi-conductrice, comportant :- la formation, dans au moins un premier substrat en un matériau semi-conducteur (30), d'au moins une première zone isolante, en un premier matériau isolant (32a-c), présentant une première épaisseur, et d'au moins une deuxième zone isolante (34a-b), présentant une deuxième épaisseur,- l'assemblage de ce premier substrat avec un second substrat (40), en matériau semi-conducteur,- la fracture de la partie du substrat, dans lequel la couche de fragilisation est réalisée.- l'amincissement de l'un et/ou l'autre des substrats
Description
Domaine technique et art antérieur L'invention concerne le domaine de la réalisation de composants ou d'éléments semi-conducteurs, en particulier de composants ou éléments de type SOI (abréviation de Silicon on Insulator, ou Silicium sur Isolant).
Une structure SOI comporte, typiquement, une couche de silicium, dans laquelle se trouvent les composants proprement dits, et sous laquelle est réalisée une couche enterrée d'oxyde de silicium. Cette dernière constitue une isolation vis-à-vis des courants parasites et des charges provenant de particules ionisées. Elle permet aussi une bonne isolation de composants voisins réalisés dans la même couche de silicium, et notamment une diminution sensible des capacités parasites entre de tels composants voisins. Elle repose elle-même sur un substrat en silicium, qui joue le rôle de support mécanique.
Typiquement, la couche superficielle de silicium a par exemple une épaisseur d'environ 10 à 1000 nm, tandis que la couche d'oxyde a une épaisseur de l'ordre de quelques centaines de nm (par exemple 400 nm) ou plus.
Ces épaisseurs, et notamment celle de la couche de silicium, peuvent varier. Des épaisseurs différentes de la couche de silicium permettent de distinguer entre les composants SOI de type FD ( Fully Depleted , ou complètement déserté , épaisseur de la couche superficielle de silicium comprise entre environ 20 et 40 nm) et les composants de type PD ( Partially Depleted , ou partiellement déserté , épaisseur de la couche superficielle de silicium supérieure à environ 70 nm).
Différentes épaisseurs de la couche d'oxyde de silicium permettent d'obtenir des degrés d'isolation différents, des courants de fuite différents, des tenues en tension différentes, des capacités équivalentes différentes, autant de paramètres au choix du développeur.
Ces différentes épaisseurs peuvent convenir à diverses applications, notamment des applications en tant que circuits logiques, numériques ou à des applications de puissance.
Pour certaines applications ou fonctions, on préférera sélectionner plutôt la technologie SOI de type PD , pour d'autres applications la technologie SOI de type FD ou encore la technologie dite bulk (sur substrat en Silicium).
Il y a actuellement en outre un besoin de composants ou d'éléments ou de structures intégrant ces différents types de techniques, c'est-à-dire de composants ou éléments ou structures intégrant, sur un même substrat, des zones de type bulk (substrat en Silicium) et de type SOI, et/ou de type SOI FD et SOI PD, avec différentes épaisseurs de couches superficielles de silicium et/ou différentes épaisseurs de couches d'oxyde enterré. C'est le cas, notamment, dans le domaine des microsystèmes intégrant par exemple des capteurs, ou des accéléromètres, ou encore dans le domaine des systèmes sur une puce , qui intègrent plusieurs fonctions sur une même puce.
L'immense majorité des composants SOI sont actuellement de type homogène.
On connaît cependant des techniques de réalisation de composants SOI permettant de réaliser une alternance de zones de type "bulk" et de type SOI.
Une première de ces techniques de réalisation de composants ou éléments SOI est représentée schématiquement sur les figures 1 A et 1B. Elle comporte (figure 1A) une première étape de réalisation d'un composant SOI 2, par une technique connue, sur laquelle est déposée un masque 4 de gravure.
L'étape de gravure (figure 1 B) permet ensuite de réaliser une alternance de zones 6, 8, de type "bulk" et 10, 12, 14 de type SOI.
Cette technique ne permet pas actuellement de réaliser, sur un même substrat, des zones SOI ayant des couches de silicium superficiel présentant des épaisseurs différentes et/ou des couches d'oxyde présentant elles aussi des épaisseurs différentes entre elles.
Actuellement, elle ne permet pas, non plus, de réaliser des composants intégrant, sur un même substrat, des zones de type SOI FD et SOI PD, pas plus qu'elle ne permet de réaliser une continuité électrique entre les zones bulk et la couche superficielle de silicium des zones SOI.
Enfin, la structure obtenue est non planaire.
Une autre technique connue de réalisation de composants SOI est représentée schématiquement sur la figure 2.
Elle met en oeuvre la technique SIMOX ("Séparation by Implanted Oxygen", ou séparation par implantation d'oxygène ) : des zones de dioxyde de silicium 16, 18 sont obtenues par implantation d'ions O++ à travers un masque 20. Est ainsi réalisée une structure comportant un film mince de silicum superficiel monocritallin isolé de la masse du substat. Cependant, la couche d'oxyde ainsi réalisée est, là encore, uniforme : cette technique ne permet pas actuellement la réalisation, dans un même substrat, de couches d'épaisseurs différentes.
Cette deuxième technique présente encore d'autres problèmes.
Tout d'abord, des contraintes inhomogènes et des contraintes apparaissent dans le substrat, ce que confirme l'article de S.Bagchi et al. paru dans IEEE International SOI Conference, October 1999, p. 121 122, intitulé Defect Analysis of Patterned SOI Material .
Ensuite, on constate des légers gonflements ou des différences de planéité, en surface, au-dessus des zones implantées 16, 18.
Est également connue la technique dite "wafer bonding" (assemblage de substrats). Mais cette technique ne permet actuellement pas de réaliser des zones SOI d'épaisseurs différentes.
Il se pose donc le problème de trouver une technique permettant de réaliser un composant ou un élément ou une structure semi-conductrice, sur un même substrat, ayant au moins deux zones de type semi-conducteur sur isolant ayant différentes épaisseurs de couche superficielle de matériau semi-conducteur et/ou ayant différentes épaisseurs de couche de matériau isolant, ou de réaliser, sur un même substrat, un composant ou un élément semi-conducteur ou une structure semi-conductrice intégrant des zones de type bulk (substrat en matériau semi-conducteur) et des zones de type semi-conducteur sur isolant, et/ou d'épaisseurs de couche superficielle de matériau semi-conducteur différentes d'une zone à l'autre et/ou d'épaisseurs d'isolant différentes d'une zone à l'autre.
Il se pose aussi le problème de trouver une technique permettant de réaliser un composant ou un élément ou une structure de type SOI, sur un même substrat, ayant au moins deux zones de type SOI ayant différentes épaisseurs de couche superficielle de silicium et/ou différentes épaisseurs de couche d'oxyde, ou de réaliser, sur un même substrat, un composant ou un élément semi-conducteur ou une structure semi-conductrice SOI intégrant des zones de type bulk (substrat en silicium) et des zones de type SOI, et/ou de type SOI FD et SOI PD, d'épaisseurs de silicium superficiel différentes d'une zone à l'autre et/ou d'épaisseurs d'isolant différentes d'une zone à l'autre.
De préférence, un composant ou un élément ou une structure obtenue par ce procédé devrait être planaire et offrir une continuité électrique entre les différentes zones de nature ou d'épaisseurs différentes, et notamment entre les différentes zones ou couches de silicium ou de matériau semi-conducteur superficiel.
Un autre problème est aussi d'éviter ou de réduire, dans un tel système, les contraintes ou les dislocations constatées lors de la mise en oeuvre de la technique SIMOX Encore un autre problème est de pouvoir réaliser des composants semi-conducteurs présentant des éléments isolants enterrés reliés ponctuellement par des éléments conducteurs enterrés, les éléments isolants ayant la forme de couches enterrées d'épaisseur éventuellement variable et étant situés sous des couches semiconductrices superficielles d'épaisseur également éventuellement variable.
Encore un autre problème est de trouver de nouvelles techniques de réalisation de substrats semi-conducteurs ayant des zones ou des couches isolantes enterrées.
Exposé de l'invention L'invention a tout d'abord pour objet un procédé de réalisation d'une structure semi-conductrice, comportant :
la formation, dans au moins un premier substrat en un matériau semi-conducteur, d'au moins une première zone isolante présentant une première épaisseur, et d'au moins une deuxième zone isolante, présentant une deuxième épaisseur, éventuellement différente de la première épaisseur, l'assemblage de ce premier substrat avec un second substrat en matériau semi-conducteur, l'amincissement de l'un et/ou l'autre substrat.
L'assemblage des deux substrats conduit à la formation d'un substrat ou d'un composant unique ou monolithique, ayant une couche superficielle de matériau semi-conducteur offrant une continuité électrique.
L'utilisation d'une étape d'assemblage de substrats permet d'éviter les dislocations et contraintes constatées avec les techniques connues telle que la technique SIMOX, ainsi que les gonflements et différences de planéité constatées en surface au-dessus des zones implantées.
On peut avoir des zones isolantes alternant, dans ce composant unique, avec des zones de type bulk , ou zones de substrat semi-conducteur.
La formation, dans un même composant, de deux zones isolantes d'épaisseurs différentes, chacune pouvant éventuellement être uniforme, peut convenir à des besoins différents.
La première et la deuxième zones isolantes peuvent être en des matériaux isolants différents.
Il est possible de réaliser, dans le premier substrat, au moins une troisième zone isolante, présentant une troisième épaisseur, éventuellement différente de la première épaisseur et/ou de la deuxième épaisseur.
Selon un mode de réalisation, le procédé peut en outre comporter la formation, dans le second substrat, d'au moins une première zone isolante du second substrat, qui peut être d'épaisseur uniforme.
Il peut en outre comporter la formation, dans le second substrat, d'au moins une deuxième zone isolante du second substrat, pouvant présenter une épaisseur non nulle, éventuellement uniforme, et différente de l'épaisseur de la première zone isolante du second substrat.
Dans le cas où le matériau semi-conducteur est du silicium, on obtient une structure de type SOI.
Une portion ou au moins un plot métallique ou conducteur ou une zone dopée peut aussi être réalisé, établissant une liaison entre au moins deux zones isolantes.
L'invention concerne également un procédé de réalisation d'une structure semi-conductrice, comportant :
la formation, dans au moins un premier substrat en un matériau semi-conducteur, d'au moins une zone isolante, en un matériau isolant, l'assemblage de ce substrat avec un second substrat en matériau semi-conducteur, l'amincissement de l'un et/ou de l'autre des substrats laissant une couche superficielle de matériau semi-conducteur sur la couche de matériau isolant, une première zone de couche superficielle ayant une première épaisseur et une deuxième zone de couche superficielle, présentant une deuxième épaisseur différente de la première épaisseur.
Ainsi est réalisée une structure présentant une épaisseur variable de couche superficielle de semi-conducteur.
L'amincissement d'un substrat peut être réalisé par formation d'une couche ou d'un plan de fragilisation, par exemple : - par implantation atomique ou d'ions dans le premier ou le second substrat ; les ions implantés peuvent être des ions hydrogène, mais d'autres espèces peuvent être utilisées, ou encore une coimplantation hydrogène/hélium (H/He), - ou par formation, dans le cas du silicium, d'une couche de silicium poreux.
L'amincissement peut aussi être réalisé par polissage ou gravure.
L'amincissement du substrat peut être suivi d'une étape de finition telle que, par exemple une étape d'amincissement local ou intégral, par polissage, ou gravure, ou oxydation sacrificielle, ou encore une étape d'épaississement, local ou intégral, par exemple par épitaxie, du film de silicium.
L'invention concerne en outre un procédé de réalisation d'une structure semi-conductrice, comportant : - une première étape de formation, par exemple par implantation ionique ou par technique de dépôt et/ou d'oxydation dans un substrat semi-conducteur, d'une première zone isolante en un matériau isolant, présentant une première épaisseur, - une deuxième étape de formation, par implantation ionique dans le même substrat, d'une deuxième zone isolante en un matériau isolant, présentant une deuxième épaisseur, qui peut être différente de la première épaisseur.
On obtient là encore des zones isolantes, éventuellement d'épaisseurs différentes, dans un même substrat, mais sans étape de fracture d'un substrat et sans étape d'assemblage de deux substrats si les deux étapes mettent en oeuvre une implantation ionique.
Dans tous les modes de réalisation, la première et la deuxième zone isolante peuvent être en des matériaux isolants différents.
Les différentes zones isolantes peuvent donc être réalisées en un ou plusieurs matériaux isolants tels que par exemple le dioxyde de silicium (Si02), le nitrure de silicium (Si3N4), le diamant, le saphir, l'oxyde de hafnium (Hf02), l'oxyde de zirconium (Zr02), l'alumine (AI203), l'oxyde de lanthane (La203), l'oxyde d'yttrium (Y203).
L'invention concerne en outre une structure semi-conductrice, comportant, dans un substrat semi-conducteur : - une première zone, dans une couche superficielle de matériau semi-conducteur, sous laquelle est formée une première couche isolante enterrée, dite première couche isolante, en un premier matériau isolant, - et une deuxième zone dans cette couche superficielle de matériau semi-conducteur, sous laquelle est formée une deuxième couche isolante enterrée, dite deuxième couche isolante, les épaisseurs des première et deuxième couches superficielles semi-conductrices pouvant être non nulles et différentes l'une de l'autre et/ou les épaisseurs des première et deuxième couches isolantes pouvant être non nulles et différentes l'une de l'autre.
Eventuellement, cette structure semi-conductrice comporte au moins une troisième zone de la couche superficielle en matériau semiconducteur, sous laquelle est formée une couche isolante enterré, dite troisième couche isolante. L'épaisseur de la troisième zone de la couche semi-conductrice peut être différente des épaisseurs des première et deuxième zones de la couche semi-conductrice. L'épaisseur de la troisième couche isolante peut être différente des épaisseurs des première et deuxième couches isolantes.
Au moins une des zones isolantes peut avoir une extension d'au moins un micromètre carré, ou de moins de un micromètre carré.
L'une des première, deuxième et éventuellement troisième zones de la couche semi-conductrice peut être de type SOI FD, tandis que l'une de ces autres zones est de type SOI PD.
L'une des première, deuxième et éventuellement troisième zones de la couche semi-conductrice peut avoir une épaisseur comprise entre 10 nm et 70 nm, et une autre de ces mêmes zones superficielles de matériau semi-conducteur une épaisseur comprise entre 50 nm et 250 nm.
L'invention concerne également un élément semi-conducteur comportant une structure telle que ci-dessus, et un premier composant électronique réalisé dans la première zone de la couche superficielle semiconductrice et un deuxième composant électronique dans la deuxième zone de la couche superficielle semi-conductrice ou éventuellement dans la troisième zone de la couche superficielle semi-conductrice, l'un au moins des premier et second composants électroniques pouvant être un transistor, par exemple de type MOS.
Selon une variante, dans un tel élément semi-conducteur, une première partie d'un transistor est réalisée dans la première zone de la couche semi-conductrice et une deuxième partie du même transistor étant réalisée dans la deuxième zone de la couche semi-conductrice.
Une structure SOI comporte, typiquement, une couche de silicium, dans laquelle se trouvent les composants proprement dits, et sous laquelle est réalisée une couche enterrée d'oxyde de silicium. Cette dernière constitue une isolation vis-à-vis des courants parasites et des charges provenant de particules ionisées. Elle permet aussi une bonne isolation de composants voisins réalisés dans la même couche de silicium, et notamment une diminution sensible des capacités parasites entre de tels composants voisins. Elle repose elle-même sur un substrat en silicium, qui joue le rôle de support mécanique.
Typiquement, la couche superficielle de silicium a par exemple une épaisseur d'environ 10 à 1000 nm, tandis que la couche d'oxyde a une épaisseur de l'ordre de quelques centaines de nm (par exemple 400 nm) ou plus.
Ces épaisseurs, et notamment celle de la couche de silicium, peuvent varier. Des épaisseurs différentes de la couche de silicium permettent de distinguer entre les composants SOI de type FD ( Fully Depleted , ou complètement déserté , épaisseur de la couche superficielle de silicium comprise entre environ 20 et 40 nm) et les composants de type PD ( Partially Depleted , ou partiellement déserté , épaisseur de la couche superficielle de silicium supérieure à environ 70 nm).
Différentes épaisseurs de la couche d'oxyde de silicium permettent d'obtenir des degrés d'isolation différents, des courants de fuite différents, des tenues en tension différentes, des capacités équivalentes différentes, autant de paramètres au choix du développeur.
Ces différentes épaisseurs peuvent convenir à diverses applications, notamment des applications en tant que circuits logiques, numériques ou à des applications de puissance.
Pour certaines applications ou fonctions, on préférera sélectionner plutôt la technologie SOI de type PD , pour d'autres applications la technologie SOI de type FD ou encore la technologie dite bulk (sur substrat en Silicium).
Il y a actuellement en outre un besoin de composants ou d'éléments ou de structures intégrant ces différents types de techniques, c'est-à-dire de composants ou éléments ou structures intégrant, sur un même substrat, des zones de type bulk (substrat en Silicium) et de type SOI, et/ou de type SOI FD et SOI PD, avec différentes épaisseurs de couches superficielles de silicium et/ou différentes épaisseurs de couches d'oxyde enterré. C'est le cas, notamment, dans le domaine des microsystèmes intégrant par exemple des capteurs, ou des accéléromètres, ou encore dans le domaine des systèmes sur une puce , qui intègrent plusieurs fonctions sur une même puce.
L'immense majorité des composants SOI sont actuellement de type homogène.
On connaît cependant des techniques de réalisation de composants SOI permettant de réaliser une alternance de zones de type "bulk" et de type SOI.
Une première de ces techniques de réalisation de composants ou éléments SOI est représentée schématiquement sur les figures 1 A et 1B. Elle comporte (figure 1A) une première étape de réalisation d'un composant SOI 2, par une technique connue, sur laquelle est déposée un masque 4 de gravure.
L'étape de gravure (figure 1 B) permet ensuite de réaliser une alternance de zones 6, 8, de type "bulk" et 10, 12, 14 de type SOI.
Cette technique ne permet pas actuellement de réaliser, sur un même substrat, des zones SOI ayant des couches de silicium superficiel présentant des épaisseurs différentes et/ou des couches d'oxyde présentant elles aussi des épaisseurs différentes entre elles.
Actuellement, elle ne permet pas, non plus, de réaliser des composants intégrant, sur un même substrat, des zones de type SOI FD et SOI PD, pas plus qu'elle ne permet de réaliser une continuité électrique entre les zones bulk et la couche superficielle de silicium des zones SOI.
Enfin, la structure obtenue est non planaire.
Une autre technique connue de réalisation de composants SOI est représentée schématiquement sur la figure 2.
Elle met en oeuvre la technique SIMOX ("Séparation by Implanted Oxygen", ou séparation par implantation d'oxygène ) : des zones de dioxyde de silicium 16, 18 sont obtenues par implantation d'ions O++ à travers un masque 20. Est ainsi réalisée une structure comportant un film mince de silicum superficiel monocritallin isolé de la masse du substat. Cependant, la couche d'oxyde ainsi réalisée est, là encore, uniforme : cette technique ne permet pas actuellement la réalisation, dans un même substrat, de couches d'épaisseurs différentes.
Cette deuxième technique présente encore d'autres problèmes.
Tout d'abord, des contraintes inhomogènes et des contraintes apparaissent dans le substrat, ce que confirme l'article de S.Bagchi et al. paru dans IEEE International SOI Conference, October 1999, p. 121 122, intitulé Defect Analysis of Patterned SOI Material .
Ensuite, on constate des légers gonflements ou des différences de planéité, en surface, au-dessus des zones implantées 16, 18.
Est également connue la technique dite "wafer bonding" (assemblage de substrats). Mais cette technique ne permet actuellement pas de réaliser des zones SOI d'épaisseurs différentes.
Il se pose donc le problème de trouver une technique permettant de réaliser un composant ou un élément ou une structure semi-conductrice, sur un même substrat, ayant au moins deux zones de type semi-conducteur sur isolant ayant différentes épaisseurs de couche superficielle de matériau semi-conducteur et/ou ayant différentes épaisseurs de couche de matériau isolant, ou de réaliser, sur un même substrat, un composant ou un élément semi-conducteur ou une structure semi-conductrice intégrant des zones de type bulk (substrat en matériau semi-conducteur) et des zones de type semi-conducteur sur isolant, et/ou d'épaisseurs de couche superficielle de matériau semi-conducteur différentes d'une zone à l'autre et/ou d'épaisseurs d'isolant différentes d'une zone à l'autre.
Il se pose aussi le problème de trouver une technique permettant de réaliser un composant ou un élément ou une structure de type SOI, sur un même substrat, ayant au moins deux zones de type SOI ayant différentes épaisseurs de couche superficielle de silicium et/ou différentes épaisseurs de couche d'oxyde, ou de réaliser, sur un même substrat, un composant ou un élément semi-conducteur ou une structure semi-conductrice SOI intégrant des zones de type bulk (substrat en silicium) et des zones de type SOI, et/ou de type SOI FD et SOI PD, d'épaisseurs de silicium superficiel différentes d'une zone à l'autre et/ou d'épaisseurs d'isolant différentes d'une zone à l'autre.
De préférence, un composant ou un élément ou une structure obtenue par ce procédé devrait être planaire et offrir une continuité électrique entre les différentes zones de nature ou d'épaisseurs différentes, et notamment entre les différentes zones ou couches de silicium ou de matériau semi-conducteur superficiel.
Un autre problème est aussi d'éviter ou de réduire, dans un tel système, les contraintes ou les dislocations constatées lors de la mise en oeuvre de la technique SIMOX Encore un autre problème est de pouvoir réaliser des composants semi-conducteurs présentant des éléments isolants enterrés reliés ponctuellement par des éléments conducteurs enterrés, les éléments isolants ayant la forme de couches enterrées d'épaisseur éventuellement variable et étant situés sous des couches semiconductrices superficielles d'épaisseur également éventuellement variable.
Encore un autre problème est de trouver de nouvelles techniques de réalisation de substrats semi-conducteurs ayant des zones ou des couches isolantes enterrées.
Exposé de l'invention L'invention a tout d'abord pour objet un procédé de réalisation d'une structure semi-conductrice, comportant :
la formation, dans au moins un premier substrat en un matériau semi-conducteur, d'au moins une première zone isolante présentant une première épaisseur, et d'au moins une deuxième zone isolante, présentant une deuxième épaisseur, éventuellement différente de la première épaisseur, l'assemblage de ce premier substrat avec un second substrat en matériau semi-conducteur, l'amincissement de l'un et/ou l'autre substrat.
L'assemblage des deux substrats conduit à la formation d'un substrat ou d'un composant unique ou monolithique, ayant une couche superficielle de matériau semi-conducteur offrant une continuité électrique.
L'utilisation d'une étape d'assemblage de substrats permet d'éviter les dislocations et contraintes constatées avec les techniques connues telle que la technique SIMOX, ainsi que les gonflements et différences de planéité constatées en surface au-dessus des zones implantées.
On peut avoir des zones isolantes alternant, dans ce composant unique, avec des zones de type bulk , ou zones de substrat semi-conducteur.
La formation, dans un même composant, de deux zones isolantes d'épaisseurs différentes, chacune pouvant éventuellement être uniforme, peut convenir à des besoins différents.
La première et la deuxième zones isolantes peuvent être en des matériaux isolants différents.
Il est possible de réaliser, dans le premier substrat, au moins une troisième zone isolante, présentant une troisième épaisseur, éventuellement différente de la première épaisseur et/ou de la deuxième épaisseur.
Selon un mode de réalisation, le procédé peut en outre comporter la formation, dans le second substrat, d'au moins une première zone isolante du second substrat, qui peut être d'épaisseur uniforme.
Il peut en outre comporter la formation, dans le second substrat, d'au moins une deuxième zone isolante du second substrat, pouvant présenter une épaisseur non nulle, éventuellement uniforme, et différente de l'épaisseur de la première zone isolante du second substrat.
Dans le cas où le matériau semi-conducteur est du silicium, on obtient une structure de type SOI.
Une portion ou au moins un plot métallique ou conducteur ou une zone dopée peut aussi être réalisé, établissant une liaison entre au moins deux zones isolantes.
L'invention concerne également un procédé de réalisation d'une structure semi-conductrice, comportant :
la formation, dans au moins un premier substrat en un matériau semi-conducteur, d'au moins une zone isolante, en un matériau isolant, l'assemblage de ce substrat avec un second substrat en matériau semi-conducteur, l'amincissement de l'un et/ou de l'autre des substrats laissant une couche superficielle de matériau semi-conducteur sur la couche de matériau isolant, une première zone de couche superficielle ayant une première épaisseur et une deuxième zone de couche superficielle, présentant une deuxième épaisseur différente de la première épaisseur.
Ainsi est réalisée une structure présentant une épaisseur variable de couche superficielle de semi-conducteur.
L'amincissement d'un substrat peut être réalisé par formation d'une couche ou d'un plan de fragilisation, par exemple : - par implantation atomique ou d'ions dans le premier ou le second substrat ; les ions implantés peuvent être des ions hydrogène, mais d'autres espèces peuvent être utilisées, ou encore une coimplantation hydrogène/hélium (H/He), - ou par formation, dans le cas du silicium, d'une couche de silicium poreux.
L'amincissement peut aussi être réalisé par polissage ou gravure.
L'amincissement du substrat peut être suivi d'une étape de finition telle que, par exemple une étape d'amincissement local ou intégral, par polissage, ou gravure, ou oxydation sacrificielle, ou encore une étape d'épaississement, local ou intégral, par exemple par épitaxie, du film de silicium.
L'invention concerne en outre un procédé de réalisation d'une structure semi-conductrice, comportant : - une première étape de formation, par exemple par implantation ionique ou par technique de dépôt et/ou d'oxydation dans un substrat semi-conducteur, d'une première zone isolante en un matériau isolant, présentant une première épaisseur, - une deuxième étape de formation, par implantation ionique dans le même substrat, d'une deuxième zone isolante en un matériau isolant, présentant une deuxième épaisseur, qui peut être différente de la première épaisseur.
On obtient là encore des zones isolantes, éventuellement d'épaisseurs différentes, dans un même substrat, mais sans étape de fracture d'un substrat et sans étape d'assemblage de deux substrats si les deux étapes mettent en oeuvre une implantation ionique.
Dans tous les modes de réalisation, la première et la deuxième zone isolante peuvent être en des matériaux isolants différents.
Les différentes zones isolantes peuvent donc être réalisées en un ou plusieurs matériaux isolants tels que par exemple le dioxyde de silicium (Si02), le nitrure de silicium (Si3N4), le diamant, le saphir, l'oxyde de hafnium (Hf02), l'oxyde de zirconium (Zr02), l'alumine (AI203), l'oxyde de lanthane (La203), l'oxyde d'yttrium (Y203).
L'invention concerne en outre une structure semi-conductrice, comportant, dans un substrat semi-conducteur : - une première zone, dans une couche superficielle de matériau semi-conducteur, sous laquelle est formée une première couche isolante enterrée, dite première couche isolante, en un premier matériau isolant, - et une deuxième zone dans cette couche superficielle de matériau semi-conducteur, sous laquelle est formée une deuxième couche isolante enterrée, dite deuxième couche isolante, les épaisseurs des première et deuxième couches superficielles semi-conductrices pouvant être non nulles et différentes l'une de l'autre et/ou les épaisseurs des première et deuxième couches isolantes pouvant être non nulles et différentes l'une de l'autre.
Eventuellement, cette structure semi-conductrice comporte au moins une troisième zone de la couche superficielle en matériau semiconducteur, sous laquelle est formée une couche isolante enterré, dite troisième couche isolante. L'épaisseur de la troisième zone de la couche semi-conductrice peut être différente des épaisseurs des première et deuxième zones de la couche semi-conductrice. L'épaisseur de la troisième couche isolante peut être différente des épaisseurs des première et deuxième couches isolantes.
Au moins une des zones isolantes peut avoir une extension d'au moins un micromètre carré, ou de moins de un micromètre carré.
L'une des première, deuxième et éventuellement troisième zones de la couche semi-conductrice peut être de type SOI FD, tandis que l'une de ces autres zones est de type SOI PD.
L'une des première, deuxième et éventuellement troisième zones de la couche semi-conductrice peut avoir une épaisseur comprise entre 10 nm et 70 nm, et une autre de ces mêmes zones superficielles de matériau semi-conducteur une épaisseur comprise entre 50 nm et 250 nm.
L'invention concerne également un élément semi-conducteur comportant une structure telle que ci-dessus, et un premier composant électronique réalisé dans la première zone de la couche superficielle semiconductrice et un deuxième composant électronique dans la deuxième zone de la couche superficielle semi-conductrice ou éventuellement dans la troisième zone de la couche superficielle semi-conductrice, l'un au moins des premier et second composants électroniques pouvant être un transistor, par exemple de type MOS.
Selon une variante, dans un tel élément semi-conducteur, une première partie d'un transistor est réalisée dans la première zone de la couche semi-conductrice et une deuxième partie du même transistor étant réalisée dans la deuxième zone de la couche semi-conductrice.
Description détaillée de modes réalisation de l'invention.
Brève description des figures - les figures 1A à 2 représentent des procédés connus de réalisation de composants SOI, - les figures 3A - 7B représentent différents modes de réalisation selon l'invention, - les figures 8A - 9D représentent différents procédés pouvant être utilisés dans le cadre de l'invention, - les figures 10A et 10 B représentent un autre mode de réalisation de l'invention, sans collage de substrats, - les figures 11A et 11 B représentent un autre mode de réalisation de l'invention, avec épaisseur variable de couche superficielle de silicium, - les figures 12A et 12B représentent un autre mode de réalisation de l'invention, - les figures 13A et 13 B représentent un autre aspect de l'invention, avec formation d'un plot conducteur dans les couches isolantes.- la figure 14 représente la réalisation de deux transistors dans des zones différentes d'un substrat SOI selon l'invention, Les figures 3A et 3B représentent schématiquement un premier mode de réalisation d'un procédé selon l'invention.
Dans un premier substrat 30 semi-conducteur (on prendra l'exemple du silicium) sont réalisées des zones ou couches isolantes (on prendra l'exemple de l'oxyde de silicium Si02) 32a, 32b, 32c, 34a, 34b ayant des épaisseurs différentes, typiquement de l'ordre de quelques centaines de nm, par exemple comprises entre 100 nm et 500 nm. Ces épaisseurs peuvent aussi atteindre quelques dizaines de milliers de nm et être donc comprises, par exemple, entre 100nm et 5000 nm. Différentes techniques peuvent être mises en oeuvre pour la réalisation de ces zones isolantes. Elles seront décrites ci-dessous, en liaison avec les figures 8A et suivantes.
Dans un deuxième substrat semi-conducteur 40 est réalisée une implantation atomique ou ionique, formant une mince couche 42 qui s'étend sensiblement parallèlement à une surface 41 du substrat 40. En fait est ainsi formée une couche ou un plan de fragilisation ou de fracture délimitant dans le volume du substrat 40 une région inférieure 45 destinée à constituer un film mince et une région supérieure 43 constituant la masse du substrat 40. Cette implantation est en général une implantation d'hydrogène, mais peut être aussi faite à l'aide d'autres espèces, ou encore avec une co-implantation H/He.
Les deux substrats 30 et 40 ainsi préparés sont ensuite assemblés par une technique de type "wafer bonding" ou par contact de type adhérent par exemple par adhésion moléculaire ou par collage. On pourra se reporter, en ce qui concerne ces techniques, à l'ouvrage de Q.Y. Tong et U. Gosele Semiconductor Wafer Bonding (Science and Technology), Wiley Interscience Publications.
Une partie du substrat 40 est ensuite détachée par un traitement permettant de provoquer une fracture le long du plan de fragilisation 42. Un exemple de cette technique est décrit dans l'article de A.J. Auberton-Hervé et al. Why can Smart-Cut change the future of microelectronics ? paru dans International Journal of High Speed Electronics and Systems, Vol. 10, N[deg].1 (2000), p. 131-146.
Est ainsi formé un composant ou un élément semi-conducteur, ou une structure semi-conductrice (figure 3B) présentant : - au moins une première zone isolante, d'épaisseur faible et non nulle, pouvant être uniforme de largeur ou d'extension (suivant une direction x d'extension) non nulle et au moins une deuxième zone isolante, d'épaisseur plus importante que la première, pouvant être uniforme et de largeur ou d'extension (suivant la direction x) non nulle, - ou une alternance (ou toute autre forme de juxtaposition) de plusieurs zones isolantes 32a, 32b, 32c, d'épaisseur faible et non nulle, chacune de largeur ou d'extension la, Ib, Ic (suivant la direction x) non nulle, et de plusieurs zones 34a, 34b isolantes d'épaisseur plus importante que celle des zones 32a, 32b, 32c, chacune de largeur ou d'extension l'a, l'b (suivant la direction x) non nulle.
Une ou des zones de substrat semi-conducteur (zones bulk ) peuvent aussi être réalisées à l'intérieur d'une telle alternance.
On obtient ainsi un substrat mixte planaire. Divers composants électroniques peuvent ensuite être réalisés dans la couche superficielle 45 de semi-conducteur.
Selon un autre mode de réalisation illustré sur les figures 4A et 4B, un premier substrat est un substrat 130 en matériau semi-conducteur, le deuxième substrat 140 semi-conducteur étant obtenu par formation d'une juxtaposition (ou d'une alternance ou toute autre répartition) de zones 144a, 144b, 144c d'isolant (par exemple : Si02), d'une première épaisseur et de zones 146a, 146b d'oxyde de silicium, ayant une deuxième épaisseur plus importante que la première épaisseur.
Les zones isolantes ont des épaisseurs par exemple comprises entre 10nm et 100nm ou entre 100 et 500nm ou entre 100nm et 5000nm.
Une implantation d'ions formant une couche 142 (couche ou plan de fragilisation) similaire à la couche ou au plan 42 décrit ci-dessus est ensuite réalisée. Cette couche 142 délimite un film semi-conducteur 145 superficiel.
Du fait des différentes épaisseurs d'isolant ou d'oxyde de silicium rencontrées par les ions H+ sur leur trajet, la couche 142 ne se situe pas forcément à une épaisseur uniforme par rapport à la surface 147 du substrat 140, comme illustré sur la figure 4A. Dans certains cas, le faisceau d'ions ignore les variations d'épaisseur de l'isolant ou de l'oxyde de silicium.
Les deux substrats 130 et 140 ainsi préparés sont ensuite assemblés par une des techniques déjà mentionnées ci-dessus ("wafer bonding" ou collage ou contact de type adhérent, par exemple par adhésion moléculaire).
Une partie du substrat 140 est ensuite éliminée ou détachée par un traitement permettant de provoquer une fracture le long du plan ou de la zone de fragilisation 142, comme déjà décrit ci-dessus en liaison avec la figure 3B, laissant subsister la couche ou le film 145 sur la couche enterrée d'isolant ou d'oxyde.
La fracture du substrat, dans lequel la couche de fragilisation est réalisée (partie située du côté opposé à l'interface d'assemblage des deux substrats), peut être suivie d'une étape de finition telle que, par exemple, une étape d'amincissement pour aplanir les irrégularités provenant de la profondeur éventuellement variable de la couche 142, par exemple par polissage, notamment de type mécano-chimique, ou gravure, ou oxydation sacrificielle. Une étape d'épaississement, local ou intégral, par exemple par épitaxie, du film de silicium est également possible.
Est ainsi formé un composant ou un élément semi-conducteur ou un substrat (figure 4B) présentant : - au moins une zone d'isolant (ici : d'oxyde Si02), d'épaisseur faible, non nulle, pouvant être uniforme, de largeur ou d'extension (suivant une direction x d'extension) non nulle et au moins une zone d'isolant (ici :d'oxyde Si02), d'épaisseur plus importante, pouvant être uniforme et de largeur ou d'extension (suivant la direction x) non nulle, - ou une alternance (ou toute autre forme de juxtaposition) de zones d'isolant (exemple : Si02) 144a, 144b, 144c d'épaisseur faible, non nulle, pouvant être uniforme, chacune de largeur ou d'extension (suivant la direction x) non nulle, et de zones d'isolant (ici :Si02) 146a, 146b d'épaisseur plus importante, pouvant être uniforme, chacune de largeur ou d'extension (suivant la direction x) non nulle.
Une ou des zones de substrat semi-conducteur ou silicium (zones bulk ) peuvent aussi être réalisées à l'intérieur d'une telle alternance.
On obtient donc là encore un substrat mixte planaire. Ce substrat peut présenter aussi des zones de semi-conducteur ou de silicium superficiel d'épaisseur faible et des zones de semi-conducteur ou de silicium superficiel d'épaisseur plus importante. Divers composants électroniques peuvent donc être réalisés dans la couche superficielle 145 de semi-conducteur ou de silicium de ce même substrat, et notamment des composants relevant de technologies différentes, par exemple des composants SOI FP et des composants SOI PD.
Selon encore un autre mode de réalisation illustré sur les figures 5A et 5B, un premier substrat est un substrat 230 semi-conducteur (par exemple : de silicium) brut dans lequel des zones d'isolant (par exemple : Si02) 232a, 232b sont réalisées à côté de zones de silicium brut. Ces zones d'isolant ont par exemple des épaisseurs comprises entre 10nm et 100nm ou entre 100 et 500nm ou entre 100nm et 5000nm.
Un deuxième substrat 240 est obtenu par implantation atomique ou d'ions, par exemple d'ions hydrogène, formant une couche 242 similaire aux couches 42 et 142 décrites ci-dessus.
Les deux substrats 230 et 240 ainsi préparés sont ensuite assemblés par une des techniques déjà mentionnées ci-dessus ("wafer bonding" ou collage ou contact de type adhérent, par exemple par adhésion moléculaire).
La partie du substrat 240, située du côté opposé à la face 241 d'assemblage des substrats, est ensuite éliminée ou détachée, comme déjà décrit ci-dessus en liaison avec la figure 3B.
Est ainsi formé un composant ou un élément semi-conducteur ou une structure semi-conductrice (figure 5B) mixte planaire, présentant une alternance (ou toute autre forme de juxtaposition ou de répartition) de zones 232a, 232b d'isolant (ici : d'oxyde Si02), pouvant avoir des épaisseurs différentes l'une de l'autre et de zones de semi-conducteur ou de silicium brut.
Divers composants électroniques peuvent ensuite être réalisés dans la couche superficielle 245 de semi-conducteur ou de silicium, notamment dans la partie de la couche située au-dessus des zones d'isolant ou d'oxyde de silicium.
Selon un autre mode de réalisation illustré sur les figures 6A et 6B, un premier substrat est un substrat 330 semi-conducteur ou de silicium brut, le deuxième substrat 340 étant obtenu par formation d'une juxtaposition de zones d'isolant ou d'oxyde de silicium 344a, 344b et de zones de semi-conducteur ou de silicium brut, puis par implantation d'ions, par exemple d'ions hydrogène, formant une couche 342 similaire à la couche 42 décrite ci-dessus. Comme déjà expliqué ci-dessus en liaison avec la figure 4A, du fait des différentes épaisseurs d'isolant ou d'oxyde de silicium rencontrées par les ions sur leur trajet, la couche 342 ne se situe pas forcément à une épaisseur uniforme par rapport à la surface 341 du substrat 340.
Les deux substrats 340 et 330 ainsi préparés sont ensuite assemblés par une des techniques déjà mentionnées ci-dessus ("wafer bonding" ou collage ou contact de type adhérent, par exemple par adhésion moléculaire).
Une partie du substrat 340 est ensuite éliminée, comme déjà décrit ci-dessus en liaison avec la figure 3B. Une étape de finition, par amincissement ou épaississement, comme déjà décrit ci-dessus en liaison avec la figure 4B, permet d'aplanir les irrégularités provenant de la profondeur variable de la couche 342.
Est ainsi formé un composant ou un substrat ou un élément semi-conducteur ou une structure semi-conductrice (figure 6B) mixte planaire, présentant une alternance (ou toute autre forme de juxtaposition ou de répartition) de zones 344a, 344b, d'isolant (ici : d'oxyde Si02) pouvant avoir des épaisseurs différentes l'une de l'autre, et de zones de semi-conducteur ou de silicium brut.
Divers composants électroniques peuvent ensuite être réalisés dans la couche superficielle de semi-conducteur ou de silicium, notamment dans la partie de la couche située au-dessus des zones d'isolant ou d'oxyde de silicium 344a, 344b.
Toute combinaison des techniques décrites ci-dessus peut être envisagée. En particulier une juxtaposition quelconque de zones d'isolant ou de dioxyde de silicium d'épaisseurs différentes et/ou de zones de semiconducteur ou de silicium superficiel d'épaisseurs différentes et/ou de zones d'isolant ou de dioxyde de silicium et de substrat en semiconducteur ou en silicium peut être réalisée dans un même substrat ou composant.
On peut ainsi réaliser une couche continue d'isolant ou de dioxyde de silicium présentant une alternance ou une succession de zones d'épaisseur faible, et éventuellement uniforme et de zones d'épaisseur plus importante et éventuellement uniforme.
Ainsi, selon l'exemple illustré sur les figures 7A et 7B, un premier substrat 430 est un substrat de semi-conducteur ou de silicium brut, dans lequel est réalisée une juxtaposition (ou alternance ou toute autre forme de répartition) de zones 432a, 432b d'isolant ou d'oxyde de silicium ayant une certaine première épaisseur, de zones 434a, 434b d'isolant ou d'oxyde de silicium ayant une épaisseur plus faible et de zones de substrat 436 semi-conducteur ou en silicium. Sur la figure 7B seule une telle zone 436 de silicium est représentée, mais un même substrat peut en comporter plusieurs.Les zones d'oxyde peuvent avoir des épaisseurs par exemple comprises entre 10nm et 100nm ou entre 100nm et 500nm ou entre 10nm ou 100nm et 5000nm.
Le deuxième substrat 440 est quant à lui obtenu par formation d'une juxtaposition de zones 444a, 444b d'isolant ou d'oxyde de silicium ayant une certaine première épaisseur, de zones 448a, 448b d'isolant ou d'oxyde de silicium ayant une épaisseur plus faible, et de substrat semiconducteur ou silicium 446. Les épaisseurs des couches ou zones d'oxyde peuvent se situer dans les mêmes gammes que celles qui viennent d'être indiquées.
Est ensuite réalisée une implantation d'ions hydrogène (ou autres) formant une couche 442 similaire à la couche 42 décrite ci-dessus. Du fait des différentes épaisseurs d'isolant ou d'oxyde de silicium rencontrées par les ions H+ sur leur trajet, la couche 442 ne se situe pas forcément à une épaisseur uniforme par rapport à la surface 441 du substrat 440, comme déjà indiqué ci-dessus en liaison avec la figure 4A.
Les deux substrats 430 et 440 ainsi préparés sont ensuite assemblés par une des techniques déjà mentionnées ci-dessus ("wafer bonding" ou collage ou contact de type adhérent, par exemple adhésion moléculaire).
Une partie du substrat 440 est ensuite éliminée ou détachée, comme déjà décrit ci-dessus en liaison avec la figure 3B. La fracture du substrat, dans lequel la couche de fragilisation est réalisée (partie située du côté opposé à l'interface d'assemblage des deux substrats), peut être suivie d'une étape de finition comme par exemple déjà décrit ci-dessus en liaison avec la figure 4B.
Est ainsi formé un substrat ou un élément semi-conducteur (figure 7B) mixte planaire, présentant : - au moins deux zones d'isolant ou d'oxyde 452a, b ayant deux épaisseurs différentes l'une de l'autre, chacune pouvant être uniforme, et éventuellement au moins une zone 456 de substrat semi-conducteur ou silicium, ces deux ou trois zones ayant chacune une largeur ou extension (suivant une direction x d'extension) non nulle, - ou une alternance (ou toute autre forme de juxtaposition) de zones d'isolant ou d'oxyde 452a, b, 454 a, b, c, d, 458 a, b, et éventuellement de zones 456 de substrat semi-conducteur ou silicium, les zones d'isolant ou d'oxyde 452a, b ayant une première épaisseur qui est différente d'une deuxième épaisseur des zones d'isolant ou d'oxyde 454 a, b, c, d,ces deux épaisseurs pouvant être uniformes et éventuellement toutes deux différentes d'une troisième épaisseur des zones 458 a, b, chacune de ces zones ayant une largeur ou une extension (suivant la direction x) non nulle.
On obtient également, dans un même substrat, une alternance ou une juxtaposition de différentes épaisseurs du semi-conducteur ou du silicium superficiel.
Il est également possible, en variante, de réaliser une couche d'isolant ou d'oxyde d'épaisseur unique ou uniforme dans l'un des substrats, par exemple dans le substrat 430, le substrat 440 étant préparé comme indiqué ci-dessus (avec une ou des couches d'isolant ou d'oxyde d'épaisseurs différentes), l'assemblage des deux substrats conduisant à une structure (non représentée) avec, également, diverses épaisseurs d'isolant ou d'oxyde ou au moins une couche continue d'isolant ou d'oxyde présentant diverses épaisseurs pouvant être uniformes.
Divers composants électroniques peuvent ensuite être réalisés dans la couche superficielle 445 de semi-conducteur ou de silicium, notamment dans la partie de la couche située au-dessus des zones d'isolant ou d'oxyde de silicium. Divers composants peuvent aussi être réalisés dans des zones d'épaisseurs différentes de cette couche 445 superficielle, formant ainsi des composants de type SOI FD et SOI PD sur un même substrat.
Un substrat mis en oeuvre dans le cadre de la présente invention et pouvant présenter des épaisseurs différentes de dioxyde de silicium, peut être réalisé selon un procédé tel que celui illustré en figures 8A - 8E.
Sur la figure 8A des zones 532 a, 532b de dioxyde de silicium, par exemple d'épaisseur de l'ordre de quelques centaines de nm, par exemple 400 nm, sont réalisées sur un substrat 530 par croissance par procédé LOCOS ("Locally Oxide Silicon", ou oxydation locale du silicium) à travers un masque 531, par exemple un masque de Si3N4. Ces zones peuvent avoir la forme de pastilles ou de bandes ou des formes plus complexes.
Le masque est ensuite enlevé (figure 8B), laissant subsister les zones 532a, 532b d'oxyde de silicium. On notera que, à ce stade, la planéité du substrat n'est pas conservée.
Il est ensuite possible de réaliser une étape de planarisation, par exemple par polissage mécano-chimique (figure 8C), ce qui conduit à un substrat présentant des zones 534a, b de dioxyde de silicium juxtaposées au silicium du substrat lui-même. Ce substrat est par exemple celui utilisé sur les figures 5A ou 6A.
Selon une variante (figure 8D), une couche 533 d'oxydation superficielle du substrat est réalisée à partir de la structure de la figure 8B puis (figure 8E) l'ensemble est planarisé, par exemple par polissage mécano-chimique, pour laisser une couche 535 d'oxydation superficielle.
Une couche de quelques centaines de nm (par exemple 300nm) peut ainsi être enlevée, laissant subsister une juxtaposition de zones de dioxyde de silicium d'épaisseurs différentes. Ce type de substrat est utilisé dans les figures 3A, 4A ci-dessus. Il est aussi possible de réaliser d'abord une planarisation (figure 8C) puis une oxydation superficielle (figure 8E).
Un autre procédé pouvant être mis en oeuvre dans le cadre de la présente invention est illustré en figures 9A - 9D.
Sur la figure 9A des tranchées 632 a, 632b sont gravées, par exemple par gravure sèche à travers un masque 634, dans un substrat de silicium 630 sur une épaisseur de, par exemple, quelques dizaines de nm, par exemple 100 nm.
Le masque est ensuite enlevé (figure 9B), puis le substrat est oxydé thermiquement en surface, ou bien une couche de dioxyde de silicium est déposée, formant une couche 636 de dioxyde de silicium, par exemple de quelques centaines de nm d'épaisseur, par exemple 400 nm.
Il est ensuite possible de réaliser une étape de planarisation, par exemple par polissage mécano-chimique (figure 9C), ce qui conduit à un substrat présentant des zones 634a, b de dioxyde de silicium juxtaposées au silicium du substrat lui-même. Ce substrat est par exemple celui utilisé sur les figures 5A ou 6A.
Selon une variante (figure 9D), l'ensemble de la figure 9B est aplani, mais moins que dans le cas de la figure 9C, laissant subsister une couche 638 de, par exemple, quelques centaines de nm de dioxyde de silicium, par exemple environ 100nm. Est ainsi réalisée une juxtaposition de zones de dioxyde de silicium d'épaisseurs différentes en surface du substrat de silicium 630. Ce type de substrat est utilisé dans les figures 3A, 4A ci-dessus.
Une différence est à noter en ce qui concerne les deux variantes des figures 9C et 9D. Dans le deuxième cas (figure 9D), le polissage s'arrête dans la couche d'oxyde Si02. Dans le premier cas, on met à nu du silicium, qui peut jouer le rôle de couche d'arrêt. On peut alors utiliser des procédés de polissage sélectifs.
D'autres procédés que ceux décrits ci-dessus en liaison avec les figures 8A à 9C peuvent être utilisés, notamment tout procédé mettant en oeuvre une combinaison de techniques de dépôt d'oxyde ou d'oxydation superficielle, d'aplanissement ou de gravure, et permettant d'obtenir une structure telle que celle des figures 8C, 8E, 9C ou 9D, quel que soit l'ordre dans lequel ces opérations sont réalisées. Ces différents procédés permettent de réaliser des zones de dioxyde de silicium telles que les zones 534a, 534 b, 634a, 634b, d'épaisseur uniforme ou des couches continues d'oxyde d'épaisseur variable mais localement uniforme sauf pour les points ou zones de discontinuité entre deux portions d'oxyde d'épaisseurs différentes.
On notera que les zones 532a, 532b, 534a, 534b, 634a, 634b peuvent avoir des formes quelconques, par exemple la forme de pastilles qui peuvent être circulaires, ou encore s'étendre linéairement, suivant une dimension perpendiculaire au plan des figures 8B, 8C et 9C. Il en va de même des couches d'oxyde de silicium réalisées telles que les couches 533, 535, 636, 638. D'une manière générale, les structures des figures 3A - 7B peuvent aussi être considérées comme s'étendant suivant une direction perpendiculaire à leur plan.
Tous les modes de réalisation décrits ci-dessus permettent d'éviter ou de limiter les dislocations et les contraintes constatées avec la technique connue déjà décrite en liaison avec la figure 2.
Un autre mode de réalisation d'un composant ou d'une structure selon l'invention est illustré sur les figures 10A et 10B. Ce mode de réalisation met en oeuvre la technique SIMOX, à partir d'implantation d'ions oxygène. Il permet lui aussi d'obtenir un composant ou une structure mixte planaire, même si il n'évite pas les problèmes de contraintes et de dislocations résultant de l'emploi de la technique de la figure 2.
Dans une première étape (figure 10A), un masque 200 permet de réaliser dans un substrat 205 semi-conducteur (par exemple : de silicium) une zone isolante, par exemple de dioxyde de silicium 160, ayant une première épaisseur (typiquement quelques centaines de nanomètres, par exemple 100nm ou 200nm).
On utilise pour cela une implantation d'ions oxygène 0++ à une première énergie et à une première dose.
Dans une deuxième étape (figure 10B), un deuxième masque 210 permet de sélectionner une autre zone du substrat et d'y implanter des ions oxygène O++ avec une deuxième énergie et une deuxième dose, au moins l'un de ces deux derniers paramètres étant différent de la première énergie et/ou de la première dose déjà utilisées dans la première étape. On réalise ainsi dans le substrat 205 une zone de dioxyde de silicium 180, ayant une deuxième épaisseur (également de quelques centaines de nanomètres, par exemple 400nm ou 500nm), différente de la première épaisseur.
Ce procédé des figures 10A et 10B ne met pas en oeuvre de collage ou d'assemblage de substrats, mais permet néanmoins d'obtenir un composant ou une structure mixte planaire.
Comme déjà indiqué ci-dessus, la mise en oeuvre de la technique SIMOX résulte en l'apparition de contraintes inhomogènes et de contraintes dans le substrat.
Par ailleurs, des gonflements ou des différences de planéité, en surface, au-dessus des zones implantées, sont observées.
Les zones d'isolant ou d'oxyde enterré, obtenues par la technique SIMOX, sont de moins bonne qualité, et de densité moins forte, que celle obtenue avec les techniques de dépôt et d'oxydation.
Ces zones enterrées ont également des tensions de claquage assez différentes des zones obtenues par les autres techniques.
Au total, les composants obtenus par la technique SIMOX se distinguent assez aisément de ceux obtenus par les autres techniques.
L'invention permet également de réaliser des structures présentant des épaisseurs variables de couche superficielle, par exemple en pratiquant une étape d'amincissement local du substrat ou de la couche superficielle de semi-conducteur ou de silicium 45 (figure 3), 145 (figure 4B), 245 (figure 5B) ou de la couche ou du substrat de la figure 6B, comme indiqué en traits interrompus sur ces mêmes figures, ou encore sur la figure 7B.
Plus précisément, un étape d'amincissement local (par exemple par gravure ou oxydation sacrificielle) permet de réaliser une couche de semi-conducteur ou de silicium superficiel d'épaisseur variable, avec des zones 46, 47 139, 141, 143, 243, 247, 343, 443, 447, 449 d'épaisseur de Si superficiel inférieure à l'épaisseur des autres zones de semi-conducteur ou de Si superficiel, ou avec des alternances de zones de la couche de semi-conducteur ou de Si superficiel, ayant alternativement une première et une deuxième épaisseur, différente de la première.
Après amincissement local, la couche de silicium superficielle présente encore une continuité électrique entre les différents zones.
Selon une variante, l'épaisseur de la couche d'isolant ou d'oxyde est uniforme, et l'épaisseur de la couche de semi-conducteur ou de silicium superficielle est variable.
Ainsi, selon la figure 11A une couche 272 d'isolant ou de dioxyde de silicium d'épaisseur uniforme est réalisée dans un substrat 270, le substrat 280 étant préparé comme par exemple le substrat 40 de la figure 3A ci-dessus, la couche ou le plan de fragilisation 274 étant similaire à la couche 42 de cette même figure 3A.
Les deux substrats 270, 280 ainsi préparés sont ensuite assemblés, là encore par une technique de type "wafer bonding" ou par contact de type adhérent ou par collage.
Une partie du substrat 280 est ensuite éliminée par un traitement permettant de provoquer une fracture le long du plan de fragilisation 274.
Un aplanissement ou amincissement local permet de réaliser une couche de semi-conducteur ou de silicium superficielle d'épaisseur variable, avec une première épaisseur et une deuxième épaisseur dans les zones 276. L'amincissement peut par exemple mettre en oeuvre une gravure ou une oxydation sacrificielle.
Là encore, après amincissement local, la couche de semiconducteur ou de silicium superficielle présente une continuité électrique entre les différents zones.
On peut ainsi réaliser des épaisseurs variables de la couche de semi-conducteur ou de silicium, par exemple comprise entre 10 nm et 50 nm ou 70 nm dans une zone et entre 50 nm ou 70 nm ou 80 nm et 250 nm dans une autre zone.
Un autre exemple de réalisation d'un composant selon l'invention est illustré sur les figures 12A et 12B. Ce mode de réalisation met en oeuvre, d'une part la technique de dépôt ou d'oxydation superficielle, telle que décrite ci-dessus en liaison avec les figures 8A à 9C, et d'autre part la technique SIMOX décrite ci-dessus en liaison avec la figure 10A et 10B.
Par exemple, comme illustré sur la figure 12A, une première zone 832 d'isolant, pouvant présenter des sous-zones d'épaisseurs différentes, est réalisée dans un substrat semi-conducteur 830, comme décrit par exemple en liaison avec les figures 7A et 7B.
Ensuite, (figure 12B) un masque 810 permet de réaliser, à l'aide de l'implantation d'ions, notamment l'implantation d'ions oxygène dans le cas du dioxyde de silicium, une zone 880 isolante, pouvant avoir la même épaisseur que l'une des sous-zones de la zone 832, ou une épaisseur encore différente.
L'invention concerne également un procédé et un composant que celui illustré sur les figures 13A et 13B.
Ce procédé est similaire aux procédés déjà décrits ci-dessus, par exemple en liaison avec les figures 7A et 7B ci-dessus, avec des alternances ou juxtapositions de zones 732, 736 d'oxyde de silicium d'épaisseurs différentes.
Est également incluse la formation de plots métalliques ou conducteurs 752, 754 (par gravure et dépôt) qui, après établissement de la liaison entre les deux substrats 730, 740, permettent de réaliser un plot ou un élément métallique ou conducteur 760 établissant une liaison conductrice dans et à travers les zones isolantes.
Le matériau conducteur utilisé peut être par exemple du WSi2.
Selon une variante, des plots conducteurs peuvent être réalisés par dopage de zones isolantes ou semi-conductrices des substrats 730, 740..
La formation de plots conducteurs ou métalliques peut être mise en oeuvre dans tous les procédés déjà décrits ci-dessus, en particulier en liaison avec les figures 3A - 9C.
Quel que soit le procédé de réalisation envisagé, un substrat ou un composant ou une structure mixte planaire, par exemple de type SOI, est obtenu, comportant, sur un même substrat, des zones enterrées d'isolant ou de dioxyde de silicium d'épaisseurs différentes et/ou des zones de semi-conducteur ou de silicium superficiel d'épaisseurs différentes. La couche de semi-conducteur superficiel est continue entre les différentes zones, offrant ainsi une continuité électrique entre ces différentes zones.
Peuvent être ainsi juxtaposées des zones de type SOI FD et des zones de type SOI PD et des zones de type substrat ("bulk") ou des zones ayant une épaisseur de couche superficielle de semi-conducteur ou de silicium comprise entre par exemple 10 nm et 50 nm ou 70 nm et des zones ayant une épaisseur de couche superficielle de semi-conducteur ou de silicium comprise entre par exemple 50 nm ou 70 nm ou 80 nm et 250 nm.
Les composants, et notamment les composants électroniques, par exemple des transistors, réalisés dans le substrat peuvent alors être de technologies différentes.
Ainsi la figure 14 représente une portion d'un substrat tel que celui obtenu en figure 4B ou 7B, dans lequel sont réalisés deux transistors MOS 910, 920, ayant chacun une grille 912, 922, un drain 916, 926, et une source 914, 924. Sous ces transistors, la plus ou moins grande épaisseur de la zone de silicium permet de réaliser d'une part un composant SOI 910 de type complètement déserté (FD) et d'autre part un composant SOI 920 de type partiellement déserté (PD).
Il est aussi possible d'avoir une zone FD sous une partie d'un transistor, par exemple sous sa grille et son drain, et une zone de type PD sous une autre partie du même transistor, par exemple sous la source.
Les différentes zones obtenues, par exemple de type FD ou PD, peuvent avoir une taille d'au moins un millimètre carré, ne nécessitant pas de technologie sub-micronique pour former les couches enterrées d'oxyde.
La mise en oeuvre de technologies sub-microniques permet de réaliser des zones de plus petite taille, inférieure à 1 mm , par exemple de l'ordre de quelques Microm ou de quelques dizaines de Microm . On peut ainsi réaliser, par exemple, des zones spécifiques sous les zones de drain, et/ou de source et/ou de grille d'un transistor, par exemple une zone spécifique sous la grille 912 du transistor MOS 910 de la figure 12, les zones situées sous le drain et la source de ce même transistor étant de nature différente du fait d'une épaisseur d'oxyde différente et/ou d'une épaisseur de couche de silicium différente.
L'invention a été décrite avec le matériau Si02 en tant qu'isolant d'une structure SOI. Elle s'applique cependant à d'autres matériaux isolants, tels que par exemple le Si3N4, le diamant, ou le saphir. Elle s'applique également à tout matériau à coefficient K élevé, comme ceux décrits dans le MRS Bulletin, Mars 2002, Vol. 27, No3, Alternative Gate Dielectrics for Microelectronics ; de tels matériaux sont par exemple l'oxyde de hafnium (Hf02), ou l'oxyde de zirconium (Zr02), ou l'alumine (A1203), ou encore le Y203 (oxyde d'ytrium) et sont de préférence utilisés pour réaliser des couches fines, de quelques dizaines de nm, par exemple entre 10nm et 50nm.
Il est également possible de réaliser une ou plusieurs zone(s) isolante(s) en un premier matériau isolant et une ou plusieurs autre(s) zone(s) isolante(s) en un deuxième matériau isolant différent du premier.
Ainsi, les zones 534a et 534b de la figure 8C peuvent être de nature différente l'une de l'autre, de même que les zones 634a et 634b de la figure 9C, ou encore les zones 160 et 180 de la figure 10C. A partir de là, toutes les combinaisons sont possibles en mettant en oeuvre l'un des procédés décrits ci-dessus.
Tous ces procédés sont alors utilisables, sauf le procédé des figures 8A à 8E pour des isolants qui ne sont pas des oxydes (diamant par exemple). On utilise alors les techniques de dépôt.
La formation d'un plan de fragilisation peut être obtenue par d'autres méthodes que par l'implantation d'ions. Ainsi, il est aussi possible de réaliser une couche de silicium poreux, comme décrit dans l'article de K. Sataguchi et al. ELTRAN by Splitting Porous Si layers , Proceedings of the 9th International Symposium on Silicon-on-Insulator Tech. and Device, 99-3, The Electrochemical Soweby, Seattle, p. 117-121 (1999).
D'autres techniques encore permettent de réaliser un amincissement des substrats 40, 140, 240, 340, 440, 280, 740 sans mettre en oeuvre une implantation d'ions et sans créer de plan de fragilisation: il s'agit des techniques de polissage ou de gravure.
Enfin, la description ci-dessus a été faite dans le cas du silicium comme matériau semi-conducteur de base. D'autres matériaux semiconducteurs (par exemple : SiGe, SiC, AsGa, InP, GaN) peuvent être utilisés à la place du silicium, l'invention s'appliquant également à la formation de structures de type semi-conducteur sur isolant (avec, éventuellement, plot(s) conducteur(s) comme sur la figure 13B).
Brève description des figures - les figures 1A à 2 représentent des procédés connus de réalisation de composants SOI, - les figures 3A - 7B représentent différents modes de réalisation selon l'invention, - les figures 8A - 9D représentent différents procédés pouvant être utilisés dans le cadre de l'invention, - les figures 10A et 10 B représentent un autre mode de réalisation de l'invention, sans collage de substrats, - les figures 11A et 11 B représentent un autre mode de réalisation de l'invention, avec épaisseur variable de couche superficielle de silicium, - les figures 12A et 12B représentent un autre mode de réalisation de l'invention, - les figures 13A et 13 B représentent un autre aspect de l'invention, avec formation d'un plot conducteur dans les couches isolantes.- la figure 14 représente la réalisation de deux transistors dans des zones différentes d'un substrat SOI selon l'invention, Les figures 3A et 3B représentent schématiquement un premier mode de réalisation d'un procédé selon l'invention.
Dans un premier substrat 30 semi-conducteur (on prendra l'exemple du silicium) sont réalisées des zones ou couches isolantes (on prendra l'exemple de l'oxyde de silicium Si02) 32a, 32b, 32c, 34a, 34b ayant des épaisseurs différentes, typiquement de l'ordre de quelques centaines de nm, par exemple comprises entre 100 nm et 500 nm. Ces épaisseurs peuvent aussi atteindre quelques dizaines de milliers de nm et être donc comprises, par exemple, entre 100nm et 5000 nm. Différentes techniques peuvent être mises en oeuvre pour la réalisation de ces zones isolantes. Elles seront décrites ci-dessous, en liaison avec les figures 8A et suivantes.
Dans un deuxième substrat semi-conducteur 40 est réalisée une implantation atomique ou ionique, formant une mince couche 42 qui s'étend sensiblement parallèlement à une surface 41 du substrat 40. En fait est ainsi formée une couche ou un plan de fragilisation ou de fracture délimitant dans le volume du substrat 40 une région inférieure 45 destinée à constituer un film mince et une région supérieure 43 constituant la masse du substrat 40. Cette implantation est en général une implantation d'hydrogène, mais peut être aussi faite à l'aide d'autres espèces, ou encore avec une co-implantation H/He.
Les deux substrats 30 et 40 ainsi préparés sont ensuite assemblés par une technique de type "wafer bonding" ou par contact de type adhérent par exemple par adhésion moléculaire ou par collage. On pourra se reporter, en ce qui concerne ces techniques, à l'ouvrage de Q.Y. Tong et U. Gosele Semiconductor Wafer Bonding (Science and Technology), Wiley Interscience Publications.
Une partie du substrat 40 est ensuite détachée par un traitement permettant de provoquer une fracture le long du plan de fragilisation 42. Un exemple de cette technique est décrit dans l'article de A.J. Auberton-Hervé et al. Why can Smart-Cut change the future of microelectronics ? paru dans International Journal of High Speed Electronics and Systems, Vol. 10, N[deg].1 (2000), p. 131-146.
Est ainsi formé un composant ou un élément semi-conducteur, ou une structure semi-conductrice (figure 3B) présentant : - au moins une première zone isolante, d'épaisseur faible et non nulle, pouvant être uniforme de largeur ou d'extension (suivant une direction x d'extension) non nulle et au moins une deuxième zone isolante, d'épaisseur plus importante que la première, pouvant être uniforme et de largeur ou d'extension (suivant la direction x) non nulle, - ou une alternance (ou toute autre forme de juxtaposition) de plusieurs zones isolantes 32a, 32b, 32c, d'épaisseur faible et non nulle, chacune de largeur ou d'extension la, Ib, Ic (suivant la direction x) non nulle, et de plusieurs zones 34a, 34b isolantes d'épaisseur plus importante que celle des zones 32a, 32b, 32c, chacune de largeur ou d'extension l'a, l'b (suivant la direction x) non nulle.
Une ou des zones de substrat semi-conducteur (zones bulk ) peuvent aussi être réalisées à l'intérieur d'une telle alternance.
On obtient ainsi un substrat mixte planaire. Divers composants électroniques peuvent ensuite être réalisés dans la couche superficielle 45 de semi-conducteur.
Selon un autre mode de réalisation illustré sur les figures 4A et 4B, un premier substrat est un substrat 130 en matériau semi-conducteur, le deuxième substrat 140 semi-conducteur étant obtenu par formation d'une juxtaposition (ou d'une alternance ou toute autre répartition) de zones 144a, 144b, 144c d'isolant (par exemple : Si02), d'une première épaisseur et de zones 146a, 146b d'oxyde de silicium, ayant une deuxième épaisseur plus importante que la première épaisseur.
Les zones isolantes ont des épaisseurs par exemple comprises entre 10nm et 100nm ou entre 100 et 500nm ou entre 100nm et 5000nm.
Une implantation d'ions formant une couche 142 (couche ou plan de fragilisation) similaire à la couche ou au plan 42 décrit ci-dessus est ensuite réalisée. Cette couche 142 délimite un film semi-conducteur 145 superficiel.
Du fait des différentes épaisseurs d'isolant ou d'oxyde de silicium rencontrées par les ions H+ sur leur trajet, la couche 142 ne se situe pas forcément à une épaisseur uniforme par rapport à la surface 147 du substrat 140, comme illustré sur la figure 4A. Dans certains cas, le faisceau d'ions ignore les variations d'épaisseur de l'isolant ou de l'oxyde de silicium.
Les deux substrats 130 et 140 ainsi préparés sont ensuite assemblés par une des techniques déjà mentionnées ci-dessus ("wafer bonding" ou collage ou contact de type adhérent, par exemple par adhésion moléculaire).
Une partie du substrat 140 est ensuite éliminée ou détachée par un traitement permettant de provoquer une fracture le long du plan ou de la zone de fragilisation 142, comme déjà décrit ci-dessus en liaison avec la figure 3B, laissant subsister la couche ou le film 145 sur la couche enterrée d'isolant ou d'oxyde.
La fracture du substrat, dans lequel la couche de fragilisation est réalisée (partie située du côté opposé à l'interface d'assemblage des deux substrats), peut être suivie d'une étape de finition telle que, par exemple, une étape d'amincissement pour aplanir les irrégularités provenant de la profondeur éventuellement variable de la couche 142, par exemple par polissage, notamment de type mécano-chimique, ou gravure, ou oxydation sacrificielle. Une étape d'épaississement, local ou intégral, par exemple par épitaxie, du film de silicium est également possible.
Est ainsi formé un composant ou un élément semi-conducteur ou un substrat (figure 4B) présentant : - au moins une zone d'isolant (ici : d'oxyde Si02), d'épaisseur faible, non nulle, pouvant être uniforme, de largeur ou d'extension (suivant une direction x d'extension) non nulle et au moins une zone d'isolant (ici :d'oxyde Si02), d'épaisseur plus importante, pouvant être uniforme et de largeur ou d'extension (suivant la direction x) non nulle, - ou une alternance (ou toute autre forme de juxtaposition) de zones d'isolant (exemple : Si02) 144a, 144b, 144c d'épaisseur faible, non nulle, pouvant être uniforme, chacune de largeur ou d'extension (suivant la direction x) non nulle, et de zones d'isolant (ici :Si02) 146a, 146b d'épaisseur plus importante, pouvant être uniforme, chacune de largeur ou d'extension (suivant la direction x) non nulle.
Une ou des zones de substrat semi-conducteur ou silicium (zones bulk ) peuvent aussi être réalisées à l'intérieur d'une telle alternance.
On obtient donc là encore un substrat mixte planaire. Ce substrat peut présenter aussi des zones de semi-conducteur ou de silicium superficiel d'épaisseur faible et des zones de semi-conducteur ou de silicium superficiel d'épaisseur plus importante. Divers composants électroniques peuvent donc être réalisés dans la couche superficielle 145 de semi-conducteur ou de silicium de ce même substrat, et notamment des composants relevant de technologies différentes, par exemple des composants SOI FP et des composants SOI PD.
Selon encore un autre mode de réalisation illustré sur les figures 5A et 5B, un premier substrat est un substrat 230 semi-conducteur (par exemple : de silicium) brut dans lequel des zones d'isolant (par exemple : Si02) 232a, 232b sont réalisées à côté de zones de silicium brut. Ces zones d'isolant ont par exemple des épaisseurs comprises entre 10nm et 100nm ou entre 100 et 500nm ou entre 100nm et 5000nm.
Un deuxième substrat 240 est obtenu par implantation atomique ou d'ions, par exemple d'ions hydrogène, formant une couche 242 similaire aux couches 42 et 142 décrites ci-dessus.
Les deux substrats 230 et 240 ainsi préparés sont ensuite assemblés par une des techniques déjà mentionnées ci-dessus ("wafer bonding" ou collage ou contact de type adhérent, par exemple par adhésion moléculaire).
La partie du substrat 240, située du côté opposé à la face 241 d'assemblage des substrats, est ensuite éliminée ou détachée, comme déjà décrit ci-dessus en liaison avec la figure 3B.
Est ainsi formé un composant ou un élément semi-conducteur ou une structure semi-conductrice (figure 5B) mixte planaire, présentant une alternance (ou toute autre forme de juxtaposition ou de répartition) de zones 232a, 232b d'isolant (ici : d'oxyde Si02), pouvant avoir des épaisseurs différentes l'une de l'autre et de zones de semi-conducteur ou de silicium brut.
Divers composants électroniques peuvent ensuite être réalisés dans la couche superficielle 245 de semi-conducteur ou de silicium, notamment dans la partie de la couche située au-dessus des zones d'isolant ou d'oxyde de silicium.
Selon un autre mode de réalisation illustré sur les figures 6A et 6B, un premier substrat est un substrat 330 semi-conducteur ou de silicium brut, le deuxième substrat 340 étant obtenu par formation d'une juxtaposition de zones d'isolant ou d'oxyde de silicium 344a, 344b et de zones de semi-conducteur ou de silicium brut, puis par implantation d'ions, par exemple d'ions hydrogène, formant une couche 342 similaire à la couche 42 décrite ci-dessus. Comme déjà expliqué ci-dessus en liaison avec la figure 4A, du fait des différentes épaisseurs d'isolant ou d'oxyde de silicium rencontrées par les ions sur leur trajet, la couche 342 ne se situe pas forcément à une épaisseur uniforme par rapport à la surface 341 du substrat 340.
Les deux substrats 340 et 330 ainsi préparés sont ensuite assemblés par une des techniques déjà mentionnées ci-dessus ("wafer bonding" ou collage ou contact de type adhérent, par exemple par adhésion moléculaire).
Une partie du substrat 340 est ensuite éliminée, comme déjà décrit ci-dessus en liaison avec la figure 3B. Une étape de finition, par amincissement ou épaississement, comme déjà décrit ci-dessus en liaison avec la figure 4B, permet d'aplanir les irrégularités provenant de la profondeur variable de la couche 342.
Est ainsi formé un composant ou un substrat ou un élément semi-conducteur ou une structure semi-conductrice (figure 6B) mixte planaire, présentant une alternance (ou toute autre forme de juxtaposition ou de répartition) de zones 344a, 344b, d'isolant (ici : d'oxyde Si02) pouvant avoir des épaisseurs différentes l'une de l'autre, et de zones de semi-conducteur ou de silicium brut.
Divers composants électroniques peuvent ensuite être réalisés dans la couche superficielle de semi-conducteur ou de silicium, notamment dans la partie de la couche située au-dessus des zones d'isolant ou d'oxyde de silicium 344a, 344b.
Toute combinaison des techniques décrites ci-dessus peut être envisagée. En particulier une juxtaposition quelconque de zones d'isolant ou de dioxyde de silicium d'épaisseurs différentes et/ou de zones de semiconducteur ou de silicium superficiel d'épaisseurs différentes et/ou de zones d'isolant ou de dioxyde de silicium et de substrat en semiconducteur ou en silicium peut être réalisée dans un même substrat ou composant.
On peut ainsi réaliser une couche continue d'isolant ou de dioxyde de silicium présentant une alternance ou une succession de zones d'épaisseur faible, et éventuellement uniforme et de zones d'épaisseur plus importante et éventuellement uniforme.
Ainsi, selon l'exemple illustré sur les figures 7A et 7B, un premier substrat 430 est un substrat de semi-conducteur ou de silicium brut, dans lequel est réalisée une juxtaposition (ou alternance ou toute autre forme de répartition) de zones 432a, 432b d'isolant ou d'oxyde de silicium ayant une certaine première épaisseur, de zones 434a, 434b d'isolant ou d'oxyde de silicium ayant une épaisseur plus faible et de zones de substrat 436 semi-conducteur ou en silicium. Sur la figure 7B seule une telle zone 436 de silicium est représentée, mais un même substrat peut en comporter plusieurs.Les zones d'oxyde peuvent avoir des épaisseurs par exemple comprises entre 10nm et 100nm ou entre 100nm et 500nm ou entre 10nm ou 100nm et 5000nm.
Le deuxième substrat 440 est quant à lui obtenu par formation d'une juxtaposition de zones 444a, 444b d'isolant ou d'oxyde de silicium ayant une certaine première épaisseur, de zones 448a, 448b d'isolant ou d'oxyde de silicium ayant une épaisseur plus faible, et de substrat semiconducteur ou silicium 446. Les épaisseurs des couches ou zones d'oxyde peuvent se situer dans les mêmes gammes que celles qui viennent d'être indiquées.
Est ensuite réalisée une implantation d'ions hydrogène (ou autres) formant une couche 442 similaire à la couche 42 décrite ci-dessus. Du fait des différentes épaisseurs d'isolant ou d'oxyde de silicium rencontrées par les ions H+ sur leur trajet, la couche 442 ne se situe pas forcément à une épaisseur uniforme par rapport à la surface 441 du substrat 440, comme déjà indiqué ci-dessus en liaison avec la figure 4A.
Les deux substrats 430 et 440 ainsi préparés sont ensuite assemblés par une des techniques déjà mentionnées ci-dessus ("wafer bonding" ou collage ou contact de type adhérent, par exemple adhésion moléculaire).
Une partie du substrat 440 est ensuite éliminée ou détachée, comme déjà décrit ci-dessus en liaison avec la figure 3B. La fracture du substrat, dans lequel la couche de fragilisation est réalisée (partie située du côté opposé à l'interface d'assemblage des deux substrats), peut être suivie d'une étape de finition comme par exemple déjà décrit ci-dessus en liaison avec la figure 4B.
Est ainsi formé un substrat ou un élément semi-conducteur (figure 7B) mixte planaire, présentant : - au moins deux zones d'isolant ou d'oxyde 452a, b ayant deux épaisseurs différentes l'une de l'autre, chacune pouvant être uniforme, et éventuellement au moins une zone 456 de substrat semi-conducteur ou silicium, ces deux ou trois zones ayant chacune une largeur ou extension (suivant une direction x d'extension) non nulle, - ou une alternance (ou toute autre forme de juxtaposition) de zones d'isolant ou d'oxyde 452a, b, 454 a, b, c, d, 458 a, b, et éventuellement de zones 456 de substrat semi-conducteur ou silicium, les zones d'isolant ou d'oxyde 452a, b ayant une première épaisseur qui est différente d'une deuxième épaisseur des zones d'isolant ou d'oxyde 454 a, b, c, d,ces deux épaisseurs pouvant être uniformes et éventuellement toutes deux différentes d'une troisième épaisseur des zones 458 a, b, chacune de ces zones ayant une largeur ou une extension (suivant la direction x) non nulle.
On obtient également, dans un même substrat, une alternance ou une juxtaposition de différentes épaisseurs du semi-conducteur ou du silicium superficiel.
Il est également possible, en variante, de réaliser une couche d'isolant ou d'oxyde d'épaisseur unique ou uniforme dans l'un des substrats, par exemple dans le substrat 430, le substrat 440 étant préparé comme indiqué ci-dessus (avec une ou des couches d'isolant ou d'oxyde d'épaisseurs différentes), l'assemblage des deux substrats conduisant à une structure (non représentée) avec, également, diverses épaisseurs d'isolant ou d'oxyde ou au moins une couche continue d'isolant ou d'oxyde présentant diverses épaisseurs pouvant être uniformes.
Divers composants électroniques peuvent ensuite être réalisés dans la couche superficielle 445 de semi-conducteur ou de silicium, notamment dans la partie de la couche située au-dessus des zones d'isolant ou d'oxyde de silicium. Divers composants peuvent aussi être réalisés dans des zones d'épaisseurs différentes de cette couche 445 superficielle, formant ainsi des composants de type SOI FD et SOI PD sur un même substrat.
Un substrat mis en oeuvre dans le cadre de la présente invention et pouvant présenter des épaisseurs différentes de dioxyde de silicium, peut être réalisé selon un procédé tel que celui illustré en figures 8A - 8E.
Sur la figure 8A des zones 532 a, 532b de dioxyde de silicium, par exemple d'épaisseur de l'ordre de quelques centaines de nm, par exemple 400 nm, sont réalisées sur un substrat 530 par croissance par procédé LOCOS ("Locally Oxide Silicon", ou oxydation locale du silicium) à travers un masque 531, par exemple un masque de Si3N4. Ces zones peuvent avoir la forme de pastilles ou de bandes ou des formes plus complexes.
Le masque est ensuite enlevé (figure 8B), laissant subsister les zones 532a, 532b d'oxyde de silicium. On notera que, à ce stade, la planéité du substrat n'est pas conservée.
Il est ensuite possible de réaliser une étape de planarisation, par exemple par polissage mécano-chimique (figure 8C), ce qui conduit à un substrat présentant des zones 534a, b de dioxyde de silicium juxtaposées au silicium du substrat lui-même. Ce substrat est par exemple celui utilisé sur les figures 5A ou 6A.
Selon une variante (figure 8D), une couche 533 d'oxydation superficielle du substrat est réalisée à partir de la structure de la figure 8B puis (figure 8E) l'ensemble est planarisé, par exemple par polissage mécano-chimique, pour laisser une couche 535 d'oxydation superficielle.
Une couche de quelques centaines de nm (par exemple 300nm) peut ainsi être enlevée, laissant subsister une juxtaposition de zones de dioxyde de silicium d'épaisseurs différentes. Ce type de substrat est utilisé dans les figures 3A, 4A ci-dessus. Il est aussi possible de réaliser d'abord une planarisation (figure 8C) puis une oxydation superficielle (figure 8E).
Un autre procédé pouvant être mis en oeuvre dans le cadre de la présente invention est illustré en figures 9A - 9D.
Sur la figure 9A des tranchées 632 a, 632b sont gravées, par exemple par gravure sèche à travers un masque 634, dans un substrat de silicium 630 sur une épaisseur de, par exemple, quelques dizaines de nm, par exemple 100 nm.
Le masque est ensuite enlevé (figure 9B), puis le substrat est oxydé thermiquement en surface, ou bien une couche de dioxyde de silicium est déposée, formant une couche 636 de dioxyde de silicium, par exemple de quelques centaines de nm d'épaisseur, par exemple 400 nm.
Il est ensuite possible de réaliser une étape de planarisation, par exemple par polissage mécano-chimique (figure 9C), ce qui conduit à un substrat présentant des zones 634a, b de dioxyde de silicium juxtaposées au silicium du substrat lui-même. Ce substrat est par exemple celui utilisé sur les figures 5A ou 6A.
Selon une variante (figure 9D), l'ensemble de la figure 9B est aplani, mais moins que dans le cas de la figure 9C, laissant subsister une couche 638 de, par exemple, quelques centaines de nm de dioxyde de silicium, par exemple environ 100nm. Est ainsi réalisée une juxtaposition de zones de dioxyde de silicium d'épaisseurs différentes en surface du substrat de silicium 630. Ce type de substrat est utilisé dans les figures 3A, 4A ci-dessus.
Une différence est à noter en ce qui concerne les deux variantes des figures 9C et 9D. Dans le deuxième cas (figure 9D), le polissage s'arrête dans la couche d'oxyde Si02. Dans le premier cas, on met à nu du silicium, qui peut jouer le rôle de couche d'arrêt. On peut alors utiliser des procédés de polissage sélectifs.
D'autres procédés que ceux décrits ci-dessus en liaison avec les figures 8A à 9C peuvent être utilisés, notamment tout procédé mettant en oeuvre une combinaison de techniques de dépôt d'oxyde ou d'oxydation superficielle, d'aplanissement ou de gravure, et permettant d'obtenir une structure telle que celle des figures 8C, 8E, 9C ou 9D, quel que soit l'ordre dans lequel ces opérations sont réalisées. Ces différents procédés permettent de réaliser des zones de dioxyde de silicium telles que les zones 534a, 534 b, 634a, 634b, d'épaisseur uniforme ou des couches continues d'oxyde d'épaisseur variable mais localement uniforme sauf pour les points ou zones de discontinuité entre deux portions d'oxyde d'épaisseurs différentes.
On notera que les zones 532a, 532b, 534a, 534b, 634a, 634b peuvent avoir des formes quelconques, par exemple la forme de pastilles qui peuvent être circulaires, ou encore s'étendre linéairement, suivant une dimension perpendiculaire au plan des figures 8B, 8C et 9C. Il en va de même des couches d'oxyde de silicium réalisées telles que les couches 533, 535, 636, 638. D'une manière générale, les structures des figures 3A - 7B peuvent aussi être considérées comme s'étendant suivant une direction perpendiculaire à leur plan.
Tous les modes de réalisation décrits ci-dessus permettent d'éviter ou de limiter les dislocations et les contraintes constatées avec la technique connue déjà décrite en liaison avec la figure 2.
Un autre mode de réalisation d'un composant ou d'une structure selon l'invention est illustré sur les figures 10A et 10B. Ce mode de réalisation met en oeuvre la technique SIMOX, à partir d'implantation d'ions oxygène. Il permet lui aussi d'obtenir un composant ou une structure mixte planaire, même si il n'évite pas les problèmes de contraintes et de dislocations résultant de l'emploi de la technique de la figure 2.
Dans une première étape (figure 10A), un masque 200 permet de réaliser dans un substrat 205 semi-conducteur (par exemple : de silicium) une zone isolante, par exemple de dioxyde de silicium 160, ayant une première épaisseur (typiquement quelques centaines de nanomètres, par exemple 100nm ou 200nm).
On utilise pour cela une implantation d'ions oxygène 0++ à une première énergie et à une première dose.
Dans une deuxième étape (figure 10B), un deuxième masque 210 permet de sélectionner une autre zone du substrat et d'y implanter des ions oxygène O++ avec une deuxième énergie et une deuxième dose, au moins l'un de ces deux derniers paramètres étant différent de la première énergie et/ou de la première dose déjà utilisées dans la première étape. On réalise ainsi dans le substrat 205 une zone de dioxyde de silicium 180, ayant une deuxième épaisseur (également de quelques centaines de nanomètres, par exemple 400nm ou 500nm), différente de la première épaisseur.
Ce procédé des figures 10A et 10B ne met pas en oeuvre de collage ou d'assemblage de substrats, mais permet néanmoins d'obtenir un composant ou une structure mixte planaire.
Comme déjà indiqué ci-dessus, la mise en oeuvre de la technique SIMOX résulte en l'apparition de contraintes inhomogènes et de contraintes dans le substrat.
Par ailleurs, des gonflements ou des différences de planéité, en surface, au-dessus des zones implantées, sont observées.
Les zones d'isolant ou d'oxyde enterré, obtenues par la technique SIMOX, sont de moins bonne qualité, et de densité moins forte, que celle obtenue avec les techniques de dépôt et d'oxydation.
Ces zones enterrées ont également des tensions de claquage assez différentes des zones obtenues par les autres techniques.
Au total, les composants obtenus par la technique SIMOX se distinguent assez aisément de ceux obtenus par les autres techniques.
L'invention permet également de réaliser des structures présentant des épaisseurs variables de couche superficielle, par exemple en pratiquant une étape d'amincissement local du substrat ou de la couche superficielle de semi-conducteur ou de silicium 45 (figure 3), 145 (figure 4B), 245 (figure 5B) ou de la couche ou du substrat de la figure 6B, comme indiqué en traits interrompus sur ces mêmes figures, ou encore sur la figure 7B.
Plus précisément, un étape d'amincissement local (par exemple par gravure ou oxydation sacrificielle) permet de réaliser une couche de semi-conducteur ou de silicium superficiel d'épaisseur variable, avec des zones 46, 47 139, 141, 143, 243, 247, 343, 443, 447, 449 d'épaisseur de Si superficiel inférieure à l'épaisseur des autres zones de semi-conducteur ou de Si superficiel, ou avec des alternances de zones de la couche de semi-conducteur ou de Si superficiel, ayant alternativement une première et une deuxième épaisseur, différente de la première.
Après amincissement local, la couche de silicium superficielle présente encore une continuité électrique entre les différents zones.
Selon une variante, l'épaisseur de la couche d'isolant ou d'oxyde est uniforme, et l'épaisseur de la couche de semi-conducteur ou de silicium superficielle est variable.
Ainsi, selon la figure 11A une couche 272 d'isolant ou de dioxyde de silicium d'épaisseur uniforme est réalisée dans un substrat 270, le substrat 280 étant préparé comme par exemple le substrat 40 de la figure 3A ci-dessus, la couche ou le plan de fragilisation 274 étant similaire à la couche 42 de cette même figure 3A.
Les deux substrats 270, 280 ainsi préparés sont ensuite assemblés, là encore par une technique de type "wafer bonding" ou par contact de type adhérent ou par collage.
Une partie du substrat 280 est ensuite éliminée par un traitement permettant de provoquer une fracture le long du plan de fragilisation 274.
Un aplanissement ou amincissement local permet de réaliser une couche de semi-conducteur ou de silicium superficielle d'épaisseur variable, avec une première épaisseur et une deuxième épaisseur dans les zones 276. L'amincissement peut par exemple mettre en oeuvre une gravure ou une oxydation sacrificielle.
Là encore, après amincissement local, la couche de semiconducteur ou de silicium superficielle présente une continuité électrique entre les différents zones.
On peut ainsi réaliser des épaisseurs variables de la couche de semi-conducteur ou de silicium, par exemple comprise entre 10 nm et 50 nm ou 70 nm dans une zone et entre 50 nm ou 70 nm ou 80 nm et 250 nm dans une autre zone.
Un autre exemple de réalisation d'un composant selon l'invention est illustré sur les figures 12A et 12B. Ce mode de réalisation met en oeuvre, d'une part la technique de dépôt ou d'oxydation superficielle, telle que décrite ci-dessus en liaison avec les figures 8A à 9C, et d'autre part la technique SIMOX décrite ci-dessus en liaison avec la figure 10A et 10B.
Par exemple, comme illustré sur la figure 12A, une première zone 832 d'isolant, pouvant présenter des sous-zones d'épaisseurs différentes, est réalisée dans un substrat semi-conducteur 830, comme décrit par exemple en liaison avec les figures 7A et 7B.
Ensuite, (figure 12B) un masque 810 permet de réaliser, à l'aide de l'implantation d'ions, notamment l'implantation d'ions oxygène dans le cas du dioxyde de silicium, une zone 880 isolante, pouvant avoir la même épaisseur que l'une des sous-zones de la zone 832, ou une épaisseur encore différente.
L'invention concerne également un procédé et un composant que celui illustré sur les figures 13A et 13B.
Ce procédé est similaire aux procédés déjà décrits ci-dessus, par exemple en liaison avec les figures 7A et 7B ci-dessus, avec des alternances ou juxtapositions de zones 732, 736 d'oxyde de silicium d'épaisseurs différentes.
Est également incluse la formation de plots métalliques ou conducteurs 752, 754 (par gravure et dépôt) qui, après établissement de la liaison entre les deux substrats 730, 740, permettent de réaliser un plot ou un élément métallique ou conducteur 760 établissant une liaison conductrice dans et à travers les zones isolantes.
Le matériau conducteur utilisé peut être par exemple du WSi2.
Selon une variante, des plots conducteurs peuvent être réalisés par dopage de zones isolantes ou semi-conductrices des substrats 730, 740..
La formation de plots conducteurs ou métalliques peut être mise en oeuvre dans tous les procédés déjà décrits ci-dessus, en particulier en liaison avec les figures 3A - 9C.
Quel que soit le procédé de réalisation envisagé, un substrat ou un composant ou une structure mixte planaire, par exemple de type SOI, est obtenu, comportant, sur un même substrat, des zones enterrées d'isolant ou de dioxyde de silicium d'épaisseurs différentes et/ou des zones de semi-conducteur ou de silicium superficiel d'épaisseurs différentes. La couche de semi-conducteur superficiel est continue entre les différentes zones, offrant ainsi une continuité électrique entre ces différentes zones.
Peuvent être ainsi juxtaposées des zones de type SOI FD et des zones de type SOI PD et des zones de type substrat ("bulk") ou des zones ayant une épaisseur de couche superficielle de semi-conducteur ou de silicium comprise entre par exemple 10 nm et 50 nm ou 70 nm et des zones ayant une épaisseur de couche superficielle de semi-conducteur ou de silicium comprise entre par exemple 50 nm ou 70 nm ou 80 nm et 250 nm.
Les composants, et notamment les composants électroniques, par exemple des transistors, réalisés dans le substrat peuvent alors être de technologies différentes.
Ainsi la figure 14 représente une portion d'un substrat tel que celui obtenu en figure 4B ou 7B, dans lequel sont réalisés deux transistors MOS 910, 920, ayant chacun une grille 912, 922, un drain 916, 926, et une source 914, 924. Sous ces transistors, la plus ou moins grande épaisseur de la zone de silicium permet de réaliser d'une part un composant SOI 910 de type complètement déserté (FD) et d'autre part un composant SOI 920 de type partiellement déserté (PD).
Il est aussi possible d'avoir une zone FD sous une partie d'un transistor, par exemple sous sa grille et son drain, et une zone de type PD sous une autre partie du même transistor, par exemple sous la source.
Les différentes zones obtenues, par exemple de type FD ou PD, peuvent avoir une taille d'au moins un millimètre carré, ne nécessitant pas de technologie sub-micronique pour former les couches enterrées d'oxyde.
La mise en oeuvre de technologies sub-microniques permet de réaliser des zones de plus petite taille, inférieure à 1 mm , par exemple de l'ordre de quelques Microm ou de quelques dizaines de Microm . On peut ainsi réaliser, par exemple, des zones spécifiques sous les zones de drain, et/ou de source et/ou de grille d'un transistor, par exemple une zone spécifique sous la grille 912 du transistor MOS 910 de la figure 12, les zones situées sous le drain et la source de ce même transistor étant de nature différente du fait d'une épaisseur d'oxyde différente et/ou d'une épaisseur de couche de silicium différente.
L'invention a été décrite avec le matériau Si02 en tant qu'isolant d'une structure SOI. Elle s'applique cependant à d'autres matériaux isolants, tels que par exemple le Si3N4, le diamant, ou le saphir. Elle s'applique également à tout matériau à coefficient K élevé, comme ceux décrits dans le MRS Bulletin, Mars 2002, Vol. 27, No3, Alternative Gate Dielectrics for Microelectronics ; de tels matériaux sont par exemple l'oxyde de hafnium (Hf02), ou l'oxyde de zirconium (Zr02), ou l'alumine (A1203), ou encore le Y203 (oxyde d'ytrium) et sont de préférence utilisés pour réaliser des couches fines, de quelques dizaines de nm, par exemple entre 10nm et 50nm.
Il est également possible de réaliser une ou plusieurs zone(s) isolante(s) en un premier matériau isolant et une ou plusieurs autre(s) zone(s) isolante(s) en un deuxième matériau isolant différent du premier.
Ainsi, les zones 534a et 534b de la figure 8C peuvent être de nature différente l'une de l'autre, de même que les zones 634a et 634b de la figure 9C, ou encore les zones 160 et 180 de la figure 10C. A partir de là, toutes les combinaisons sont possibles en mettant en oeuvre l'un des procédés décrits ci-dessus.
Tous ces procédés sont alors utilisables, sauf le procédé des figures 8A à 8E pour des isolants qui ne sont pas des oxydes (diamant par exemple). On utilise alors les techniques de dépôt.
La formation d'un plan de fragilisation peut être obtenue par d'autres méthodes que par l'implantation d'ions. Ainsi, il est aussi possible de réaliser une couche de silicium poreux, comme décrit dans l'article de K. Sataguchi et al. ELTRAN by Splitting Porous Si layers , Proceedings of the 9th International Symposium on Silicon-on-Insulator Tech. and Device, 99-3, The Electrochemical Soweby, Seattle, p. 117-121 (1999).
D'autres techniques encore permettent de réaliser un amincissement des substrats 40, 140, 240, 340, 440, 280, 740 sans mettre en oeuvre une implantation d'ions et sans créer de plan de fragilisation: il s'agit des techniques de polissage ou de gravure.
Enfin, la description ci-dessus a été faite dans le cas du silicium comme matériau semi-conducteur de base. D'autres matériaux semiconducteurs (par exemple : SiGe, SiC, AsGa, InP, GaN) peuvent être utilisés à la place du silicium, l'invention s'appliquant également à la formation de structures de type semi-conducteur sur isolant (avec, éventuellement, plot(s) conducteur(s) comme sur la figure 13B).
REVENDICATIONS
1. Procédé de réalisation d'une structure semi-conductrice, comportant :
la formation, dans au moins un premier substrat en un matériau semi-conducteur (30, 140, 230, 340, 430, 732), d'au moins une première zone isolante (32a-c, 144a-c, 232a-b, 344a-b, 436, 736), présentant une première épaisseur, et d'au moins une deuxième zone isolante, présentant une deuxième épaisseur, - l'assemblage de ce premier substrat avec un second substrat (40, 240, 440), en matériau semi-conducteur, - l'amincissement de l'un et/ou de l'autre des substrats.
1. Procédé de réalisation d'une structure semi-conductrice, comportant :
la formation, dans au moins un premier substrat en un matériau semi-conducteur (30, 140, 230, 340, 430, 732), d'au moins une première zone isolante (32a-c, 144a-c, 232a-b, 344a-b, 436, 736), présentant une première épaisseur, et d'au moins une deuxième zone isolante, présentant une deuxième épaisseur, - l'assemblage de ce premier substrat avec un second substrat (40, 240, 440), en matériau semi-conducteur, - l'amincissement de l'un et/ou de l'autre des substrats.
Claims (35)
- 2. Procédé selon la revendication 1, la première épaisseur et la deuxième épaisseur étant différentes l'une de l'autre.
- 3. Procédé selon la revendication 1, la première et la deuxième épaisseurs étant égales.
- 4. Procédé selon l'une des revendications 1 à 3, la première et la deuxième zone étant séparées par une zone (245, 436) de semiconducteurs.
- 5. Procédé selon l'une des revendications 1 à 4, la première zone isolante et la deuxième zone isolante étant en deux matériaux isolants différents.
- 6. Procédé selon l'une des revendications 1 à 5, comportant la formation, dans ledit premier substrat, d'au moins une troisième zone isolante (432a-b), présentant une troisième épaisseur.7. Procédé selon la revendication 6, la troisième épaisseur étant différente de la première épaisseur et de la deuxième épaisseur. 8 Procédé selon la revendication 6 ou 7, la troisième zone isolante étant en un matériau différent du matériau de la première zone isolante et/ou du matériau de la deuxième zone isolante.
- 9. Procédé selon l'une des revendications précédentes, comportant en outre la formation, dans le second substrat (440), d'au moins une première zone isolante (448a-b) du second substrat.
- 10. Procédé selon la revendication 9, comportant en outre la formation, dans le second substrat, d'au moins une deuxième zone isolante (444a-b) du second substrat.
- 11. Procédé selon la revendication 10, la deuxième zone isolante du second substrat ayant une épaisseur différente de celle de la première zone isolante du second substrat.12. Procédé selon la revendication 10 ou 11, la première et la deuxième zone isolante du second substrat étant en deux matériaux différents.
- 13. Procédé de réalisation d'une structure semi-conductrice, comportant : la formation, dans au moins un premier substrat en un matériau semi-conducteur (270), d'au moins une zone isolante, en un matériau isolant (272), l'assemblage de ce substrat avec un second substrat(280) en matériau semi-conducteur, l'amincissement de l'un et/ou de l'autre des substrats, laissant une couche superficielle (275) de matériau semi-conducteur sur la zone isolante, une première zone de cette couche superficielle ayant une première épaisseur et une deuxième zone (276) de cette couche superficielle, présentant une deuxième épaisseur, différente de la première épaisseur.14. Procédé selon l'une des revendications 1 à 13, l'assemblage des deux substrats étant réalisé par adhésion moléculaire.
- 15. Procédé selon l'une des revendications 1 à 14, l'étape d'amincissement de l'un et/ou de l'autre des substrats étant réalisée par formation d'une couche ou d'une zone de fragilisation.
- 16. Procédé selon la revendication 15, la couche ou la zone de fragilisation étant réalisée par formation d'une couche de silicium poreux.
- 17. Procédé selon la revendication 15 la formation d'une couche ou d'une zone de fragilisation étant réalisée par implantation d'ions dans le premier ou le second substrat.
- 18. Procédé selon la revendication 17, les ions implantés étant des ions hydrogène ou un mélange d'ions hydrogène et d'ions hélium.19. Procédé selon l'une des revendications 1 à 14, l'étape d'amincissement étant obtenue par polissage ou gravure.
- 20. Procédé selon l'une des revendications 1 à 19, les zones isolantes étant formées par dépôt.
- 21. Procédé selon l'une des revendications 1 à 19, les zones isolantes étant formées par oxydation superficielle.
- 22. Procédé selon l'une des revendications 1 à 20, les matériaux isolants étant choisis parmi le nitrure de silicium (Si3N4), le diamant, le saphir.
- 23. Procédé selon l'une des revendications 1 à 21, les matériaux isolants étant choisis parmi le dioxyde de silicium (Si02), l'oxyde de hafnium (Hf02), l'oxyde de zirconium (Zr02), l'alumine (AI203), l'oxyde de lanthane (La203), l'oxyde d'yttrium (Y203).24. Procédé selon l'une des revendications 1 à 23, l'amincissement de l'un ou de l'autre des substrats étant suivi d'une étape de finition.
- 25. Procédé selon la revendication 24, l'étape de finition comportant une étape d'amincissement local ou une étape d'épaississement local du substrat.
- 26. Procédé selon l'une des revendications 1 à 25, comportant en outre une étape de formation d'au moins une portion métallique ou conductrice (752, 754, 760) ou d'au moins une zone dopée, établissant une liaison conductrice entre au moins deux des zones isolantes.27. Procédé de réalisation d'une structure semi-conductrice comportant :- une première étape de formation dans un substrat semiconducteur (205), d'une première zone isolante (160) en un premier matériau isolant, présentant une première épaisseur,- une deuxième étape de formation, par implantation ionique dans le même substrat, d'une deuxième zone isolante (180) en un deuxième matériau isolant, présentant une deuxième épaisseur.
- 28. Procédé selon la revendication 27, la deuxième épaisseur étant différente de la première épaisseur.
- 29. Procédé selon la revendication 27 ou 28, la première étape étant réalisée par implantation ionique.
- 30. Procédé selon la revendication 29, les implantations ioniques des première et deuxième étapes étant réalisées à des énergies et/ou à des doses différentes.31. Procédé selon l'une des revendications 27 à 30, le matériau isolant de la deuxième zone isolante étant choisi parmi le dioxyde de silicium (Si02), ou le nitrure de silicium (Si3N4).
- 32. Procédé selon la revendication 27, la première étape de formation de la première zone isolante mettant en oeuvre un dépôt et/ou une oxydation superficielle.
- 33. Procédé selon la revendication 32, le matériau isolant de la première zone isolante étant choisi parmi le dioxyde de silicium (Si02), le nitrure de silicium (Si3N4), le diamant, le saphir, l'oxyde de hafnium(Hf02), l'oxyde de zirconium /Zr02), l'alumine (AI203), l'oxyde de lanthane(La203), l'oxyde d'yttrium (Y203).34. Procédé selon l'une des revendications 1 à 33, le matériau semi-conducteur étant du silicium ou du carbure de silicium (SiC) ou de l'arséniure de gallium (ArGa) ou du nitrure de gallium (GaN) ou du SiGe ou du phosphure d'Indium (InP).
- 35. Procédé selon l'une des revendications 1 à 34, la structure semi-conductrice étant de type SOI.
- 36. Procédé selon l'une des revendications 27 à 35, comportant en outre une étape d'amincissement local d'une couche superficielle de matériau semi-conducteur.37. Structure semi-conductrice, comportant, dans un substrat semi-conducteur :- une couche superficielle de matériau semi-conducteur, et, sous cette couche superficielle :- une première couche isolante enterrée (32a-c, 144a - c,434a-b, 458a-b), dite première couche isolante, en un premier matériau isolant,- une deuxième couche isolante enterrée (34a-b, 146a-b, 432ab, 454a-c), dite deuxième couche isolante, les épaisseurs des première et deuxième couches isolantes étant différentes l'une de l'autre.
- 38. Structure selon la revendication 37, les épaisseurs de la couche superficielle semi-conductrice au-dessus de la première et de la deuxième couches isolantes étant différentes l'une de l'autre.39. Structure semi-conductrice selon la revendication 37 ou38, comportant au moins une troisième couche isolante enterrée (452a-b), dite troisième couche isolante.
- 40.Structure semi-conductrice selon la revendication 39, l'épaisseur de la couche semi-conductrice au-dessus de la troisième couche isolante étant non nulle et différente de l'épaisseur de la couche semi-conductrice, au-dessus des première et deuxième couches isolantes et/ou l'épaisseur de la troisième couche isolante étant non nulle et différente des épaisseurs des première et deuxième couches isolantes.
- 41. Structure semi-conductrice selon l'une des revendications 37 à 40, au moins l'une des première et deuxième couches isolantes étant obtenue par dépôt et/ou oxydation superficielle.42. Structure semi-conductrice selon l'une des revendications 37 à 41, au moins l'une des première et deuxième couches isolantes étant obtenue pas implantation ionique.
- 43. Structure semi-conductrice selon l'une des revendications 37 à 42, au moins une des zones isolantes ayant une extension d'au moins un micromètre carré.
- 44. Structure semi-conductrice selon l'une des revendications 37 à 42, au moins une des zones isolantes ayant une extension d'au plus un micromètre carré.
- 45. Structure semi-conductrice selon l'une des revendications 37 à 44, la portion de zone semi-conductrice située audessus de la première, ou de la deuxième ou éventuellement de la troisième zone isolante étant de type SOI FD, tandis que la portion de zone semi-conductrice située au-dessus de l'une de ces autres zones est de type SOI PD.46. Structure semi-conductrice selon l'une des revendications 37 à 45, la portion de zone semi-conductrice située audessus de la première, ou de la deuxième, ou éventuellement de la troisième zone isolante ayant une épaisseur comprise entre 10 nm et 70 nm, et une portion de zone conductrice située au-dessus d'une autre de ces mêmes zones isolantes ayant une épaisseur comprise entre 50 nm et250 nm.
- 47. Elément semi-conducteur comportant une structure selon l'une des revendications 37 à 46, ainsi qu'un premier composant électronique (910) réalisé dans la couche semi-conductrice, au-dessus de la première couche isolante et un deuxième composant électronique (920) dans la couche semi-conductrice, au-dessus de la deuxième couche isolante ou éventuellement au-dessus de la troisième couche isolante.48. Elément semi-conducteur selon la revendication 47, l'un au moins des premier et second composants électroniques étant un transistor
- 49. Elément semi-conducteur comportant une structure selon l'une des revendications 37 à 46, une première partie d'un transistor étant réalisée dans la couche semi-conductrice, au-dessus de la première couche isolante et une deuxième partie du même transistor étant réalisée au-dessus de la deuxième couche isolante.
- 50. Elément semi-conducteur selon la revendication 47 ou49, le ou les transistors étant de type MOS.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0214123A FR2847077B1 (fr) | 2002-11-12 | 2002-11-12 | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
| KR1020057007871A KR100877252B1 (ko) | 2002-11-12 | 2003-11-06 | 반도체 구조 제조방법 |
| PCT/EP2003/013697 WO2004044975A1 (fr) | 2002-11-12 | 2003-11-06 | Structure semi-conductrice et procede de fabrication de cette structure |
| AU2003294783A AU2003294783A1 (en) | 2002-11-12 | 2003-11-06 | Semiconductor structure, and methods for fabricating same |
| DE10393700.5T DE10393700B4 (de) | 2002-11-12 | 2003-11-06 | Verfahren zur Herstellung einer Halbleiteranordnung durch Ausbildung geschwächter Bereiche oder einer geschwächten Schicht und zugehöriges Halbleiterbauelement |
| US10/704,703 US6955971B2 (en) | 2002-11-12 | 2003-11-12 | Semiconductor structure and methods for fabricating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0214123A FR2847077B1 (fr) | 2002-11-12 | 2002-11-12 | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2847077A1 true FR2847077A1 (fr) | 2004-05-14 |
| FR2847077B1 FR2847077B1 (fr) | 2006-02-17 |
Family
ID=32116550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0214123A Expired - Lifetime FR2847077B1 (fr) | 2002-11-12 | 2002-11-12 | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6955971B2 (fr) |
| KR (1) | KR100877252B1 (fr) |
| AU (1) | AU2003294783A1 (fr) |
| DE (1) | DE10393700B4 (fr) |
| FR (1) | FR2847077B1 (fr) |
| WO (1) | WO2004044975A1 (fr) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541263B2 (en) | 2004-10-06 | 2009-06-02 | Commissariat A L'energie Atomique | Method for providing mixed stacked structures, with various insulating zones and/or electrically conducting zones vertically localized |
| US7709305B2 (en) | 2006-02-27 | 2010-05-04 | Tracit Technologies | Method for producing partial SOI structures comprising zones connecting a superficial layer and a substrate |
| US7781300B2 (en) | 2004-10-06 | 2010-08-24 | Commissariat A L'energie Atomique | Method for producing mixed stacked structures, different insulating areas and/or localised vertical electrical conducting areas |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041422A (ja) | 2004-07-30 | 2006-02-09 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| US7772646B2 (en) * | 2004-09-02 | 2010-08-10 | Nxp B.V. | Method of manufacturing a semiconductor device and such a semiconductor device |
| FR2875947B1 (fr) * | 2004-09-30 | 2007-09-07 | Tracit Technologies | Nouvelle structure pour microelectronique et microsysteme et procede de realisation |
| US20060094257A1 (en) * | 2004-11-04 | 2006-05-04 | Tower Semiconductor Ltd. | Low thermal budget dielectric stack for SONOS nonvolatile memories |
| FR2910702B1 (fr) * | 2006-12-26 | 2009-04-03 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat mixte |
| EP2135278A1 (fr) * | 2007-03-19 | 2009-12-23 | S.O.I.T.E.C. Silicon on Insulator Technologies | Silicium sur isolant mince à motifs |
| TWI357108B (en) * | 2007-08-21 | 2012-01-21 | Nat Univ Tsing Hua | Semiconductor device structure |
| US8673163B2 (en) | 2008-06-27 | 2014-03-18 | Apple Inc. | Method for fabricating thin sheets of glass |
| FR2933235B1 (fr) * | 2008-06-30 | 2010-11-26 | Soitec Silicon On Insulator | Substrat bon marche et procede de fabrication associe |
| US7810355B2 (en) | 2008-06-30 | 2010-10-12 | Apple Inc. | Full perimeter chemical strengthening of substrates |
| FR2933233B1 (fr) * | 2008-06-30 | 2010-11-26 | Soitec Silicon On Insulator | Substrat de haute resistivite bon marche et procede de fabrication associe |
| FR2933234B1 (fr) * | 2008-06-30 | 2016-09-23 | S O I Tec Silicon On Insulator Tech | Substrat bon marche a structure double et procede de fabrication associe |
| FR2936357B1 (fr) * | 2008-09-24 | 2010-12-10 | Commissariat Energie Atomique | Procede de report de puces sur un substrat. |
| US8003491B2 (en) * | 2008-10-30 | 2011-08-23 | Corning Incorporated | Methods and apparatus for producing semiconductor on insulator structures using directed exfoliation |
| TWI430338B (zh) * | 2008-10-30 | 2014-03-11 | Corning Inc | 使用定向剝離作用製造絕緣體上半導體結構之方法及裝置 |
| US9063605B2 (en) | 2009-01-09 | 2015-06-23 | Apple Inc. | Thin glass processing using a carrier |
| US7918019B2 (en) * | 2009-01-09 | 2011-04-05 | Apple Inc. | Method for fabricating thin touch sensor panels |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
| WO2010101961A2 (fr) | 2009-03-02 | 2010-09-10 | Apple Inc. | Techniques de renforcement de protections en verre pour dispositifs électroniques portables |
| US9778685B2 (en) | 2011-05-04 | 2017-10-03 | Apple Inc. | Housing for portable electronic device with reduced border region |
| US9213451B2 (en) | 2010-06-04 | 2015-12-15 | Apple Inc. | Thin glass for touch panel sensors and methods therefor |
| US10189743B2 (en) | 2010-08-18 | 2019-01-29 | Apple Inc. | Enhanced strengthening of glass |
| US8824140B2 (en) | 2010-09-17 | 2014-09-02 | Apple Inc. | Glass enclosure |
| US8950215B2 (en) | 2010-10-06 | 2015-02-10 | Apple Inc. | Non-contact polishing techniques for reducing roughness on glass surfaces |
| JP2014500613A (ja) * | 2010-10-15 | 2014-01-09 | アプライド マテリアルズ インコーポレイテッド | 光学監視のためのスペクトルライブラリの構築 |
| JP5454485B2 (ja) * | 2011-02-09 | 2014-03-26 | 信越半導体株式会社 | 貼り合わせ基板の製造方法 |
| FR2972564B1 (fr) | 2011-03-08 | 2016-11-04 | S O I Tec Silicon On Insulator Tech | Procédé de traitement d'une structure de type semi-conducteur sur isolant |
| US9725359B2 (en) | 2011-03-16 | 2017-08-08 | Apple Inc. | Electronic device having selectively strengthened glass |
| US10781135B2 (en) | 2011-03-16 | 2020-09-22 | Apple Inc. | Strengthening variable thickness glass |
| US9128666B2 (en) | 2011-05-04 | 2015-09-08 | Apple Inc. | Housing for portable electronic device with reduced border region |
| KR20130017914A (ko) * | 2011-08-12 | 2013-02-20 | 삼성전자주식회사 | 광전 집적회로 기판 및 그 제조방법 |
| US9944554B2 (en) | 2011-09-15 | 2018-04-17 | Apple Inc. | Perforated mother sheet for partial edge chemical strengthening and method therefor |
| US9516149B2 (en) | 2011-09-29 | 2016-12-06 | Apple Inc. | Multi-layer transparent structures for electronic device housings |
| US10144669B2 (en) | 2011-11-21 | 2018-12-04 | Apple Inc. | Self-optimizing chemical strengthening bath for glass |
| US10133156B2 (en) | 2012-01-10 | 2018-11-20 | Apple Inc. | Fused opaque and clear glass for camera or display window |
| US8773848B2 (en) | 2012-01-25 | 2014-07-08 | Apple Inc. | Fused glass device housings |
| US9946302B2 (en) | 2012-09-19 | 2018-04-17 | Apple Inc. | Exposed glass article with inner recessed area for portable electronic device housing |
| KR102007258B1 (ko) * | 2012-11-21 | 2019-08-05 | 삼성전자주식회사 | 광전 집적회로 기판의 제조방법 |
| US9459661B2 (en) | 2013-06-19 | 2016-10-04 | Apple Inc. | Camouflaged openings in electronic device housings |
| CN104752311B (zh) * | 2013-12-27 | 2018-02-06 | 中芯国际集成电路制造(上海)有限公司 | 一种绝缘体上硅衬底及其制造方法 |
| US9886062B2 (en) | 2014-02-28 | 2018-02-06 | Apple Inc. | Exposed glass article with enhanced stiffness for portable electronic device housing |
| CN106252219A (zh) * | 2016-07-29 | 2016-12-21 | 浙江大学 | 一种制备高平整度绝缘层上半导体结构的方法 |
| CN114724934A (zh) * | 2021-01-06 | 2022-07-08 | 格科微电子（上海）有限公司 | 半导体材料的键合方法及键合结构 |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091330A (en) * | 1990-12-28 | 1992-02-25 | Motorola, Inc. | Method of fabricating a dielectric isolated area |
| JPH05190657A (ja) * | 1992-01-16 | 1993-07-30 | Fujitsu Ltd | 半導体基板およびその製造方法 |
| US5238865A (en) * | 1990-09-21 | 1993-08-24 | Nippon Steel Corporation | Process for producing laminated semiconductor substrate |
| US5369050A (en) * | 1991-05-31 | 1994-11-29 | Fujitsu Limited | Method of fabricating semiconductor device |
| EP0701286A1 (fr) * | 1994-06-16 | 1996-03-13 | Nec Corporation | Substrat à silicium sur isolateur et procédé de sa fabrication |
| US5548149A (en) * | 1993-06-24 | 1996-08-20 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
| JPH11145481A (ja) * | 1997-11-06 | 1999-05-28 | Denso Corp | 半導体基板およびその製造方法 |
| JP2000349148A (ja) * | 1999-06-08 | 2000-12-15 | Sony Corp | 半導体層を有する基板の製造方法 |
| WO2001054174A1 (fr) * | 2000-01-19 | 2001-07-26 | Advanced Micro Devices, Inc. | Silicium sur structure de circuit isolateur a structure d'interconnexion enchassee a semi-conducteur et procede de fabrication |
| WO2001061743A1 (fr) * | 2000-02-16 | 2001-08-23 | Ziptronix, Inc. | Procede de liaison basse temperature et structure liee |
| US6333532B1 (en) * | 1999-07-16 | 2001-12-25 | International Business Machines Corporation | Patterned SOI regions in semiconductor chips |
| EP1193754A2 (fr) * | 2000-09-29 | 2002-04-03 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur et procédé de fabrication |
| US20020047159A1 (en) * | 2000-10-16 | 2002-04-25 | Seiko Epson Corporation | Method of manufacturing semiconductor substrate, semiconductor substrate, electro-optical apparatus and electronic equipment |
| EP1246248A2 (fr) * | 2001-03-30 | 2002-10-02 | Kabushiki Kaisha Toshiba | Plaquette sémi-conductrice du type silicium sur isolant et le dispositif sémi-conducteur formé dans celui-ci |
| FR2823596A1 (fr) * | 2001-04-13 | 2002-10-18 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436173A (en) * | 1993-01-04 | 1995-07-25 | Texas Instruments Incorporated | Method for forming a semiconductor on insulator device |
| JP3427114B2 (ja) | 1994-06-03 | 2003-07-14 | コマツ電子金属株式会社 | 半導体デバイス製造方法 |
| US6043166A (en) * | 1996-12-03 | 2000-03-28 | International Business Machines Corporation | Silicon-on-insulator substrates using low dose implantation |
| JPH1174531A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100273281B1 (ko) | 1998-02-27 | 2000-12-15 | 김영환 | 반도체 소자의 절연막 형성 방법 |
| JP3194370B2 (ja) * | 1998-05-11 | 2001-07-30 | 日本電気株式会社 | 半導体装置とその製造方法 |
| WO2000048245A1 (fr) | 1999-02-12 | 2000-08-17 | Ibis Technology Corporation | Dispositifs silicium sur isolant pourvus de motifs |
| US5950094A (en) * | 1999-02-18 | 1999-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating fully dielectric isolated silicon (FDIS) |
| US6583011B1 (en) * | 2000-01-11 | 2003-06-24 | Chartered Semiconductor Manufacturing Ltd. | Method for forming damascene dual gate for improved oxide uniformity and control |
| JP4437352B2 (ja) * | 2000-02-29 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2001274368A (ja) * | 2000-03-27 | 2001-10-05 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法およびこの方法で製造された貼り合わせウエーハ |
| JP2001351987A (ja) * | 2000-06-09 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
-
2002
- 2002-11-12 FR FR0214123A patent/FR2847077B1/fr not_active Expired - Lifetime
-
2003
- 2003-11-06 AU AU2003294783A patent/AU2003294783A1/en not_active Abandoned
- 2003-11-06 DE DE10393700.5T patent/DE10393700B4/de not_active Expired - Lifetime
- 2003-11-06 KR KR1020057007871A patent/KR100877252B1/ko active IP Right Grant
- 2003-11-06 WO PCT/EP2003/013697 patent/WO2004044975A1/fr not_active Application Discontinuation
- 2003-11-12 US US10/704,703 patent/US6955971B2/en not_active Expired - Lifetime
Patent Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5238865A (en) * | 1990-09-21 | 1993-08-24 | Nippon Steel Corporation | Process for producing laminated semiconductor substrate |
| US5091330A (en) * | 1990-12-28 | 1992-02-25 | Motorola, Inc. | Method of fabricating a dielectric isolated area |
| US5369050A (en) * | 1991-05-31 | 1994-11-29 | Fujitsu Limited | Method of fabricating semiconductor device |
| JPH05190657A (ja) * | 1992-01-16 | 1993-07-30 | Fujitsu Ltd | 半導体基板およびその製造方法 |
| US5548149A (en) * | 1993-06-24 | 1996-08-20 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
| EP0701286A1 (fr) * | 1994-06-16 | 1996-03-13 | Nec Corporation | Substrat à silicium sur isolateur et procédé de sa fabrication |
| JPH11145481A (ja) * | 1997-11-06 | 1999-05-28 | Denso Corp | 半導体基板およびその製造方法 |
| JP2000349148A (ja) * | 1999-06-08 | 2000-12-15 | Sony Corp | 半導体層を有する基板の製造方法 |
| US6503811B1 (en) * | 1999-06-08 | 2003-01-07 | Sony Corporation | Substrate having a semiconductor layer, and method for fabricating the same |
| US6333532B1 (en) * | 1999-07-16 | 2001-12-25 | International Business Machines Corporation | Patterned SOI regions in semiconductor chips |
| WO2001054174A1 (fr) * | 2000-01-19 | 2001-07-26 | Advanced Micro Devices, Inc. | Silicium sur structure de circuit isolateur a structure d'interconnexion enchassee a semi-conducteur et procede de fabrication |
| WO2001061743A1 (fr) * | 2000-02-16 | 2001-08-23 | Ziptronix, Inc. | Procede de liaison basse temperature et structure liee |
| EP1193754A2 (fr) * | 2000-09-29 | 2002-04-03 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur et procédé de fabrication |
| US20020047159A1 (en) * | 2000-10-16 | 2002-04-25 | Seiko Epson Corporation | Method of manufacturing semiconductor substrate, semiconductor substrate, electro-optical apparatus and electronic equipment |
| EP1246248A2 (fr) * | 2001-03-30 | 2002-10-02 | Kabushiki Kaisha Toshiba | Plaquette sémi-conductrice du type silicium sur isolant et le dispositif sémi-conducteur formé dans celui-ci |
| FR2823596A1 (fr) * | 2001-04-13 | 2002-10-18 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
Non-Patent Citations (3)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 017, no. 613 (E - 1458) 11 November 1993 (1993-11-11) * |
| PATENT ABSTRACTS OF JAPAN vol. 1999, no. 10 31 August 1999 (1999-08-31) * |
| PATENT ABSTRACTS OF JAPAN vol. 2000, no. 15 6 April 2001 (2001-04-06) * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541263B2 (en) | 2004-10-06 | 2009-06-02 | Commissariat A L'energie Atomique | Method for providing mixed stacked structures, with various insulating zones and/or electrically conducting zones vertically localized |
| US7781300B2 (en) | 2004-10-06 | 2010-08-24 | Commissariat A L'energie Atomique | Method for producing mixed stacked structures, different insulating areas and/or localised vertical electrical conducting areas |
| US7709305B2 (en) | 2006-02-27 | 2010-05-04 | Tracit Technologies | Method for producing partial SOI structures comprising zones connecting a superficial layer and a substrate |
| US8044465B2 (en) | 2006-02-27 | 2011-10-25 | S.O.I.TEC Solicon On Insulator Technologies | Method for producing partial SOI structures comprising zones connecting a superficial layer and a substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040150067A1 (en) | 2004-08-05 |
| WO2004044975A1 (fr) | 2004-05-27 |
| DE10393700B4 (de) | 2019-06-06 |
| DE10393700T5 (de) | 2005-09-15 |
| KR100877252B1 (ko) | 2009-01-07 |
| AU2003294783A1 (en) | 2004-06-03 |
| FR2847077B1 (fr) | 2006-02-17 |
| KR20050070116A (ko) | 2005-07-05 |
| US6955971B2 (en) | 2005-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2847077A1 (fr) | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation | |
| EP0996150B1 (fr) | Procédé de réalisation de composants passifs et actifs sur un même substrat isolant | |
| EP1797587B1 (fr) | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees | |
| EP1811560A1 (fr) | Procédé de fabrication d'un substrat composite à propriétés électriques améliorées | |
| JP2013543276A (ja) | 無線周波数用途又は電力用途のための電子装置及びそのような装置を製造するためのプロセス | |
| EP1697975A1 (fr) | Procede de scellement de deux plaques avec formation d un co ntact ohmique entre celles-ci | |
| EP1095407B1 (fr) | Circuit integre de type soi a capacite de decouplage, et procede de realisation d'un tel circuit | |
| EP2332171B1 (fr) | Procede de fabrication d'une structure semi-conductrice plan de masse enterre | |
| US7956414B2 (en) | Semiconductor substrate, semiconductor device, method for manufacturing semiconductor substrate, and method for manufacturing semiconductor device | |
| FR2851079A1 (fr) | Structure semi-conductrice sur substrat a forte rugosite | |
| EP1407486B1 (fr) | Procede de fabrication d'un transistor sur un substrat soi | |
| US20080122024A1 (en) | Semiconductor substrate, semiconductor device, method for manufacturing semiconductor substrate and method for manufacturing semiconductor device | |
| EP3903340A1 (fr) | Structure de type semi-conducteur pour applications digitales et radiofréquences | |
| US12027413B2 (en) | Semiconductor structure and method of fabricating the same | |
| TWI768801B (zh) | 半導體結構及其製作方法 | |
| EP4309205A1 (fr) | Transistor nc-fet comportant un substrat du type semi-conducteur sur isolant | |
| FR3150342A1 (fr) | Support en carbure de silicium polycristallin pour un substrat destine a recevoir des dispositifs semi-conducteurs de puissance et substrat comprenant un tel support. | |
| EP4315396A1 (fr) | Procede de fabrication d'une structure composite comprenant une couche mince en semi-conducteur monocristallin sur un substrat support | |
| CN115172311A (zh) | 半导体结构及其制作方法 | |
| FR3091010A1 (fr) | Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d’une telle structure | |
| FR2812451A1 (fr) | Procede de fabrication d'un ensemble silicium sur isolant a ilots minces semi-conducteurs entoures d'un materiau isolant |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| CD | Change of name or company name |
Owner name: SOITEC, FR Effective date: 20120907 |
|
| PLFP | Fee payment |
Year of fee payment: 14 |
|
| PLFP | Fee payment |
Year of fee payment: 15 |
|
| PLFP | Fee payment |
Year of fee payment: 16 |
|
| PLFP | Fee payment |
Year of fee payment: 17 |
|
| PLFP | Fee payment |
Year of fee payment: 18 |
|
| PLFP | Fee payment |
Year of fee payment: 19 |
|
| PLFP | Fee payment |
Year of fee payment: 20 |