JPH03129765A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03129765A JPH03129765A JP2122199A JP12219990A JPH03129765A JP H03129765 A JPH03129765 A JP H03129765A JP 2122199 A JP2122199 A JP 2122199A JP 12219990 A JP12219990 A JP 12219990A JP H03129765 A JPH03129765 A JP H03129765A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分酊〕
本発明は、Ｓ ０１ （Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｏｎ １ ｎ５ｕｌａｔｏｒ ） ＪＪ造を有する半
導体装置およびその製造方法に関する。
Ｏｎ １ ｎ５ｕｌａｔｏｒ ） ＪＪ造を有する半
導体装置およびその製造方法に関する。
〔従来の技術）
従来、ＤＭＯＳトランジスタなどのパワー素子と、制御
部・論理部を構成するためのＣＭＯＳトランジスタを、
同一チップ上に形成する際の素子分離法として、色々な
構造が提案されている。その−例を第２図に示す。これ
は、特開昭６２−７６６４５号公報に示されている方法
を用いている。
部・論理部を構成するためのＣＭＯＳトランジスタを、
同一チップ上に形成する際の素子分離法として、色々な
構造が提案されている。その−例を第２図に示す。これ
は、特開昭６２−７６６４５号公報に示されている方法
を用いている。
すなわち、第１半導体基板１００と第２半導体基板ｌＯ
１を絶縁膜１０２を介して、いわゆるウェハ貼り合せを
行う。そして、この複合基板の第１半導体基＋ｆｆ ｌ
ＯＯ及び絶縁Ｊｌ！１０２、さらに、第２半導体基板
１０１に選択的食刻をし、露出した食刻部の第２半導体
基板１０１上にエピタキシャルＮ１０３を形成する。そ
して、このエビタ今シャル層１０３中に、ＤＭＯｓトラ
ンジスタをル戒する。一方、前記複合半導体基板の食刻
部を置いた第１半導体基板１００部分には、いわゆる）
７１掘り（トレンチ）技術によって、素子分離１０４を
行う。
１を絶縁膜１０２を介して、いわゆるウェハ貼り合せを
行う。そして、この複合基板の第１半導体基＋ｆｆ ｌ
ＯＯ及び絶縁Ｊｌ！１０２、さらに、第２半導体基板
１０１に選択的食刻をし、露出した食刻部の第２半導体
基板１０１上にエピタキシャルＮ１０３を形成する。そ
して、このエビタ今シャル層１０３中に、ＤＭＯｓトラ
ンジスタをル戒する。一方、前記複合半導体基板の食刻
部を置いた第１半導体基板１００部分には、いわゆる）
７１掘り（トレンチ）技術によって、素子分離１０４を
行う。
ここで、ｒｇ’Ｂ出した食刻部の第２半導体基板１０１
上にエピタキシャル層を形成する」というコストの高く
なる構造とする理由は、ウェハ貼りそせ後に第１半導体
基板１００を研磨して薄くしχいくのであるが、従来で
はこの研磨後の第１半鴎体膜（５０１膜）１００（７）
膜厚バラツキ（±５．０μｍ程度）が大きいため、３０
１膜を薄くてきす（特開昭６２−７６６４５号公報によ
れば２０ａｍ）、食刻部段差が２０μｍという大きな段
差となり、このような段差があっては、その後工程で素
子を形成できないためであると推察する。
上にエピタキシャル層を形成する」というコストの高く
なる構造とする理由は、ウェハ貼りそせ後に第１半導体
基板１００を研磨して薄くしχいくのであるが、従来で
はこの研磨後の第１半鴎体膜（５０１膜）１００（７）
膜厚バラツキ（±５．０μｍ程度）が大きいため、３０
１膜を薄くてきす（特開昭６２−７６６４５号公報によ
れば２０ａｍ）、食刻部段差が２０μｍという大きな段
差となり、このような段差があっては、その後工程で素
子を形成できないためであると推察する。
また、「溝掘り（トレンチ）技術によって素７分離を行
う」としている遅角も同じ理由である。
う」としている遅角も同じ理由である。
すなわち、ＳＯＩ膜厚が２０１１ｍと厚いため５．Ω。
分離すると段差がきつくなり、素子形成できなくなるた
めである。しかし、Ｓｏ ＩＷＡハ゛ラッキを回避する
ため、エピタキシャル成長や溝堀り（トレンチ）による
手法は、工程が？！雑となるため工数がかかり、コスト
高になってしまう。
めである。しかし、Ｓｏ ＩＷＡハ゛ラッキを回避する
ため、エピタキシャル成長や溝堀り（トレンチ）による
手法は、工程が？！雑となるため工数がかかり、コスト
高になってしまう。
最近、研磨加工技術が向上し、研磨後の膜厚バラツキを
±０．５μｍ程度までに抑えることが可能になってきた
ため、半導体基板をかなり薄くまで研磨加工できるよう
になった。ここで、フォトプロセスにおいて、現状のア
ライメント装置の焦点深度は６μｍが限界であり、又、
６μｍ程度の段差であれば、島分離した際にもＴＥ０１
膜、あるいはＳＯＧ膜形成技術を応用することにより平
坦化可能である。そこで本発明者達は、このような技術
的背景に鑑みて、Ｓｏｌ構造における絶縁膜上の半導体
（ＳＯｔ膜）の厚みを６μｎ１以下にした半導体装置を
形成するに至った。ｓ０１膜の厚みを６μｍ以下にする
ことにより島分離したとしても段差が小さくなるので、
特にエピタキシャル層を形成する必要がなく、又、島分
離した場合には溝掘り工程も不必要になる。又、溝掘り
により分離したとしてもその工程に要する時間は短くな
り生産効率が向上するという効果がある。
±０．５μｍ程度までに抑えることが可能になってきた
ため、半導体基板をかなり薄くまで研磨加工できるよう
になった。ここで、フォトプロセスにおいて、現状のア
ライメント装置の焦点深度は６μｍが限界であり、又、
６μｍ程度の段差であれば、島分離した際にもＴＥ０１
膜、あるいはＳＯＧ膜形成技術を応用することにより平
坦化可能である。そこで本発明者達は、このような技術
的背景に鑑みて、Ｓｏｌ構造における絶縁膜上の半導体
（ＳＯｔ膜）の厚みを６μｎ１以下にした半導体装置を
形成するに至った。ｓ０１膜の厚みを６μｍ以下にする
ことにより島分離したとしても段差が小さくなるので、
特にエピタキシャル層を形成する必要がなく、又、島分
離した場合には溝掘り工程も不必要になる。又、溝掘り
により分離したとしてもその工程に要する時間は短くな
り生産効率が向上するという効果がある。
ところが、このような装置について研究開発を進めてき
た結果、次に説明するような問題点が発生することが判
明した。即ち、従来ではＳｏｌ膜の厚みが十分厚いため
に問題にならなかったのであるが、上述のようにその厚
みを６μｍ以下とし、そのＳｏｌ膜に対してＭＯＳトラ
ンジスタのような絶縁ゲート型電界効果トランジスタを
形成する場合には、その素子構造によっては素子の特性
が劣化するという問題である。第３図を用いてその一例
を説明する。尚、第３図（ａ）は断面図、第３図（ｂ）
は（ａ）図中のＡ−Ａ線断面の不純物プロファイルであ
る。第３図（ａ）に示す構造は、フィールド酸化膜２０
０上に膜厚が６μｍ以下のＮ型のＳＯＩ膜２０１を形成
し、この膜の表面よりＰ型不純物を導入することにより
、Ｐ−型領域２０２を形成し、このＰ−型領域２０２内
にソース・ドレイン領域２０３．２０４を形成し、さら
に、このＳｏｌ膜２０１上に絶縁膜を介してゲート電極
２０５を形成した構造である。そして、Ｓｏｌ膜２０１
の底部においてはＰ型不純物が到達しておらず、Ｎ型導
電型のままになっており、Ｓｏｌ膜２０１の膜厚が薄い
ためにＳｏｌ膜のＮ−型領域２０６とソース領域２０３
との間の距離が短くなり、Ｎ−型領域２０６−Ｐ−型領
域２０２ Ｖ−ス’ｐＭ域２０３間に、ＮＰＮ型の寄
生バイポーラトランジスタが形成され、ＭＯ３Ｉ−ラン
ジスタのカットオフ時にリーク電流が発生してしまう可
能性があるのである。
た結果、次に説明するような問題点が発生することが判
明した。即ち、従来ではＳｏｌ膜の厚みが十分厚いため
に問題にならなかったのであるが、上述のようにその厚
みを６μｍ以下とし、そのＳｏｌ膜に対してＭＯＳトラ
ンジスタのような絶縁ゲート型電界効果トランジスタを
形成する場合には、その素子構造によっては素子の特性
が劣化するという問題である。第３図を用いてその一例
を説明する。尚、第３図（ａ）は断面図、第３図（ｂ）
は（ａ）図中のＡ−Ａ線断面の不純物プロファイルであ
る。第３図（ａ）に示す構造は、フィールド酸化膜２０
０上に膜厚が６μｍ以下のＮ型のＳＯＩ膜２０１を形成
し、この膜の表面よりＰ型不純物を導入することにより
、Ｐ−型領域２０２を形成し、このＰ−型領域２０２内
にソース・ドレイン領域２０３．２０４を形成し、さら
に、このＳｏｌ膜２０１上に絶縁膜を介してゲート電極
２０５を形成した構造である。そして、Ｓｏｌ膜２０１
の底部においてはＰ型不純物が到達しておらず、Ｎ型導
電型のままになっており、Ｓｏｌ膜２０１の膜厚が薄い
ためにＳｏｌ膜のＮ−型領域２０６とソース領域２０３
との間の距離が短くなり、Ｎ−型領域２０６−Ｐ−型領
域２０２ Ｖ−ス’ｐＭ域２０３間に、ＮＰＮ型の寄
生バイポーラトランジスタが形成され、ＭＯ３Ｉ−ラン
ジスタのカットオフ時にリーク電流が発生してしまう可
能性があるのである。
そこで本発明は、Ｓ○１構造において絶縁膜上に形成す
る単結晶半導体から成る半導体領域の厚さを十分に薄く
すると共に、該半導体領域にその特性が良好な素子を形
成した半導体装置およびその製造方法を提供することを
目的としている。
る単結晶半導体から成る半導体領域の厚さを十分に薄く
すると共に、該半導体領域にその特性が良好な素子を形
成した半導体装置およびその製造方法を提供することを
目的としている。
上記の目的を達成するために、本発明の半導体装置は、
単結晶半導体基板と、
前記単結晶半導体基板の主表面上に形成された絶縁膜と
、 前記絶縁膜上に形成され、単結晶半導体から成る半導体
領域と を有する半導体装置であって、 前記半導体領域は、厚さが６μｍ以下で、その表面から
底面までに達する不純物を有し、且つその表面から底面
にいくにつれて不純物濃度が低くなるような濃度勾配を
有する所定の導電型の領域を有するものであり、 前記半導体領域の前記所定の導電型領域内に該導電型と
は逆の導電型のソース・ドレイン領域を形成した絶縁ゲ
ート型電界効果トランジスタを有することを特徴として
いる。
、 前記絶縁膜上に形成され、単結晶半導体から成る半導体
領域と を有する半導体装置であって、 前記半導体領域は、厚さが６μｍ以下で、その表面から
底面までに達する不純物を有し、且つその表面から底面
にいくにつれて不純物濃度が低くなるような濃度勾配を
有する所定の導電型の領域を有するものであり、 前記半導体領域の前記所定の導電型領域内に該導電型と
は逆の導電型のソース・ドレイン領域を形成した絶縁ゲ
ート型電界効果トランジスタを有することを特徴として
いる。
又、半導体装置の製造方法は、第１導電型の第１単結晶
半導体基板の主表面と、第２単結晶半導体基板の主表面
とを絶縁膜を介して接合する工程と、 前記第１単結晶半導体基板の厚さを６μｍ以下にして半
導体領域を形成する工程と、 前記半導体領域に対して第２導電型の不純物を該半導体
領域の表面から前記絶縁膜に接する底面まで導入し、そ
の表面から底面にいくにつれて不純物濃度が低くなる濃
度勾配を有する領域を形成する工程と、 前記第２導電型の不純物を導入した半導体領域に対して
、半導体領域内に第１導電型のソース・ドレイン領域を
形成し絶縁ゲート型電界効果トランジスタを形成する工
程と を備えることを特徴としている。
半導体基板の主表面と、第２単結晶半導体基板の主表面
とを絶縁膜を介して接合する工程と、 前記第１単結晶半導体基板の厚さを６μｍ以下にして半
導体領域を形成する工程と、 前記半導体領域に対して第２導電型の不純物を該半導体
領域の表面から前記絶縁膜に接する底面まで導入し、そ
の表面から底面にいくにつれて不純物濃度が低くなる濃
度勾配を有する領域を形成する工程と、 前記第２導電型の不純物を導入した半導体領域に対して
、半導体領域内に第１導電型のソース・ドレイン領域を
形成し絶縁ゲート型電界効果トランジスタを形成する工
程と を備えることを特徴としている。
本発明によると、半導体領域の厚さが６μｍ以下である
ので島分離したとしてもその段差が小さくなり、それに
より大きな段差に起因する製造工程が不必要となるので
、製造工程を簡単化することができる。又、溝掘りによ
り分離したとしてもその工程に要する時間を短くするこ
とができ生産効率向上することができる。そして、半導
体装置にはその表面から底面までに達する所定の（第導
電型領域を形成し、この領域内に絶縁ゲート電界効果ト
ランジスタのソース・ドレイン領域形成するようにして
いるので、半導体領域内に生トランジスタが形成される
ことがなく、リー電流の発生を防止できる。
ので島分離したとしてもその段差が小さくなり、それに
より大きな段差に起因する製造工程が不必要となるので
、製造工程を簡単化することができる。又、溝掘りによ
り分離したとしてもその工程に要する時間を短くするこ
とができ生産効率向上することができる。そして、半導
体装置にはその表面から底面までに達する所定の（第導
電型領域を形成し、この領域内に絶縁ゲート電界効果ト
ランジスタのソース・ドレイン領域形成するようにして
いるので、半導体領域内に生トランジスタが形成される
ことがなく、リー電流の発生を防止できる。
又、半導体領域の表面の不純物濃度に対するｙ面の不純
物濃度の比を０．８以下にする場合には、この半導体領
域に導入される不純物濃度に対し。
物濃度の比を０．８以下にする場合には、この半導体領
域に導入される不純物濃度に対し。
半導体領域の厚さが十分厚いものであるからミの厚さが
多少ばらついたとしても、半導体領域（表面の濃度が変
動することがなく、絶縁ゲートｉ電界効果トランジスタ
のしきい値電圧のバラクを仰制できる。
多少ばらついたとしても、半導体領域（表面の濃度が変
動することがなく、絶縁ゲートｉ電界効果トランジスタ
のしきい値電圧のバラクを仰制できる。
又、前記単結晶半導体基板内に、該基板の他。
面を電極として使用し、該基板の厚さ方向に電ｉ経路を
有する半導体素子を形成し、さらに、該：板の導電型を
第１導電型とし、前記半導体領域゛の該基板の主表面の
導電型を第２導電型とする合には、半導体素子の電位変
化の影響を受けなようになる。
有する半導体素子を形成し、さらに、該：板の導電型を
第１導電型とし、前記半導体領域゛の該基板の主表面の
導電型を第２導電型とする合には、半導体素子の電位変
化の影響を受けなようになる。
又、複数の半導体領域を形成し、それらの半導体領域に
対して形成される絶縁ゲート型電界効果トランジスタの
ゲート電極の導電型を第１単結晶半導体基板と同じ導電
型である第１導電型とする工程を採用する場合には、半
導体領域に対し第２導電型の不純物を導入する際により
高濃度の不純物を導入して第１導電型を第２導電型に打
ち消すことができるので、設計上有利になる。
対して形成される絶縁ゲート型電界効果トランジスタの
ゲート電極の導電型を第１単結晶半導体基板と同じ導電
型である第１導電型とする工程を採用する場合には、半
導体領域に対し第２導電型の不純物を導入する際により
高濃度の不純物を導入して第１導電型を第２導電型に打
ち消すことができるので、設計上有利になる。
以下、本発明を図面に示す実施例を用いて説明する。
第１図（ａ）〜（ｉ）は本発明の一実施例を製造工程順
に説明するための断面図である。まず、第１図（ａ）に
示すように、Ｎ型導電型の第１単結晶シリコン基板ｌの
主表面を酸化して酸化膜２を形成する。
に説明するための断面図である。まず、第１図（ａ）に
示すように、Ｎ型導電型の第１単結晶シリコン基板ｌの
主表面を酸化して酸化膜２を形成する。
一方、Ｎ型導電型の第２単結晶シリコン基板３の主表面
よりＢ（ボロン）等のＰ型不純物を全面に導入してＰ型
領域４を形成し、さらにその表面を酸化して酸化ｙ５を
形成する。
よりＢ（ボロン）等のＰ型不純物を全面に導入してＰ型
領域４を形成し、さらにその表面を酸化して酸化ｙ５を
形成する。
次に、第１図（ｂ）に示すように、酸化膜２と酸化膜５
とを接着させてウェハ貼り合せを行い、引き続き、第１
単結晶シリコン基板ｌの他主面より研磨を行い第１単結
晶シリコン基（反１の厚さを６μｍ以下の例えば１．５
〜２．５μｍにする。
とを接着させてウェハ貼り合せを行い、引き続き、第１
単結晶シリコン基板ｌの他主面より研磨を行い第１単結
晶シリコン基（反１の厚さを６μｍ以下の例えば１．５
〜２．５μｍにする。
次に、第１図（Ｃ）に示すように、第１単結晶シリコン
基Ｆｉ１を選択的に食刻して本発明の半導体領域に相当
する島領域６．７を形成する。
基Ｆｉ１を選択的に食刻して本発明の半導体領域に相当
する島領域６．７を形成する。
次に、第１図（ｄ）に示すように、後述するＤＭＯＳト
ランジスタの形成予定領域およびＰ型領域４へのコンタ
クト領域の酸化膜２．５をドライエツチングまたはウェ
ットエツチングにより選択的に食刻して第２単結晶シリ
コン基板３を露出させ、引き続き、ＲＩＥ法またはウェ
ットエツチング等によりＰ型領域４を完全に除去する。
ランジスタの形成予定領域およびＰ型領域４へのコンタ
クト領域の酸化膜２．５をドライエツチングまたはウェ
ットエツチングにより選択的に食刻して第２単結晶シリ
コン基板３を露出させ、引き続き、ＲＩＥ法またはウェ
ットエツチング等によりＰ型領域４を完全に除去する。
この際、Ｐ型領域４の深さχｊが１μｍ以上であると、
除去した部分の段差がきつくなり、問題である。従って
、Ｐ型領域４の深さχｊは１ａｍ以下とする。
除去した部分の段差がきつくなり、問題である。従って
、Ｐ型領域４の深さχｊは１ａｍ以下とする。
このため、ウェハ貼り合せする際の温度を、Ｐ型領域４
の深さχｊが深くならないように、１１００′Ｃ以下の
温度で行う。
の深さχｊが深くならないように、１１００′Ｃ以下の
温度で行う。
次に、第１図（ｅ）に示すように、前工程におけるレジ
ストを除去した後、ＤＭＯ３形成領域および島領域６．
７の表面にゲート酸化膜１０を形成する。引き続き、０
ＭＯ３）ランジスタの形成予定領域およびＰ型チャネル
トランジスタの形成予定領域をレジストにてマスクする
。そうした上でＢ（ボロン）等のＰ型不純物をイオン注
入して島領域６の表面部分にＰ−型領域９を形成する。
ストを除去した後、ＤＭＯ３形成領域および島領域６．
７の表面にゲート酸化膜１０を形成する。引き続き、０
ＭＯ３）ランジスタの形成予定領域およびＰ型チャネル
トランジスタの形成予定領域をレジストにてマスクする
。そうした上でＢ（ボロン）等のＰ型不純物をイオン注
入して島領域６の表面部分にＰ−型領域９を形成する。
次に、第１図（ｆ）に示すように、ＬＰＣＶＤ法により
ノンドープの多結晶（Ｐｏｌｙ）シリコン膜１１を堆積
し、この多結晶シリコン膜１１に対して気相法によりＰ
（リン）を拡散してその導電型をＮ型導電型にする。
ノンドープの多結晶（Ｐｏｌｙ）シリコン膜１１を堆積
し、この多結晶シリコン膜１１に対して気相法によりＰ
（リン）を拡散してその導電型をＮ型導電型にする。
引き続き、多結晶シリコンＩＩＩＩＩを選択的に食刻す
ることにより、ＤＭＯＳトランジスタおよび０ＭＯ３）
ランジスタのゲート型［ｉ １１ ａを形成する。
ることにより、ＤＭＯＳトランジスタおよび０ＭＯ３）
ランジスタのゲート型［ｉ １１ ａを形成する。
そして、ＣＭＯ３Ｉ−ランジスクの形成予定領域をレジ
ストにてマスクした後、Ｂ（ボロン）等のＰ型不純物を
イオン注入してＤＭＯＳトランジスタのＰ型ウェル領域
８を形成する。
ストにてマスクした後、Ｂ（ボロン）等のＰ型不純物を
イオン注入してＤＭＯＳトランジスタのＰ型ウェル領域
８を形成する。
次に、第１図（８）に示すように、Ｎｔ等の還元雰囲気
中にて１１７０°Ｃ，１００分のアニールを行い不純物
のドライブインを実施する。この状態において、島領域
６に注入形成されたＰ−型領域９の不純物は酸化膜２に
接する島領域６の底面にまで達するように拡散し、島領
域６の導電型をＮ型導電型からＰ型導電型に完全に変え
る。同時に、Ｐ型領域４およびＰ型ウェル領域８の不純
物も所定の深さに拡散する。尚、この時島領域７中の不
純物は予め第１単結晶シリコン基板１に含まれていたも
のであるので領域中に均一に分布しているが、島領域６
中の不純物は拡散されたものであるので島領域６の表面
から底面にいくにつれて不純物濃度が低くなる濃度勾配
を有している。
中にて１１７０°Ｃ，１００分のアニールを行い不純物
のドライブインを実施する。この状態において、島領域
６に注入形成されたＰ−型領域９の不純物は酸化膜２に
接する島領域６の底面にまで達するように拡散し、島領
域６の導電型をＮ型導電型からＰ型導電型に完全に変え
る。同時に、Ｐ型領域４およびＰ型ウェル領域８の不純
物も所定の深さに拡散する。尚、この時島領域７中の不
純物は予め第１単結晶シリコン基板１に含まれていたも
のであるので領域中に均一に分布しているが、島領域６
中の不純物は拡散されたものであるので島領域６の表面
から底面にいくにつれて不純物濃度が低くなる濃度勾配
を有している。
次に、第１図（（へ）に示すように、Ｐ型チャネルトラ
ンジスタの形成予定領域及びＤＭＯ３ｌ−ランジスタの
所定領域をレジストにてマスクした後、Ｐ（リン）をイ
オン注入することにより、ＤＭＯＳトランジスタのソー
ス領域１２をＰ型ウェル領域８内に形成すると共に、Ｎ
型チャネルトランジスタのソース・ドレイン領域１３．
１４を形成する。
ンジスタの形成予定領域及びＤＭＯ３ｌ−ランジスタの
所定領域をレジストにてマスクした後、Ｐ（リン）をイ
オン注入することにより、ＤＭＯＳトランジスタのソー
ス領域１２をＰ型ウェル領域８内に形成すると共に、Ｎ
型チャネルトランジスタのソース・ドレイン領域１３．
１４を形成する。
そして、前工程のレジストを除去した後に、ＤＭＯＳト
ランジスタおよびＮ型チャネルトランジスタの所定領域
をレジストにてマスクし、Ｂ（ボロン）をイオン注入す
ることによりＰ型チャネルトランジスタのソース・ドレ
イン領域１５．１６及びＤＭＯ３）ランジスタのＰ型ウ
ェハ領域８とＰ型領域４のバイアス領域２１．２２を形
成する。
ランジスタおよびＮ型チャネルトランジスタの所定領域
をレジストにてマスクし、Ｂ（ボロン）をイオン注入す
ることによりＰ型チャネルトランジスタのソース・ドレ
イン領域１５．１６及びＤＭＯ３）ランジスタのＰ型ウ
ェハ領域８とＰ型領域４のバイアス領域２１．２２を形
成する。
次に、第１図（ｉ）に示すように、ＢＰＳＧ膜による眉
間絶縁膜１７を堆積した後、９５０°Ｃｌ２Ｏ分のアニ
ールによりリフローを行う。その後、島領域６．７の段
差部をＳＯＣ膜、又はＴＥＯ３膜２３膜形３して平坦化
する。そして、眉間絶縁膜１７のコンタクト領域を選択
的に開口し、Ａ１（アルミニウム）を堆積し、該Ａｆを
パターニングして電ＪＭ１Ｂを形成する。そして、全面
にＰ−３ｉＮ（プラズマ窒化膜）による表面保護膜１９
を形成し、該表面保護Ｗ１．１９のパッド部を開口する
。そして、最後にＤＭＯ３）ランジスタのドレイン電極
となる電極２０を第２単結晶シリコン基板３の他主面に
形成する。
間絶縁膜１７を堆積した後、９５０°Ｃｌ２Ｏ分のアニ
ールによりリフローを行う。その後、島領域６．７の段
差部をＳＯＣ膜、又はＴＥＯ３膜２３膜形３して平坦化
する。そして、眉間絶縁膜１７のコンタクト領域を選択
的に開口し、Ａ１（アルミニウム）を堆積し、該Ａｆを
パターニングして電ＪＭ１Ｂを形成する。そして、全面
にＰ−３ｉＮ（プラズマ窒化膜）による表面保護膜１９
を形成し、該表面保護Ｗ１．１９のパッド部を開口する
。そして、最後にＤＭＯ３）ランジスタのドレイン電極
となる電極２０を第２単結晶シリコン基板３の他主面に
形成する。
そこで、上述の工程より製造される本実施例によると、
島領域６．７の厚みを６μｍ以下の十分に薄い厚さにし
ているので、酸化膜２上に形成されるＣＭＯＳトランジ
スタ間、あるいは他の素子との間の段差が小さくなり、
Ｐ型チャネル型トランジスタとＮ型チャネル型トランジ
スタあるいは他の素子と電気的に絶縁分離するために、
特に溝堀り工程を行う必要がなくなる。又、第２単結晶
シリコン基板３に形成されるＤＭＯＳトランジスタとの
間の段差も十分に小さい段差であるので、特にエピタキ
シャル成長させてそこにＤＭＯＳトランジスタを形成す
る必要がなく、第２単結晶シリコンｌ！［３上に直接形
成させることができる。
島領域６．７の厚みを６μｍ以下の十分に薄い厚さにし
ているので、酸化膜２上に形成されるＣＭＯＳトランジ
スタ間、あるいは他の素子との間の段差が小さくなり、
Ｐ型チャネル型トランジスタとＮ型チャネル型トランジ
スタあるいは他の素子と電気的に絶縁分離するために、
特に溝堀り工程を行う必要がなくなる。又、第２単結晶
シリコン基板３に形成されるＤＭＯＳトランジスタとの
間の段差も十分に小さい段差であるので、特にエピタキ
シャル成長させてそこにＤＭＯＳトランジスタを形成す
る必要がなく、第２単結晶シリコンｌ！［３上に直接形
成させることができる。
従って、本実施例によると、従来必要であった満堀り、
あるいはエピタキシャル成長のような工程を必要としな
いので、その分工程が簡単化でき、製造コストを低減で
きるという効果がある。尚、６μｍ以下の段差であれば
、Ｔ Ｅ ＯＳ ＩＩ！あるいはＳＯＧ膜形成技術等に
より容易に平坦化可能であり、又、アライメント装置の
焦点深度についても十分届く範囲であるので、現状の装
置を支障なく使用できる。
あるいはエピタキシャル成長のような工程を必要としな
いので、その分工程が簡単化でき、製造コストを低減で
きるという効果がある。尚、６μｍ以下の段差であれば
、Ｔ Ｅ ＯＳ ＩＩ！あるいはＳＯＧ膜形成技術等に
より容易に平坦化可能であり、又、アライメント装置の
焦点深度についても十分届く範囲であるので、現状の装
置を支障なく使用できる。
又、本実施例によると、島領域６に注入形成されたＰ−
型領域９の不純物が島領域６の底面にまで拡散するよう
に十分なドライブインを行っているので、島領域６の中
に寄生トランジスタが形成されることがなく、リーク電
流の発生を防止できる。
型領域９の不純物が島領域６の底面にまで拡散するよう
に十分なドライブインを行っているので、島領域６の中
に寄生トランジスタが形成されることがなく、リーク電
流の発生を防止できる。
尚、通常、ドライブインで拡散可能な深さは６μｍ程度
であり、上述のように島領域６．７の厚みが６μｍ以下
であるのでその底面までの拡散が可能である。
であり、上述のように島領域６．７の厚みが６μｍ以下
であるのでその底面までの拡散が可能である。
第４図はドライブイン条件を変えた場合の絶縁膜２上に
形成されるＳｏｌ膜厚と各トランジスタのしきい値電圧
■、との関係を表す図である。第４図（ａ）はＮ型チャ
ネルトランジスタの島領域６の厚さとしきい値電圧Ｖｔ
との関係を示し、第４□（ロ）はＰ型チャネルトランジ
スタの島領域７の厚ピとしきい（ｌ！電圧Ｖ、との関係
を示している。又、各々の図は上記実施例において第１
単結晶シリニン基板１としてその導電型がＮ型導電型で
、かて３〜５ΩＣ１のものを使用し、ゲート酸化膜１０
Ｉ２膜厚が８５０人、Ｂ（ボロン）のドーズ量が４〉１
Ｑ１２、加速電圧が４０ｋｅＶとしてシＱ！、レーシッ
ンした結果である。第４図（ａ）から、各特性心；膜厚
が厚くなるに従って、まずしきい値電圧ｖ７が急、激に
下がり、その後、しきい値電圧Ｖ、がＦｌ一定となり、
さらにその後にしきい値電圧■１カ再び下がる特性であ
ることがわかる。そして、こきい値電圧■、が略一定に
なった後に再び下がイ理由は、同じドライブイン条件で
あっても島Ｂｌ ３゜６の膜厚が厚くなるために、不純
物が島領域６σ底面にまで達することができず、島領域
６の底合にＮ型導電型の領域が残ってしまい、寄生バイ
ｌ−ラトランジスタが形成され、リーク電流が発ηする
ためである。
形成されるＳｏｌ膜厚と各トランジスタのしきい値電圧
■、との関係を表す図である。第４図（ａ）はＮ型チャ
ネルトランジスタの島領域６の厚さとしきい値電圧Ｖｔ
との関係を示し、第４□（ロ）はＰ型チャネルトランジ
スタの島領域７の厚ピとしきい（ｌ！電圧Ｖ、との関係
を示している。又、各々の図は上記実施例において第１
単結晶シリニン基板１としてその導電型がＮ型導電型で
、かて３〜５ΩＣ１のものを使用し、ゲート酸化膜１０
Ｉ２膜厚が８５０人、Ｂ（ボロン）のドーズ量が４〉１
Ｑ１２、加速電圧が４０ｋｅＶとしてシＱ！、レーシッ
ンした結果である。第４図（ａ）から、各特性心；膜厚
が厚くなるに従って、まずしきい値電圧ｖ７が急、激に
下がり、その後、しきい値電圧Ｖ、がＦｌ一定となり、
さらにその後にしきい値電圧■１カ再び下がる特性であ
ることがわかる。そして、こきい値電圧■、が略一定に
なった後に再び下がイ理由は、同じドライブイン条件で
あっても島Ｂｌ ３゜６の膜厚が厚くなるために、不純
物が島領域６σ底面にまで達することができず、島領域
６の底合にＮ型導電型の領域が残ってしまい、寄生バイ
ｌ−ラトランジスタが形成され、リーク電流が発ηする
ためである。
そして、第４図（ａ）の各特性において、膜厚が約１、
５μｍ以下の時にしきい値電圧■、が急激に下がる理由
は、島領域６の膜厚が薄くなりすぎるとドライブイン時
に不純物の濃度が膜全体に均一化され易くなり、しきい
値電圧Ｖ、を決定する主な要因である島領域６の表面濃
度が膜厚に応じて変化し易くなることから、しきい値電
圧ＶＴが急激に変化するようになるものと考えられる。
５μｍ以下の時にしきい値電圧■、が急激に下がる理由
は、島領域６の膜厚が薄くなりすぎるとドライブイン時
に不純物の濃度が膜全体に均一化され易くなり、しきい
値電圧Ｖ、を決定する主な要因である島領域６の表面濃
度が膜厚に応じて変化し易くなることから、しきい値電
圧ＶＴが急激に変化するようになるものと考えられる。
通常は膜厚が厚い場合、島領域６の表面の不純物濃度に
対して底面の不純物濃度はかなり低濃度になるが、膜厚
が薄すぎる場合には不純物の濃度が均一化され易くなる
ために、両手８＠物濃度の差が小さくなる。第４図（ａ
）において、しきい値電圧Ｖ１が急激に下がっていると
ころの膜厚では島領域６０表面の不純物濃度に対する底
面の不純物濃度の比が１に近く、この比の値が特性Ａ、
Ｂ、Ｃの各点り。
対して底面の不純物濃度はかなり低濃度になるが、膜厚
が薄すぎる場合には不純物の濃度が均一化され易くなる
ために、両手８＠物濃度の差が小さくなる。第４図（ａ
）において、しきい値電圧Ｖ１が急激に下がっていると
ころの膜厚では島領域６０表面の不純物濃度に対する底
面の不純物濃度の比が１に近く、この比の値が特性Ａ、
Ｂ、Ｃの各点り。
Ｅ、Ｆにおける比の値より小さくなると、膜厚によって
島領域６の表面濃度がほとんど影響を受けることがなく
なり、しきい値電圧■、が略一定になる。ここで、点り
における不純物濃度の比は０１８２２であり、点已にお
ける不純物濃度の比は０゜８２４であり、点Ｆにおける
不純物濃度の比が０゜９２であることを考慮すると、そ
の比の値が約０゜８以下であれば、島領域６の厚さが多
少ばらついたとしても島領域６の表面の濃度が変動する
ことがなく、しきい値電圧■７のばらつきを抑制できる
ようになる。尚、このことは第４図（ａ）中の各データ
を、横軸を不純物濃度の比としてプロットし直した第６
図からも明確に理解できる。
島領域６の表面濃度がほとんど影響を受けることがなく
なり、しきい値電圧■、が略一定になる。ここで、点り
における不純物濃度の比は０１８２２であり、点已にお
ける不純物濃度の比は０゜８２４であり、点Ｆにおける
不純物濃度の比が０゜９２であることを考慮すると、そ
の比の値が約０゜８以下であれば、島領域６の厚さが多
少ばらついたとしても島領域６の表面の濃度が変動する
ことがなく、しきい値電圧■７のばらつきを抑制できる
ようになる。尚、このことは第４図（ａ）中の各データ
を、横軸を不純物濃度の比としてプロットし直した第６
図からも明確に理解できる。
上記実施例では、島領域６の膜厚を１．５〜２．５μｍ
とし、１１７０°Ｃ１１００分の条件にてドライブイン
を実施しているので、第４図（ａ）から不純物濃度の比
は０．８以下となり、しきい値電圧Ｖ。
とし、１１７０°Ｃ１１００分の条件にてドライブイン
を実施しているので、第４図（ａ）から不純物濃度の比
は０．８以下となり、しきい値電圧Ｖ。
は安定する。また、リーク電流も発生しない。そして、
例えば膜厚の設計値を２．０ Ｂ ｍにすることにより
、研磨のばらつきが±０．５μｍであったとしても、常
にしきい値電圧は略２．０■となり、特性が良い素子を
形成できるのである。
例えば膜厚の設計値を２．０ Ｂ ｍにすることにより
、研磨のばらつきが±０．５μｍであったとしても、常
にしきい値電圧は略２．０■となり、特性が良い素子を
形成できるのである。
又、本実施例によると、ゲート電極１１ａの導電型を第
１単結晶シリコン基板１の導電型と同じ導電型であるＮ
型にしているので、以下に説明するような設計上の効果
がある。ここで、Ｎ型導電型の多結晶シリコンから戊る
ゲート電極の仕事関数は４．１（Ｖ）であり、Ｐ型環電
型の多結晶シリコンからなるゲート電極の仕事関数は５
．３（Ｖ）であり、約１．２（Ｖ）の差が存在する。そ
して、例えば上記実施例のようにＮ型導電型の第１単結
晶シリコン基Ｆｉ、■を用いる場合には、ＣＭＯ３Ｉ−
ランジスタのうちＮ型チャネルトランジスタの島領域６
に対してＰ型不純物を導入してＮ型導電型からＰ型環電
型に変化させる必要があるが、この時、前述したような
理由からリーク電流の発生を防止するためには、島領域
６の底面までＰ型環電型にするために導入する不純物の
濃度をより高くした方が容易に深く拡散できるので望ま
しい。そこで、この島領域６の上に形成するゲート電極
ｌｌの導電型をＮ型にすれば、Ｐ型にするよりも仕事関
数に１．２（Ｖ）の余裕ができるので、その分濃度が高
い不純物をドライブインすれば良いので、容易に不純物
を深く拡散することができ、延いてはしきい値電圧Ｖ、
が調整し易くなり、設計上有利になる。又、同様に、Ｐ
型導電型の第１単結晶シリコン基板ｌを用いる場合にお
いても、Ｐ型導電型のゲート電極にすること番トより、
設計上有利になる。
１単結晶シリコン基板１の導電型と同じ導電型であるＮ
型にしているので、以下に説明するような設計上の効果
がある。ここで、Ｎ型導電型の多結晶シリコンから戊る
ゲート電極の仕事関数は４．１（Ｖ）であり、Ｐ型環電
型の多結晶シリコンからなるゲート電極の仕事関数は５
．３（Ｖ）であり、約１．２（Ｖ）の差が存在する。そ
して、例えば上記実施例のようにＮ型導電型の第１単結
晶シリコン基Ｆｉ、■を用いる場合には、ＣＭＯ３Ｉ−
ランジスタのうちＮ型チャネルトランジスタの島領域６
に対してＰ型不純物を導入してＮ型導電型からＰ型環電
型に変化させる必要があるが、この時、前述したような
理由からリーク電流の発生を防止するためには、島領域
６の底面までＰ型環電型にするために導入する不純物の
濃度をより高くした方が容易に深く拡散できるので望ま
しい。そこで、この島領域６の上に形成するゲート電極
ｌｌの導電型をＮ型にすれば、Ｐ型にするよりも仕事関
数に１．２（Ｖ）の余裕ができるので、その分濃度が高
い不純物をドライブインすれば良いので、容易に不純物
を深く拡散することができ、延いてはしきい値電圧Ｖ、
が調整し易くなり、設計上有利になる。又、同様に、Ｐ
型導電型の第１単結晶シリコン基板ｌを用いる場合にお
いても、Ｐ型導電型のゲート電極にすること番トより、
設計上有利になる。
さらに、本実施例によると、ＣＭＯ３Ｉ−ランジスタの
Ｎ型チャネルトランジスタおよびＰ型チャネルトランジ
スタの基板電位をとるために、両トランジスタの基板電
位を共通とし、酸化膜２．５を介してＰ壁領域４により
容量結合を行うことにより該基板電位を固定しているの
で、集積化が可能となる。ここで、このようにトランジ
スタの基板電位を容量結合を行うことにより固定する構
造の場合、「キンク現象」が起こる場合がある。
Ｎ型チャネルトランジスタおよびＰ型チャネルトランジ
スタの基板電位をとるために、両トランジスタの基板電
位を共通とし、酸化膜２．５を介してＰ壁領域４により
容量結合を行うことにより該基板電位を固定しているの
で、集積化が可能となる。ここで、このようにトランジ
スタの基板電位を容量結合を行うことにより固定する構
造の場合、「キンク現象」が起こる場合がある。
「キンク現象」が回路上、障害となる場合には、第５図
の断面図に示すような構成、即ち島領域６゜７の基板電
位をそれぞれコンタクト２１，２２を介して別々に固定
する構成とすれば良い。尚、Ｐ壁領域４の電位は通常は
接地（ＧＮＤ）電位に固定される。又、第２単結晶シリ
コン基板３内にＤＭＯＳのような基板の他主面を電極と
して使用し基板の厚さ方向に電流経路を有する素子を形
成する場合には、その素子の電位変化の影響を受けない
ようにするために、Ｐ壁領域４の導電型は第２単結晶シ
リコン基板３の導電型と反対の導電型にするのが望まし
い。
の断面図に示すような構成、即ち島領域６゜７の基板電
位をそれぞれコンタクト２１，２２を介して別々に固定
する構成とすれば良い。尚、Ｐ壁領域４の電位は通常は
接地（ＧＮＤ）電位に固定される。又、第２単結晶シリ
コン基板３内にＤＭＯＳのような基板の他主面を電極と
して使用し基板の厚さ方向に電流経路を有する素子を形
成する場合には、その素子の電位変化の影響を受けない
ようにするために、Ｐ壁領域４の導電型は第２単結晶シ
リコン基板３の導電型と反対の導電型にするのが望まし
い。
又、上記実施例では、Ｐ壁領域４を形成するのにあたり
、第１図（ａ）を用いて説明したように、第２単結晶シ
リコン基板３の主表面の全面に形成しているが、これは
仮にこのＰ壁領域４をＣＭＯＳトランジスタの下のみに
選択的に形成したとすると、位置合せのためのアライメ
ントキーの凹凸が問題になるからである。
、第１図（ａ）を用いて説明したように、第２単結晶シ
リコン基板３の主表面の全面に形成しているが、これは
仮にこのＰ壁領域４をＣＭＯＳトランジスタの下のみに
選択的に形成したとすると、位置合せのためのアライメ
ントキーの凹凸が問題になるからである。
次に、本発明の他の実施例を第７図（ａ）〜（ｇ）を参
照して説明する。
照して説明する。
はじめに、第７図（ａ）の如く、少なくとも一方の面を
鏡面研磨し、５ＸＩＯ”ｃｉａの不純物濃度を有するＮ
−型の第１半導体基板３０１の鏡面３０１ａの一部を化
学エツチングあるいは反応性イオンエツチング（ＲＩＥ
）により、選択 的にエッチソゲし、深さ０．２〜２μ
ｍの凹部３０２を形成する。
鏡面研磨し、５ＸＩＯ”ｃｉａの不純物濃度を有するＮ
−型の第１半導体基板３０１の鏡面３０１ａの一部を化
学エツチングあるいは反応性イオンエツチング（ＲＩＥ
）により、選択 的にエッチソゲし、深さ０．２〜２μ
ｍの凹部３０２を形成する。
次に、第７図（ロ）の如く凹部３０２の境界部３０２ａ
に沿って基板端部に開口する幅２μｍ以上で、深さ１０
μｍ以上の溝３０３をダイシングあるいは化学エツチン
グあるいはＲＩＨによって形成する。この第１半導体基
板３０１と、少なくとも一方の面を鏡面研磨したＮ°型
の第２半導体基Ｆｉ、３０５とを、例えばトリクレン煮
沸、アセトン超音波洗浄、ＮＨ３：Ｈ，Ｏ，：Ｈ，Ｏ＝
１ ： １ ：４の混合液による有機物の除去、ＨＣｌ
： Ｈ，Ｏ。
に沿って基板端部に開口する幅２μｍ以上で、深さ１０
μｍ以上の溝３０３をダイシングあるいは化学エツチン
グあるいはＲＩＨによって形成する。この第１半導体基
板３０１と、少なくとも一方の面を鏡面研磨したＮ°型
の第２半導体基Ｆｉ、３０５とを、例えばトリクレン煮
沸、アセトン超音波洗浄、ＮＨ３：Ｈ，Ｏ，：Ｈ，Ｏ＝
１ ： １ ：４の混合液による有機物の除去、ＨＣｌ
： Ｈ，Ｏ。
：ＨｘＯ＝１：１：４の混合液による金属汚染の除去お
よび純水洗浄を順次施すことにより、充分洗浄する。そ
の後、Ｉ−ＩＦ：Ｈ，Ｏ＝１ ：５０の混合液により、
自然酸化膜を除去した後、例えばＨ！Ｓｏｗ ： Ｈ
！ ０２＝３ ： １の混合液により、ウェハ表面に１
５Å以下の酸化膜を形成し、親水性を持たせ、純水にて
洗浄する。次に、乾燥窒素等による乾燥を行い、基板表
面に吸着する水分量を制御した後、第７図（Ｃ）の如く
２枚の基＋、！１３０１，３０５の鏡面３０１ａ、３０
５ａ同士を密着させる。
よび純水洗浄を順次施すことにより、充分洗浄する。そ
の後、Ｉ−ＩＦ：Ｈ，Ｏ＝１ ：５０の混合液により、
自然酸化膜を除去した後、例えばＨ！Ｓｏｗ ： Ｈ
！ ０２＝３ ： １の混合液により、ウェハ表面に１
５Å以下の酸化膜を形成し、親水性を持たせ、純水にて
洗浄する。次に、乾燥窒素等による乾燥を行い、基板表
面に吸着する水分量を制御した後、第７図（Ｃ）の如く
２枚の基＋、！１３０１，３０５の鏡面３０１ａ、３０
５ａ同士を密着させる。
これにより、２枚の３０１，３０５は表面に形成された
シラノール基および表面に吸着した水分子の水素結合に
より接着される。さらに、この接着した基板３０１およ
び３０５を１０Ｔｏｒｒ以下の真空中にて乾燥させる。
シラノール基および表面に吸着した水分子の水素結合に
より接着される。さらに、この接着した基板３０１およ
び３０５を１０Ｔｏｒｒ以下の真空中にて乾燥させる。
このとき、基板３０１および３０５の反りを補償するた
め、３０ｇ重／ｃｄ以上の荷重を印加してもよい。この
後、基板３０１および３０５を例えば窒素、アルゴン等
の不活性ガス雰囲気中で１１００″Ｃ以上、１時間以上
の熱処理を施すことにより、接着面において脱水縮合反
応が起きてシリコン（Ｓｉ）と酸素（Ｏ）の結合（Ｓｔ
−０−３ｉ）ができ、さらに０が基板に拡散してＳｔ原
子同士の結合（Ｓｔ−３ｉ）ができ、２枚の基板３０１
および３０５が直接結合され、接合基板３１０が形成さ
れる。ただし、このとき凹部２は接合しておらず、空洞
となっている。
め、３０ｇ重／ｃｄ以上の荷重を印加してもよい。この
後、基板３０１および３０５を例えば窒素、アルゴン等
の不活性ガス雰囲気中で１１００″Ｃ以上、１時間以上
の熱処理を施すことにより、接着面において脱水縮合反
応が起きてシリコン（Ｓｉ）と酸素（Ｏ）の結合（Ｓｔ
−０−３ｉ）ができ、さらに０が基板に拡散してＳｔ原
子同士の結合（Ｓｔ−３ｉ）ができ、２枚の基板３０１
および３０５が直接結合され、接合基板３１０が形成さ
れる。ただし、このとき凹部２は接合しておらず、空洞
となっている。
次に、第７図（ｄ）の如く、この一体化した基板３１０
を例えばドライ０２、ウェット０．、Ｈ，。
を例えばドライ０２、ウェット０．、Ｈ，。
０２混合燃焼気体中等の酸化性雰囲気で９００″Ｃ以上
、１時間以上の熱処理を施し、満３０３を通して基板３
１０の内部の空洞部表面を酸化し、酸化膜３１１を形成
する。ただし、この酸化は凹部２は接合しておらず、空
洞となっている。
、１時間以上の熱処理を施し、満３０３を通して基板３
１０の内部の空洞部表面を酸化し、酸化膜３１１を形成
する。ただし、この酸化は凹部２は接合しておらず、空
洞となっている。
次に、第７図（ｄ）の如く、この一体化した基板３１０
を例えばドライ０２％ ウェットＯＲｒ Ｈ２＋Ｏｔ
混合燃焼気体中等の酸化性雰囲気で９００°Ｃ以上、１
時間以上の熱処理を施し、溝３０３を通して基板３１０
の内部の空洞部表面を酸化し、酸化膜３１１を形成する
。ただし、この酸化は凹部３０２の表面と基板３０５の
空洞部表面の酸化膜３１１が成長して、この空洞部を酸
化膜によって埋設し、ＳｉとＯの結合ができて、完全に
接合されるまでは最低行う。なお、凹部３０２の部分の
酸化速度を上げるため、四部３０２には接着前、つまり
第７図（ａ）または（ｂ）の工程において、酸化促進の
ため酸素をイオン注入しておいてもよい。
を例えばドライ０２％ ウェットＯＲｒ Ｈ２＋Ｏｔ
混合燃焼気体中等の酸化性雰囲気で９００°Ｃ以上、１
時間以上の熱処理を施し、溝３０３を通して基板３１０
の内部の空洞部表面を酸化し、酸化膜３１１を形成する
。ただし、この酸化は凹部３０２の表面と基板３０５の
空洞部表面の酸化膜３１１が成長して、この空洞部を酸
化膜によって埋設し、ＳｉとＯの結合ができて、完全に
接合されるまでは最低行う。なお、凹部３０２の部分の
酸化速度を上げるため、四部３０２には接着前、つまり
第７図（ａ）または（ｂ）の工程において、酸化促進の
ため酸素をイオン注入しておいてもよい。
この後、第７図（ｅ）の如く、基板３０１側表面３０１
ｂに溝３０３が開口するまで研磨またはエツチングする
。尚、この時、基板３０１の厚さは５μｍ程度になって
いる。
ｂに溝３０３が開口するまで研磨またはエツチングする
。尚、この時、基板３０１の厚さは５μｍ程度になって
いる。
そして、さらに第７図（ｆ）の如く、例えばＣＶＤ法に
より多結晶シリコン３１５を堆積させ、溝３０３を埋め
る。
より多結晶シリコン３１５を堆積させ、溝３０３を埋め
る。
ここで、この溝の充填１！ｌ質である多結晶シリコン３
１５は、酸化物や窒化物等の絶縁物でもよく、充填方法
もスパッタ、蒸着、ＳＯＧ等でもよい。
１５は、酸化物や窒化物等の絶縁物でもよく、充填方法
もスパッタ、蒸着、ＳＯＧ等でもよい。
また、満３０３は、表面の開孔部が閉じ７られれば、必
ずしも完全に充填物３１５で埋められてなく、空洞部が
残ってもよい。
ずしも完全に充填物３１５で埋められてなく、空洞部が
残ってもよい。
そして、例えばラップポリッシュあるいはエッチバック
等により、表面の堆積物を除去し、平坦化することによ
り、充填物３１５と酸化膜３１１で他の領域と電気的に
完全に分離された領域を持つ半導体基板３１０を得る。
等により、表面の堆積物を除去し、平坦化することによ
り、充填物３１５と酸化膜３１１で他の領域と電気的に
完全に分離された領域を持つ半導体基板３１０を得る。
次に、第７図（Ｏに示す如く縦型パワートランジスタ３
３０とこのトランジスタ３３０を制御する論理回路部３
３５が、Ｉチップの半導体基板３１０に搭載されている
。
３０とこのトランジスタ３３０を制御する論理回路部３
３５が、Ｉチップの半導体基板３１０に搭載されている
。
尚、この縦型パワートランジスタ３３０は、公知の工程
により基板３０１の端面にソース電極３３１、ゲート電
極３３２が形成され、また基板３０５の端面にはドレイ
ン電極３３３が形成される。
により基板３０１の端面にソース電極３３１、ゲート電
極３３２が形成され、また基板３０５の端面にはドレイ
ン電極３３３が形成される。
また、論理回路３５には、基板３０１の端面の領域３２
０内にＮ型不純物、Ｐ型不純物をそれぞれイオン注入し
、その後、１１７０＠ １０時間の条件でドライブイ
ンを行うことにより、それぞれ２ Ｘ １０ ”ｃｍ−
”、 ７ Ｘ １０ ”ｃｍ−’の濃度の不純物を有
するＮ型ウェル領域３３６．Ｐ型ウェル領域３３７を形
成する。この際、各領域３３６，３３７は不純物が領域
３２０の表面から底面に達すると共に、その表面から底
面にいくにつれて不純物濃度が低くなる濃度勾配を有し
ている。又、その表面の不純物濃度に対する底面の不純
物濃度の比が０，８以下になるように調整されている。
０内にＮ型不純物、Ｐ型不純物をそれぞれイオン注入し
、その後、１１７０＠ １０時間の条件でドライブイ
ンを行うことにより、それぞれ２ Ｘ １０ ”ｃｍ−
”、 ７ Ｘ １０ ”ｃｍ−’の濃度の不純物を有
するＮ型ウェル領域３３６．Ｐ型ウェル領域３３７を形
成する。この際、各領域３３６，３３７は不純物が領域
３２０の表面から底面に達すると共に、その表面から底
面にいくにつれて不純物濃度が低くなる濃度勾配を有し
ている。又、その表面の不純物濃度に対する底面の不純
物濃度の比が０，８以下になるように調整されている。
そして、各領域３３６，３３７内にそれぞれＰ゛領域Ｎ
″領域形成することによりソース、ドレイン領域を形成
し、その後、絶縁膜を介してゲート電極を形成し、ＣＭ
ＯＳトランジスタを有する論理回路を形ｙ戊する。
″領域形成することによりソース、ドレイン領域を形成
し、その後、絶縁膜を介してゲート電極を形成し、ＣＭ
ＯＳトランジスタを有する論理回路を形ｙ戊する。
そこで、本実施例においても、５μｍ程度にまで薄くさ
れた基板３０１内にＣＭＯ３）ランジス。
れた基板３０１内にＣＭＯ３）ランジス。
夕を形成するようにしているので、そのＣＭＯＳトラン
ジスタと縦型パワートランジスタ３３０とを電気的に分
離するために形成される溝３０３の深さは比較的浅くな
るので、その分その工程に要する時間を短くすることが
でき、生産効率を向上することができる。又、Ｎ型ウェ
ル領域３３６、Ｐ型ウェル領域３３７の不純物は領域３
２０の底面にまで達しているので、寄生トランジスタが
形成されることがない。又、その不純物は、表面の不純
物濃度に対する底面の不純物濃度の比が０．８以下であ
るのでしきい値電圧のばらつきを制御することができる
。
ジスタと縦型パワートランジスタ３３０とを電気的に分
離するために形成される溝３０３の深さは比較的浅くな
るので、その分その工程に要する時間を短くすることが
でき、生産効率を向上することができる。又、Ｎ型ウェ
ル領域３３６、Ｐ型ウェル領域３３７の不純物は領域３
２０の底面にまで達しているので、寄生トランジスタが
形成されることがない。又、その不純物は、表面の不純
物濃度に対する底面の不純物濃度の比が０．８以下であ
るのでしきい値電圧のばらつきを制御することができる
。
以上、本発明を上記実施例を用いて説明したが、本発明
はそれらに限定されることなくその主旨を逸脱しない限
り、例えば以下に示す如く種々変形可能である。
はそれらに限定されることなくその主旨を逸脱しない限
り、例えば以下に示す如く種々変形可能である。
■絶縁股上に形成される島Ｎ域に対して形成される素子
としては、ＭＯ３Ｉ−ランジスタ以外のものでも良く、
その素子構造によってはリーク電流が発生ずる他の絶縁
ゲート型電界効果トランジスタでも良く、又、抵抗、ダ
イオード等の受動素子を併せて形成しても良い。
としては、ＭＯ３Ｉ−ランジスタ以外のものでも良く、
その素子構造によってはリーク電流が発生ずる他の絶縁
ゲート型電界効果トランジスタでも良く、又、抵抗、ダ
イオード等の受動素子を併せて形成しても良い。
■第１単結晶半導体基板と第２単結晶半導体基板との間
に介在することになる絶縁膜は、予め両基板の主表面に
形成しておく必要はなく、少なくとも一方の基板の主表
面に形成しておけば良い。
に介在することになる絶縁膜は、予め両基板の主表面に
形成しておく必要はなく、少なくとも一方の基板の主表
面に形成しておけば良い。
■第１図に示した上記実施例においては、Ｎ型チャネル
トランジスタとＰ型チャネルトランジスタとの間の電気
的絶縁を第１単結晶シリコン基板１を選択的に食刻する
ことにより行っているが、溝掘り技術により行っても良
く、又、島領域の膜厚が十分に薄い場合には選択酸化技
術により行っても良い。
トランジスタとＰ型チャネルトランジスタとの間の電気
的絶縁を第１単結晶シリコン基板１を選択的に食刻する
ことにより行っているが、溝掘り技術により行っても良
く、又、島領域の膜厚が十分に薄い場合には選択酸化技
術により行っても良い。
以上述べたように本発明によると、製造工程を簡単化す
ることができる、あるいは生産効率を向上することがで
きるという効果を気体でき、さらにリーク電流の発生を
防止できる。
ることができる、あるいは生産効率を向上することがで
きるという効果を気体でき、さらにリーク電流の発生を
防止できる。
又、不純物濃度の比を０．８以下にする場合には、絶縁
ゲート型電界効果！・ランジスタのしきい値電圧のばら
つきを抑制できる。
ゲート型電界効果！・ランジスタのしきい値電圧のばら
つきを抑制できる。
又、単結晶半導体基板内に半導体素子を形成し、さらに
、半導体領域下の基板の主表面の導電型を基板の導電型
と反対導電型にすることにより、半導体領域の電位がそ
の半導体素子の電位変化の影響を受けないようになり、
半導体領域に形成される絶縁ゲート型電界効果トランジ
スタの特性が安定化する。
、半導体領域下の基板の主表面の導電型を基板の導電型
と反対導電型にすることにより、半導体領域の電位がそ
の半導体素子の電位変化の影響を受けないようになり、
半導体領域に形成される絶縁ゲート型電界効果トランジ
スタの特性が安定化する。
又、ゲート電極の導電型を第１単結晶半導体基板と同じ
導電型にする場合には、設計上有利になるという効果が
ある。
導電型にする場合には、設計上有利になるという効果が
ある。
第１図（ａ）〜（ｉ）は本発明の一実施例を製造工程順
に説明するための断面図で、そのうち第１図（ロ）及び
（ｉ）はその拡大断面図、第２図は従来技術を説明する
ための断面図、第３図（ａ）はリーク電流が発生する様
子を説明するための断面図、第３図（ｂ）は第３図（ａ
Ｊ中のＡ−Ａ線断面の不純物プロファイル、第４図（ａ
）、 （ｂ）はｓｏｉ膜厚としきい値電圧ｖ７との関係
を表す図、第５図は本発明の他の実施例を説明するため
の断面図、第６図は不純物濃度の比としきい値電圧■、
との関係を表す図、第７図（ａ）〜（ｇ）は本発明のさ
らに他の実施例を製造工程順に説明するための断面図で
ある。 ｌ・・・第１単結晶シリコン基板、２，５・・・酸化膜
。 ３・・・第２単結晶シリコン基板、６．７・・・島領域
９・・・Ｐ−型領域、１１・・・多結晶シリコン膜。
に説明するための断面図で、そのうち第１図（ロ）及び
（ｉ）はその拡大断面図、第２図は従来技術を説明する
ための断面図、第３図（ａ）はリーク電流が発生する様
子を説明するための断面図、第３図（ｂ）は第３図（ａ
Ｊ中のＡ−Ａ線断面の不純物プロファイル、第４図（ａ
）、 （ｂ）はｓｏｉ膜厚としきい値電圧ｖ７との関係
を表す図、第５図は本発明の他の実施例を説明するため
の断面図、第６図は不純物濃度の比としきい値電圧■、
との関係を表す図、第７図（ａ）〜（ｇ）は本発明のさ
らに他の実施例を製造工程順に説明するための断面図で
ある。 ｌ・・・第１単結晶シリコン基板、２，５・・・酸化膜
。 ３・・・第２単結晶シリコン基板、６．７・・・島領域
９・・・Ｐ−型領域、１１・・・多結晶シリコン膜。
Claims (6)
- （１）単結晶半導体基板と、 前記単結晶半導体基板の主表面上に形成された絶縁膜と
、 前記絶縁膜上に形成され、単結晶半導体から成る半導体
領域と を有する半導体装置であって、 前記半導体領域は、厚さが６μｍ以下で、その表面から
底面までに達する不純物を有し、且つその表面から底面
にいくにつれて不純物濃度が低くなるような濃度勾配を
有する所定の導電型の領域を有するものであり、 前記半導体領域の前記所定の導電型領域内に該導電型と
は逆の導電型のソース・ドレイン領域を形成した絶縁ゲ
ート型電界効果トランジスタを有することを特徴とする
半導体装置。 - （２）前記半導体領域の表面の不純物濃度に対する前記
底面の不純物濃度の比が０．８以下である請求項（１）
記載の半導体装置。 - （３）前記単結晶半導体基板内に、該基板の他主面を電
極として使用し、該基板の厚さ方向に電流経路を有する
半導体素子を形成し、さらに、該基板を所定の導電型に
て形成し、前記半導体領域下の該基板の主表面の導電型
を該基板の導電型とは逆の導電型とする請求項（１）又
は（２）記載の半導体装置。 - （４）第１導電型の第１単結晶半導体基板の主表面と、
第２単結晶半導体基板の主表面とを絶縁膜を介して接合
する工程と、 前記第１単結晶半導体基板の厚さを６μｍ以下にして半
導体領域を形成する工程と、 前記半導体領域に対して第２導電型の不純物を該半導体
領域の表面から前記絶縁膜に接する底面まで導入し、そ
の表面から底面にいくにつれて不純物濃度が低くなる濃
度勾配を有する領域を形成する工程と、 前記第２導電型の不純物を導入した半導体領域に対して
、半導体領域内に第１導電型のソース・ドレイン領域を
形成し絶縁ゲート型電界効果トランジスタを形成する工
程と を備えることを特徴とする半導体装置の製造方法。 - （５）前記半導体領域の前記表面の不純物濃度に対する
前記底面の不純物濃度の比が０．８以下である請求項（
４）記載の半導体装置の製造方法。 - （６）前記半導体領域を形成する工程は、複数の半導体
領域を形成する工程であり、前記絶縁ゲート型電界効果
トランジスタを形成する工程は、前記第２導電型の不純
物を導入した半導体領域に対しては、第１導電型チャネ
ルの絶縁ゲート型電界効果トランジスタを形成し、前記
第２導電型の不純物を導入しない半導体領域に対しては
、第２導電型チャネルの絶縁ゲート型電界効果トランジ
スタを形成し、しかもそれらの半導体領域のゲート電極
の導電型を第１導電型とする工程である請求項（４）又
は（５）記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122199A JPH0824162B2 (ja) | 1989-07-10 | 1990-05-11 | 半導体装置およびその製造方法 |
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