JPH05175354A - 半導体素子構造 - Google Patents
半導体素子構造Info
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- JPH05175354A JPH05175354A JP3355758A JP35575891A JPH05175354A JP H05175354 A JPH05175354 A JP H05175354A JP 3355758 A JP3355758 A JP 3355758A JP 35575891 A JP35575891 A JP 35575891A JP H05175354 A JPH05175354 A JP H05175354A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体素子の実装面積を最小限とし、実装工
程を簡単にする。 【構成】 半導体素子１１の側面にテーパ面１２を形成
し、テーパ面１２に半田付け可能な表面処理が施された
外部接続用電極１３を設けて、テーパ面１２内で電極１
３と基板３１のランド３２とを半田付けする。
程を簡単にする。 【構成】 半導体素子１１の側面にテーパ面１２を形成
し、テーパ面１２に半田付け可能な表面処理が施された
外部接続用電極１３を設けて、テーパ面１２内で電極１
３と基板３１のランド３２とを半田付けする。
Description
【０００１】
【産業上の利用分野】本発明はＩＣチップなどの半導体
素子構造に関する。
素子構造に関する。
【０００２】
【従来の技術】図６乃至図９に従来の半導体素子の一例
の構造を示す。図において、四角柱状に形成された半導
体素子１の上面には４個の外部接続用端子２が設けられ
ており、端子２には金ワイヤ３の一端が接続されてい
る。また金ワイヤ３の他端にはそれぞれリードフレーム
４の一端が接続されており、半導体素子１、金ワイヤ３
及びリードフレーム４の一部は、樹脂５により一体にモ
ールドされている。そして４本のリードフレーム４の他
端は樹脂５の外側に突出しており、リードフレーム４の
突出端が基板６に形成されたランド７上に半田８により
接続固定される。
の構造を示す。図において、四角柱状に形成された半導
体素子１の上面には４個の外部接続用端子２が設けられ
ており、端子２には金ワイヤ３の一端が接続されてい
る。また金ワイヤ３の他端にはそれぞれリードフレーム
４の一端が接続されており、半導体素子１、金ワイヤ３
及びリードフレーム４の一部は、樹脂５により一体にモ
ールドされている。そして４本のリードフレーム４の他
端は樹脂５の外側に突出しており、リードフレーム４の
突出端が基板６に形成されたランド７上に半田８により
接続固定される。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うに構成された従来の半導体素子１によると、端子２と
リードフレーム４とを金ワイヤ３で接続するために、リ
ードフレーム４の金ワイヤ３との接続部に銀メッキ９を
施さなければならない。またモールド成形後リードフレ
ーム４の突出端に半田メッキ１０を施し、曲げ及び切断
加工して基板６に実装しなければならず、多くの工程が
必要となるという問題があった。
うに構成された従来の半導体素子１によると、端子２と
リードフレーム４とを金ワイヤ３で接続するために、リ
ードフレーム４の金ワイヤ３との接続部に銀メッキ９を
施さなければならない。またモールド成形後リードフレ
ーム４の突出端に半田メッキ１０を施し、曲げ及び切断
加工して基板６に実装しなければならず、多くの工程が
必要となるという問題があった。
【０００４】また半導体素子１は樹脂５でモールドされ
るため、ベアチップに比べて非常に大きくなり、大きい
実装面積が必要になるという問題もあった。
るため、ベアチップに比べて非常に大きくなり、大きい
実装面積が必要になるという問題もあった。
【０００５】本発明はこのような状況に鑑みてなされた
もので、実装面積を小さくすることができ、しかも外部
との接続を容易に行なうことのできる安価な半導体素子
構造を提供することを目的とする。
もので、実装面積を小さくすることができ、しかも外部
との接続を容易に行なうことのできる安価な半導体素子
構造を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体素子構造
は、複数個の外部接続用電極１３が設けられた多角柱状
の半導体素子構造において、半導体素子１１の側面にテ
ーパ面１２を形成し、テーパ面１２に半田付け可能な表
面処理が施された外部接続用電極１３を設けたことを特
徴とする。
は、複数個の外部接続用電極１３が設けられた多角柱状
の半導体素子構造において、半導体素子１１の側面にテ
ーパ面１２を形成し、テーパ面１２に半田付け可能な表
面処理が施された外部接続用電極１３を設けたことを特
徴とする。
【０００７】
【作用】本発明の半導体素子構造によれば、側面に形成
されたテーパ面１２に半田付け可能な表面処理が施され
た外部接続用電極１３が設けられているので、電極１３
を基板３１に対向させて電極１３と基板３１上のランド
３２とを半田付けすることにより、実装面積を極小にす
ることができる。また半導体素子１１をベアチップで実
装できるので、樹脂モールドなどの工程が必要なく、安
価な構成とすることができる。
されたテーパ面１２に半田付け可能な表面処理が施され
た外部接続用電極１３が設けられているので、電極１３
を基板３１に対向させて電極１３と基板３１上のランド
３２とを半田付けすることにより、実装面積を極小にす
ることができる。また半導体素子１１をベアチップで実
装できるので、樹脂モールドなどの工程が必要なく、安
価な構成とすることができる。
【０００８】
【実施例】以下、本発明の半導体素子の一実施例を図面
を参照して説明する。
を参照して説明する。
【０００９】図１の本発明の一実施例の構成を示す。図
１において、直方体状の半導体素子１１の四周の側面の
端部には、それぞれテーパ面１２が形成されており、テ
ーパ面１２にはそれぞれ外部接続用電極１３が設けられ
ている。また電極１３にはそれぞれ半田付け可能な表面
処理が施されている。
１において、直方体状の半導体素子１１の四周の側面の
端部には、それぞれテーパ面１２が形成されており、テ
ーパ面１２にはそれぞれ外部接続用電極１３が設けられ
ている。また電極１３にはそれぞれ半田付け可能な表面
処理が施されている。
【００１０】次に本実施例による半導体素子１１の製造
方法を図２を参照して説明する。工程１０１において、
板状の半導体ウエハ２１を作成する。次に工程１０２に
おいて、半導体ウエハ２１の一方の面の所定の間隔で断
面がＶ字状の溝部２２を形成する。溝部２２はダイサで
テーパ状に切削するか、または苛性カリなどでエッチン
グするかして形成する。次に第３の工程１０３におい
て、不純物などの絶縁物を半導体ウエハ２１の溝部２２
が形成された面に拡散させ、絶縁層２３を形成する。
方法を図２を参照して説明する。工程１０１において、
板状の半導体ウエハ２１を作成する。次に工程１０２に
おいて、半導体ウエハ２１の一方の面の所定の間隔で断
面がＶ字状の溝部２２を形成する。溝部２２はダイサで
テーパ状に切削するか、または苛性カリなどでエッチン
グするかして形成する。次に第３の工程１０３におい
て、不純物などの絶縁物を半導体ウエハ２１の溝部２２
が形成された面に拡散させ、絶縁層２３を形成する。
【００１１】次に第４の工程１０４において、絶縁層２
３上の溝部２２の位置にアルミニウムなどの金属で配線
２４を設け、下地電極を形成する。次に第５の工程１０
５において、感光性レジスト２５を塗布し、第６の工程
１０６においてパターニングを行なう。すなわち、溝部
２２に対向する位置に遮光部が設けられた図示しないマ
スクでレジスト２５を被覆し、溝部２２の上部以外の部
分のレジスト２５のみを露光硬化し、現像液で硬化され
ていない部分のレジスト２５を除去する。
３上の溝部２２の位置にアルミニウムなどの金属で配線
２４を設け、下地電極を形成する。次に第５の工程１０
５において、感光性レジスト２５を塗布し、第６の工程
１０６においてパターニングを行なう。すなわち、溝部
２２に対向する位置に遮光部が設けられた図示しないマ
スクでレジスト２５を被覆し、溝部２２の上部以外の部
分のレジスト２５のみを露光硬化し、現像液で硬化され
ていない部分のレジスト２５を除去する。
【００１２】次に第７の工程１０７において、レジスト
２５が塗布されている側の面にスパッタなどにより金属
膜２６を形成する。次に第８の工程１０８において、剥
膜液によりレジスト２５を剥離してリフトオフを行な
う。このとき金属配線２４上に直接形成された金属膜２
６は残るが、レジスト２５上に形成された金属膜２６は
剥離される。次に第９の工程１０９において、溝部２２
上以外表面に保護膜２７を形成し、最後に第１０の工程
１１０において、ウエハ２１を溝部２２に沿ってダイシ
ングして、半導体素子１１を得る。
２５が塗布されている側の面にスパッタなどにより金属
膜２６を形成する。次に第８の工程１０８において、剥
膜液によりレジスト２５を剥離してリフトオフを行な
う。このとき金属配線２４上に直接形成された金属膜２
６は残るが、レジスト２５上に形成された金属膜２６は
剥離される。次に第９の工程１０９において、溝部２２
上以外表面に保護膜２７を形成し、最後に第１０の工程
１１０において、ウエハ２１を溝部２２に沿ってダイシ
ングして、半導体素子１１を得る。
【００１３】図３に上記のようにして製造された半導体
素子１１の要部の断面を示す。図３に示すように半導体
ウエハ２１の側面にはテーパ面１２が形成されており、
テーパ面１２上には絶縁層２３、金属配線２４及び金属
膜２６が順次移層されている。
素子１１の要部の断面を示す。図３に示すように半導体
ウエハ２１の側面にはテーパ面１２が形成されており、
テーパ面１２上には絶縁層２３、金属配線２４及び金属
膜２６が順次移層されている。
【００１４】上記のように構成された本実施例による半
導体素子１１にあっては、テーパ面１２に設けられた下
地電極となる金属配線２４の表面に金属膜２６が形成さ
れており、半田付け可能な電極１３となっている。従っ
て図４及び図５に示すようにテーパ面１２を基板３１上
のランド３２に対向させて載置し、金属膜２６とランド
３２をクリーム半田３３で接着固定して実装することが
できる。
導体素子１１にあっては、テーパ面１２に設けられた下
地電極となる金属配線２４の表面に金属膜２６が形成さ
れており、半田付け可能な電極１３となっている。従っ
て図４及び図５に示すようにテーパ面１２を基板３１上
のランド３２に対向させて載置し、金属膜２６とランド
３２をクリーム半田３３で接着固定して実装することが
できる。
【００１５】本実施例によれば、半田３３が半導体素子
１１のテーパ面１２内に入り込むので、実装面積を最小
限にすることができる。また半導体素子１１をベアチッ
プの状態で実装できるので、素子１１を小型化できると
ともに、実装の工程が簡単となり、コストも低減され
る。
１１のテーパ面１２内に入り込むので、実装面積を最小
限にすることができる。また半導体素子１１をベアチッ
プの状態で実装できるので、素子１１を小型化できると
ともに、実装の工程が簡単となり、コストも低減され
る。
【００１６】上記実施例では半導体素子１１が四角柱状
の直方体である場合について説明したが、外形形状はこ
れに限定されない。
の直方体である場合について説明したが、外形形状はこ
れに限定されない。
【００１７】
【発明の効果】以上説明したように、本発明の半導体素
子構造によれば、素子の側面にテーパ面を形成し、テー
パ面に半田付け可能な表面処理が施された外部接続用電
極を設けたので、実装面積を最小限とすることができ、
ベアチップ実装が可能となって低コストの実装を行なう
ことができる。
子構造によれば、素子の側面にテーパ面を形成し、テー
パ面に半田付け可能な表面処理が施された外部接続用電
極を設けたので、実装面積を最小限とすることができ、
ベアチップ実装が可能となって低コストの実装を行なう
ことができる。
【図１】本発明の半導体素子構造の一実施例の構成を示
す外観斜視図である。
す外観斜視図である。
【図２】本発明の半導体素子の製造工程の一例を示す説
明図である。
明図である。
【図３】図１の要部縦断面図である。
【図４】図１に示す半導体素子の実装構造の一例を示す
縦断面図である。
縦断面図である。
【図５】図４の平面図である。
【図６】従来の半導体素子の構成の一例を示す外観斜視
図である。
図である。
【図７】図６の縦断面図である。
【図８】図６に示す半導体素子の実装構造の一例を示す
正面図である。
正面図である。
【図９】図８の平面説明図である。
１１ 半導体素子 １２ テーパ面 １３ 外部接続用電極
Claims (1)
- 【請求項１】 複数個の外部接続用電極が設けられた多
角柱状の半導体素子構造において、 前記半導体素子の側面にテーパ面を形成し、前記テーパ
面に半田付け可能な表面処理が施された外部接続用電極
を設けたことを特徴とする半導体素子構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355758A JPH05175354A (ja) | 1991-12-20 | 1991-12-20 | 半導体素子構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355758A JPH05175354A (ja) | 1991-12-20 | 1991-12-20 | 半導体素子構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175354A true JPH05175354A (ja) | 1993-07-13 |
Family
ID=18445608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355758A Pending JPH05175354A (ja) | 1991-12-20 | 1991-12-20 | 半導体素子構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175354A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963433A (en) * | 1996-12-28 | 1999-10-05 | Lg Semicon Co., Ltd. | Bottom lead semiconductor package with recessed leads and fabrication method thereof |
| JP2006210815A (ja) * | 2005-01-31 | 2006-08-10 | Canon Inc | 半導体素子およびインクジェット記録ヘッド用基板とそれらの製造方法 |
| KR100708049B1 (ko) * | 2001-04-11 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
-
1991
- 1991-12-20 JP JP3355758A patent/JPH05175354A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963433A (en) * | 1996-12-28 | 1999-10-05 | Lg Semicon Co., Ltd. | Bottom lead semiconductor package with recessed leads and fabrication method thereof |
| KR100708049B1 (ko) * | 2001-04-11 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
| JP2006210815A (ja) * | 2005-01-31 | 2006-08-10 | Canon Inc | 半導体素子およびインクジェット記録ヘッド用基板とそれらの製造方法 |
| JP4630680B2 (ja) * | 2005-01-31 | 2011-02-09 | キヤノン株式会社 | 半導体素子の製造方法およびインクジェット記録ヘッドの製造方法 |
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