JPH05166946A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【構成】本発明はプラズマＣＶＤ法で層間絶縁膜を形成
する際に、ゲート電極やキャパシタ電極と基板を電気的
に接続しておき、層間絶縁膜形成後電気的接続を切る。 【効果】本発明によればゲート絶縁膜やキャパシタ誘電
膜に電位差が生じないので絶縁破壊を起こすことがな
い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置の製造方法
に関するもので、特にプラズマＣＶＤを用いた金属配線
層間の絶縁膜の形成におけるチャージアップ防止に関す
る。

【０００２】

【従来の技術】半導体装置、特にＭＯＳトランジスタを
集積した半導体集積回路において、二層以上の金属配線
が用いられることがある。二層以上の金属配線間の層間
絶縁膜形成においてはプラズマＣＶＤが用いられてい
る。配線に用いられる金属が主に低融点のアルミニウム
であり、プラズマＣＶＤではその上の絶縁膜の形成温度
を低くすることができるので配線にダメージを与えずに
すむからである。

【０００３】しかしながら、このように金属配線形成後
の絶縁膜形成にプラズマＣＶＤを用いると、プラズマに
よる金属配線上の電荷の帯電（以下チャージアップとい
う）が起こる。このチャージアップが金属配線と接続し
ているＭＯＳトランジスタのゲート電極やキャパシタ電
極の電位を変化させ、ゲート酸化膜やキャパシタの誘電
膜にダメージをあたえたり、最悪の場合絶縁破壊を起こ
すことがある。これは半導体集積回路の製造において歩
留まり低下の一つの要因となっている。

【０００４】このような課題を解決するための手段とし
て、プラズマ源の周波数を上げる方法、プラズマのエネ
ルギーを最適化する方法、反応容器へのガス流量を調節
する方法等が挙げられている。しかし、形成された絶縁
膜の膜質等に問題があるため根本的な解決手段となって
いない。

【０００５】

【発明が解決しようとする課題】上記したように、従来
技術による金属配線形成後の絶縁膜形成には金属配線の
チャージアップによりゲート酸化膜やキャパシタの誘電
膜にダメージを与えたり、最悪の場合は絶縁破壊を起こ
すという欠点があった。

【０００６】そこで、この発明は、上記欠点を除去しゲ
ート酸化膜やキャパシタの誘電膜へダメージを与えない
信頼性の高い半導体装置の製造方法を提供することを目
的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては半導体基板の表面領域の一部に第
一の絶縁膜を形成する工程と、前記第一の絶縁膜上に第
一の配線層を形成する工程と、前記第一の配線層上と前
記半導体基板上とに第二の絶縁膜を堆積する工程と、前
記第二の絶縁膜を選択的に除去し前記第一の配線層に至
る第一のコンタクトホールと前記半導体基板に至る第二
のコンタクトホールを形成する工程と、前記第二の絶縁
膜上と前記第一のコンタクトホール内と前記第二のコン
タクトホール内とに第二の配線層を形成する工程と、前
記第二の配線層上と前記第二の絶縁膜上とにプラズマＣ
ＶＤ法により第三の絶縁膜を形成する工程と、前記第三
の絶縁膜を選択的に除去して前記第二の配線層のうち前
記第一の配線層と前記半導体基板を電気的に接続する領
域上に前記第二の配線層の配線幅より大きな開孔部を形
成する工程と、前記第二の配線層を前記開孔部を通して
自己整合的に除去する工程とを備えたことを特徴とする
半導体装置の製造方法を提供する。

【０００８】また、半導体基板の表面領域の一部に第一
の絶縁膜を形成する工程と、前記第一の絶縁膜上に第一
の配線層を形成する工程と、前記第一の配線層上と前記
半導体基板上とに第二の絶縁膜を堆積する工程と、前記
第二の絶縁膜を選択的に除去し前記第一の配線層に至る
第一のコンタクトホールと前記半導体基板に至る第二の
コンタクトホールを形成する工程と、前記第二の絶縁膜
上の一部に第三の絶縁膜を形成する工程と、前記第二の
絶縁膜上と前記第三の絶縁膜上と前記第一のコンタクト
ホール内と前記第二のコンタクトホール内とに第二の配
線層を形成する工程と、前記第二の配線層上と前記第二
の絶縁膜上と前記第三の絶縁膜上とにプラズマＣＶＤ法
により第四の絶縁膜を形成する工程と、前記第四の絶縁
膜を選択的に除去して前記第二の配線層のうち前記第一
の配線層と前記半導体基板を電気的に接続する領域であ
り前記第三の絶縁膜上に前記第二の配線層の配線幅より
大きな開孔部を形成する工程と、前記第二の配線層を前
記開孔部を通して自己整合的に除去する工程とを備え、
前記第四の絶縁膜のエッチング速度が前記第三の絶縁膜
より大きいことを特徴とする半導体装置の製造方法を提
供する。

【０００９】また、半導体基板の表面領域の一部に第一
の絶縁膜を形成する工程と、前記第一の絶縁膜上に第一
の配線層を形成する工程と、前記第一の配線層上と前記
半導体基板上とに第二の絶縁膜を堆積する工程と、前記
第二の絶縁膜を選択的に除去し前記第一の配線層に至る
第一のコンタクトホールと前記半導体基板に至る第二の
コンタクトホールを形成する工程と、前記第二の絶縁膜
上の一部に半導体膜を形成する工程と、前記半導体膜の
表面を酸化し第三の絶縁膜を形成する工程と、前記第二
の絶縁膜上と前記第三の絶縁膜上と前記第一のコンタク
トホール内と前記第二のコンタクトホール内とに第二の
配線層を形成する工程と、この第二の配線層上と前記第
二の絶縁膜上と前記第三の絶縁膜上とにプラズマＣＶＤ
法により第四の絶縁膜を形成する工程と、前記第四の絶
縁膜を選択的に除去して前記第二の配線層のうち前記第
一の配線層と前記半導体基板を電気的に接続する領域で
あり前記第三の絶縁膜上に前記第二の配線層の配線幅よ
り大きな開孔部を形成する工程と、前記第三の絶縁膜上
の前記第二の配線層を前記開孔部を通して自己整合的に
除去する工程とを備え、前記第四の絶縁膜のエッチング
速度が前記半導体膜より大きいことを特徴とする半導体
装置の製造方法を提供する。

【００１０】

【作用】このような方法によれば、金属配線形成後に、
低温プロセスであるプラズマＣＶＤを用いてもゲート酸
化膜やキャパシタの誘電膜にダメージを与えずに絶縁膜
を形成できる。これは、金属配線層が電気的に半導体基
板、ソース領域、ドレイン領域、ゲート電極、キャパシ
タ電極に接続されているためこれらが同電位になり、こ
れらに挟まれたゲート酸化膜やキャパシタの誘電膜に電
位差が生じないからである。したがって、ゲート酸化膜
やキャパシタの誘電膜にダメージを与えたり、絶縁破壊
を起こしたりすることがない。

【００１１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。［図１］〜［図３］は本発明の第一の実施
例に係る半導体装置の製造方法を工程順に示した断面図
である。

【００１２】まず、［図１］に示すように、Ｐ型シリコ
ン基板１０を選択酸化し素子分離領域１０−１に膜厚５
００ｎｍのシリコン酸化膜１１を形成する。続いて、Ｐ
型シリコン基板１０に膜厚２０ｎｍのゲート酸化膜１２
を、さらにＣＶＤ法により膜厚３００ｎｍのポリシリコ
ン層１３を形成する。フォトレジストでパターニングし
た後、このフォトレジストをマスクとしてリアクティブ
・イオン・エッチング法（以下ＲＩＥ法と略す）でポリ
シリコン層１３をエッチングし、ゲート電極１３−１と
必要な配線を形成する。イオン注入法により、基板１０
の素子領域１０−２にゲート電極１３−１等をマスクと
し、リン、ヒ素等のＮ型不純物を注入する。また、基板
１０の接地領域１０−３にボロン等のＰ型不純物を注入
する。続いて、熱処理によりソース１４−１、ドレイン
１４−２及び接地部１４−３を形成する。次に、基板１
０の全面にＣＶＤ法によりＢＰＳＧ膜１５を形成する。
フォトレジストでパターニングした後、このフォトレジ
ストをマスクとしてＲＩＥ法でボロン・フォスフォ・シ
リケート・ガラス（以下ＢＰＳＧと略す）膜１５にコン
タクトホール１６を形成する。従来法では、ゲート電極
１３に至るコンタクトホール１６−１とソース１４−１
またはドレイン１４−２に至るコンタクトホール１６−
２が形成されていたが、本実施例では接地部１４−３に
至るコンタクトホール１６−３も合わせて形成する。続
いてフォトレジストを除去する。

【００１３】次に，［図２］に示すように、ＢＰＳＧ膜
１５の全面にスパッタ法で膜厚８００ｎｍの金属配線層
１７、例えばアルミ合金配線層、を形成する。フォトレ
ジストを金属配線層上に塗布しパターニングした後、こ
のフォトレジストをマスクとしてＲＩＥ法でエッチング
し第一金属配線１７−１を形成する。ここで第一金属配
線１７−１をエッチングする際にゲート電極１３−１と
ドレイン１４−２、あるいはソース１４−１との電気的
接続及びゲート電極１３−１とコンタクトホール１６−
３を介しての基板１０との電気的接続を切断せずに残し
ておく。フォトレジストを除去後、ＢＰＳＧ膜１５と第
一金属配線１７−１上の全面にプラズマＣＶＤ法で酸化
シリコンからなる層間絶縁膜１８を形成する。ここで、
ゲート電極１３とソース１４−１とドレイン１４−２と
基板１０とが電気的に接続されており同電位であるため
薄いゲート酸化膜にダメージを与えることがない。次
に、フォトレジストを全面に塗布しパターニングした
後、このフォトレジストをマスクとしてコンタクトホー
ル１９−１を形成する。コンタクトホール１９−１を形
成する際に同時に第一金属配線１７−１の切断領域１９
−２、１９−３も開孔する。ここで切断領域１９−２、
１９−３の開孔径は第一金属配線１７−１の配線幅より
大きくとっておく。［図４］はこの様子を示した、［図
２］のＡ〜Ａ´領域の平面図である。続いてフォトレジ
ストを除去する。

【００１４】次に、［図３］に示すように、層間絶縁膜
１８、コンタクトホール１９−１、１９−２，１９−３
の全面にスパッタ法で膜厚８００ｎｍの金属配線層、例
えばアルミ合金配線層、を形成する。フォトレジストを
金属配線層上に塗布しパターニングした後、このフォト
レジストをマスクとしてＲＩＥ法でエッチングし第二金
属配線１１０を形成する。この時同時に、切断領域１９
−２、１９−３中の第一金属配線１７も開孔部から自己
整合的にエッチングして除去する。すると、切断領域１
９−２、１９−３の開孔径は第一金属配線１７の配線幅
より大きくとっておいたので、ゲート電極１３やドレイ
ン１４−２と基板１０との電気的な接続が断たれる。第
一金属配線１７のうち接地部１４−３を含む部分は不活
性部として残してもよいがこれを配線の要素として用い
てもよい。

【００１５】なお、第一の実施例として素子領域にＭＯ
Ｓトランジスタを形成したが、プラズマＣＶＤによりダ
メージが与えられやすい薄い酸化膜を持つ素子ならば、
不揮発性メモリのようなフローティングゲートを持つＭ
ＯＳトランジスタや、ＤＲＡＭメモリセル等に用いられ
るキャパシタ等であってもよい。

【００１６】また、接地部１４−３は選択酸化法により
分離された領域に形成したが、不活性領域の増大を防ぐ
ために素子分離領域の厚い酸化膜を開孔して形成しても
よい。

【００１７】また、この第一の実施例では二層金属配線
への応用を示したが一層金属配線であっても三層以上の
多層金属配線であってもよい。二層以上の金属配線の場
合は第一の実施例のように写真蝕刻の回数を特に増やさ
ずに済むが、一層金属配線にこの発明を用いる場合には
写真蝕刻の回数を増やしてしまう。一層金属配線の場合
は第一の実施例と異なり、切断領域を開口するための写
真蝕刻工程がわずかに増えるが、二層目の金属配線を形
成せずに切断領域を開孔後自己整合的に金属配線をＲＩ
Ｅ等で除去する。

【００１８】また、第一の実施例ではＰ型シリコン基板
を用いたがＮ型シリコン基板を用いてもよく、この場
合、ソースおよびドレインはＰ型不純物を注入し、接地
領域はＮ型不純物を注入する。半導体素子をＣＭＯＳで
構成する場合にも同様にする。

【００１９】また、第一の実施例では接地部に不純物を
導入したが、これは接触抵抗を下げるためである。も
し、ショットキー障壁程度の抵抗があっても充分な接地
が得られるのなら接地部に不純物を導入すること無く直
接第一金属配線層と基板のコンタクトをとってもよい。

【００２０】ところで、第一の実施例では第一金属配線
１７−１の切断領域１９−２、１９−３を第一金属配線
１７−１の配線幅より大きく取ることが配線を切断する
のに必要であったが、この様にすると、コンタクトホー
ルをこの部分に開孔する際に第一金属配線１７−１より
下までエッチングを進めてしまう恐れがある。これを防
ぐためには切断領域の第一金属配線層の下にエッチング
ストッパーを入れればよい。これを利用したのが第二の
実施例である。本発明の第二の実施例に係る半導体装置
の製造方法を示す。［図５］〜［図７］はこの製造方法
を工程順に示した断面図である。

【００２１】［図５］に示すように、Ｐ型シリコン基板
２０を選択酸化し素子分離領域２０−１に膜厚５００ｎ
ｍのシリコン酸化膜２１を形成する。続いて、Ｐ型シリ
コン基板２０の全面を熱酸化し膜厚２０ｎｍの酸化膜２
２を、さらにＣＶＤ法により膜厚３００ｎｍのポリシリ
コン層２３を形成する。フォトレジストでパターニング
した後、このフォトレジストをマスクとしてＲＩＥ法で
ポリシリコン層と酸化膜をエッチングしゲート酸化膜２
２−１、ゲート電極２３−１と必要な配線を形成する。
フォトレジストを除去後、イオン注入法により、基板２
０の素子領域２０−２にゲート電極２３−１等をマスク
とし、リン、ヒ素等のＮ型不純物を注入する。また、基
板２０の接地領域２０−３にボロン等のＰ型不純物を注
入する。続いてこれらの不純物を熱処理し電気的に活性
な状態にしてソース２４−１、ドレイン２４−２及び接
地部２４−３を形成する。次に、基板１０の全面にＣＶ
Ｄ法によりＢＰＳＧ膜２５を形成する。さらにＢＰＳＧ
膜２５の全面にＣＶＤ法によりポリシリコン層を形成
し、後に形成する第一金属配線の切断領域の予定領域だ
けを残すよう、フォトレジストをパターニングする。こ
のフォトレジストをマスクとしてドライエッチングでポ
リシリコン層表面をエッチングし、続いてポリシリコン
を熱酸化する。この様にして、エッチングストッパー２
６が形成された。次に、ＢＰＳＧ膜２５上とエッチング
ストッパー２６上とにフォトレジストでパターニングし
た後、このフォトレジストをマスクとしてＲＩＥ法でＢ
ＰＳＧ膜２５にゲート電極に至るコンタクトホール２７
−１とソース２４−１またはドレイン２４−２に至るコ
ンタクトホール２７−２と接地部２４−３を介して基板
２０に至るコンタクトホール２７−３とを形成する。続
いてフォトレジストを除去する。

【００２２】次に、［図６］に示すように、第一の実施
例と同様にＢＰＳＧ膜２５の全面にスパッタ法で膜厚８
００ｎｍの金属配線層２８、例えばアルミ合金配線層、
を形成する。フォトレジストを金属配線層上に塗布しパ
ターニングした後、このフォトレジストをマスクとして
ＲＩＥ法でエッチングし第一金属配線２８−１を形成す
る。やはりここでも、ここで第一金属配線２８−１をエ
ッチングする際にゲート電極２３−１とドレイン２４−
２との電気的接続及びゲート電極２３−１とコンタクト
ホール２７−３を介しての基板２０との電気的接続を切
り離さずに残しておく。フォトレジストを除去後、ＢＰ
ＳＧ膜２５と第一金属配線２８−１上の全面にプラズマ
ＣＶＤ法で酸化シリコンからなる層間絶縁膜２９を形成
する。ここで、ゲート電極２３−１とソース２４−１と
ドレイン２４−２と基板２０とが電気的に接続されてお
り同電位であるため、プラズマＣＶＤ中にチャージアッ
プが起こったとしても薄いゲート酸化膜にダメージを与
えることがない。次に、フォトレジストを全面に塗布し
パターニングした後、このフォトレジストをマスクとし
てコンタクトホール２１０−１を形成する。コンタクト
ホール２１０−１を形成する際に同時に第一金属配線２
８−１の切断領域２１０−２、２１０−３も開孔する。
ここで切断領域２１０−２、２１０−３の開孔穴はは第
一金属配線２８−１の配線幅より大きく、エッチングス
トッパー２６よりも小さくする。［図８］はこれを示し
た、［図６］のＢ〜Ｂ´領域の平面図である。ＲＩＥの
エッチングガスに水素希しゃく四フッ化炭素を用いたと
き、ポリシリコンとシリコン酸化膜からなる層はエッチ
ングストッパーとして働く。したがって、第一の実施例
と違い、エッチングによる開孔時に第一金属配線層より
下までエッチングを進めてしまうことがない。続いてフ
ォトレジストを除去する。

【００２３】後は、［図７］に示すように、第一の実施
例と同じ工程を進めて行く。層間絶縁膜２９の全面およ
び第一金属配線２８−１上にスパッタ法で膜厚８００ｎ
ｍの金属配線層、例えばアルミ合金配線層、を形成す
る。フォトレジストを金属配線層上に塗布しパターニン
グした後、このフォトレジストをマスクとしてＲＩＥ法
でエッチングし第二金属配線２１１を形成する。この
時、切断領域２１０−２、２１０−３中の第一金属配線
２８−１も同時にエッチングして除去する。したがって
ゲート電極２３やドレイン２４−２と基板２０との電気
的な接続が断たれる。ここでも、第一の実施例と同様
に、第一金属配線２８−１のうち接地部２４−３を含む
部分は不活性部として残してもよいがこれを配線の要素
として用いてもよい。

【００２４】なお、第二の実施例として素子領域にＭＯ
Ｓトランジスタを形成したが、第一の実施例と同様に、
プラズマＣＶＤによりダメージが与えられやすい薄い酸
化膜を持つ素子ならば、フローティングゲートを持つＭ
ＯＳトランジスタや、ＤＲＡＭメモリセル等に用いられ
るキャパシタ等であってもよい。

【００２５】また、接地部２４−３は選択酸化法により
分離された領域に形成したが、不活性領域の増大を防ぐ
ために素子分離領域の厚い酸化膜を開孔して形成しても
よい。また、この第二の実施例でも二層金属配線への応
用を示したが一層金属配線であっても三層以上の多層配
線であってもよい。

【００２６】また、第二の実施例でもＰ型シリコン基板
を用いたがＮ型シリコン基板を用いてもよく、この場
合、ソースおよびドレインはＰ型不純物を注入し、接地
領域はＮ型不純物を注入する。半導体素子をＣＭＯＳで
構成する場合にも同様にする。

【００２７】また、第二の実施例でも接地部に不純物を
導入したが、これは接触抵抗を下げるためである。も
し、ショットキー障壁程度の抵抗があっても充分な接地
が得られるのなら接地部に不純物を導入すること無く直
接第一金属配線層と基板のコンタクトをとってもよい。

【００２８】また、この第二の実施例ではエッチングス
トッパーとして、ポリシリコン表面を酸化した膜を用い
たが、その上に形成する層間絶縁膜とエッチングに対す
る選択性があればよいので窒化膜等の絶縁膜を用いても
良い。また、高抵抗のポリシリコン等を絶縁膜と見なし
て用いてもよい。

【００２９】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、金属配線形成後に、低温プロセ
スであるプラズマＣＶＤを用いてもゲート酸化膜やキャ
パシタの誘電膜にダメージを与えずに絶縁膜を形成でき
る。これは、金属配線層が電気的に半導体基板、ソース
領域、ドレイン領域、ゲート電極、キャパシタ電極に接
続されているためこれらが同電位になり、これらに挟ま
れたゲート酸化膜やキャパシタの誘電膜に電位差が生じ
ないからである。したがって、ゲート酸化膜やキャパシ
タの誘電膜にダメージを与えたり、絶縁破壊を起こした
りすることがない。

【図面の簡単な説明】

【図１】本発明の第一の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。

【図２】本発明の第一の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。

【図３】本発明の第一の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。

【図４】［図２］のＡ〜Ａ´領域の平面図である。

【図５】本発明の第二の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。

【図６】本発明の第二の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。

【図７】本発明の第二の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。

【図８】［図６］のＢ〜Ｂ´領域の平面図である。

【符号の説明】

１０、２０ Ｐ型シリコン基板 １０−１、２０−１ 素子分離領域 １０−２、２０−２ 素子領域 １０−３、２０−３ 接地領域 １１、２１ シリコン酸化膜 １２−１、２２−１ ゲート酸化膜 １３−１、２３−１ ゲート電極 １４−１、２４−１ ソース １４−２、２４−２ ドレイン １４−３、２４−３ 接地部 １５、２５ 絶縁膜 ２６ エッチングストッパー １６、２７、１９−１、２１０−１ コンタクトホー
ル １７−１、２８−１ 第一金属配線 １８、２９ 層間絶縁膜 １９−２、１９−３、２１０−２、２１０−３ 第一
金属配線切断領域 １１０、２１１ 第二金属配線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面領域の一部に第一の絶
   縁膜を形成する工程と、 前記第一の絶縁膜上に第一の配線層を形成する工程と、 前記第一の配線層上と前記半導体基板上とに第二の絶縁
   膜を堆積する工程と、 前記第二の絶縁膜を選択的に除去し前記第一の配線層に
   至る第一のコンタクトホールと前記半導体基板に至る第
   二のコンタクトホールを形成する工程と、 前記第二の絶縁膜上と前記第一のコンタクトホール内と
   前記第二のコンタクトホール内とに第二の配線層を形成
   する工程と、 前記第二の配線層上と前記第二の絶縁膜上とにプラズマ
   ＣＶＤ法により第三の絶縁膜を形成する工程と、 前記第三の絶縁膜を選択的に除去して前記第二の配線層
   のうち前記第一の配線層と前記半導体基板を電気的に接
   続する領域上に前記第二の配線層の配線幅より大きな開
   孔部を形成する工程と、 前記第二の配線層を前記開孔部を通して自己整合的に除
   去する工程とを備えたことを特徴とする半導体装置の製
   造方法。
2. 【請求項２】 半導体基板の表面領域の一部に第一の絶
   縁膜を形成する工程と、 前記第一の絶縁膜上に第一の配線層を形成する工程と、 前記第一の配線層上と前記半導体基板上とに第二の絶縁
   膜を堆積する工程と、 前記第二の絶縁膜を選択的に除去し前記第一の配線層に
   至る第一のコンタクトホールと前記半導体基板に至る第
   二のコンタクトホールを形成する工程と、 前記第二の絶縁膜上の一部に第三の絶縁膜を形成する工
   程と、 前記第二の絶縁膜上と前記第三の絶縁膜上と前記第一の
   コンタクトホール内と前記第二のコンタクトホール内と
   に第二の配線層を形成する工程と、 前記第二の配線層上と前記第二の絶縁膜上と前記第三の
   絶縁膜上とにプラズマＣＶＤ法により第四の絶縁膜を形
   成する工程と、 前記第四の絶縁膜を選択的に除去して前記第二の配線層
   のうち前記第一の配線層と前記半導体基板を電気的に接
   続する領域であり前記第三の絶縁膜上に前記第二の配線
   層の配線幅より大きな開孔部を形成する工程と、 前記第二の配線層を前記開孔部を通して自己整合的に除
   去する工程とを備え、 前記第四の絶縁膜のエッチング速度が前記第三の絶縁膜
   より大きいことを特徴とする半導体装置の製造方法。
3. 【請求項３】 半導体基板の表面領域の一部に第一の絶
   縁膜を形成する工程と、 前記第一の絶縁膜上に第一の配線層を形成する工程と、 前記第一の配線層上と前記半導体基板上とに第二の絶縁
   膜を堆積する工程と、 前記第二の絶縁膜を選択的に除去し前記第一の配線層に
   至る第一のコンタクトホールと前記半導体基板に至る第
   二のコンタクトホールを形成する工程と、 前記第二の絶縁膜上の一部に半導体膜を形成する工程
   と、 前記半導体膜の表面を酸化し第三の絶縁膜を形成する工
   程と、 前記第二の絶縁膜上と前記第三の絶縁膜上と前記第一の
   コンタクトホール内と前記第二のコンタクトホール内と
   に第二の配線層を形成する工程と、 この第二の配線層上と前記第二の絶縁膜上と前記第三の
   絶縁膜上とにプラズマＣＶＤ法により第四の絶縁膜を形
   成する工程と、 前記第四の絶縁膜を選択的に除去して前記第二の配線層
   のうち前記第一の配線層と前記半導体基板を電気的に接
   続する領域であり前記第三の絶縁膜上に前記第二の配線
   層の配線幅より大きな開孔部を形成する工程と、 前記第三の絶縁膜上の前記第二の配線層を前記開孔部を
   通して自己整合的に除去する工程とを備え、 前記第四の絶縁膜のエッチング速度が前記半導体膜より
   大きいことを特徴とする半導体装置の製造方法。