JP2641856B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2641856B2 JP2641856B2 JP62040715A JP4071587A JP2641856B2 JP 2641856 B2 JP2641856 B2 JP 2641856B2 JP 62040715 A JP62040715 A JP 62040715A JP 4071587 A JP4071587 A JP 4071587A JP 2641856 B2 JP2641856 B2 JP 2641856B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- conductive film
- forming
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010408 film Substances 0.000 claims description 130
- 239000000758 substrate Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 238000002955 isolation Methods 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000005669 field effect Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 150000008282 halocarbons Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係わり、特に半導体
素子の電極配線で必要な開孔部の製造方法に関する。
素子の電極配線で必要な開孔部の製造方法に関する。
半導体集積回路装置、特に、シリコン半導体基板に搭
載した集積回路装置は、製造プロセス技術特に微細加工
技術の進展と共に大容量化，高密度化が急速に進んでき
た。
載した集積回路装置は、製造プロセス技術特に微細加工
技術の進展と共に大容量化，高密度化が急速に進んでき
た。
しかしながら斯くなる微細加工技術の発展の中にあっ
て回路形成パターンの転写工程に付随した回路形成パタ
ーン間の目ズレを見込したパターンの面積的マージン
（余裕）が集積回路の高密度化の大きな阻害要因となっ
てきた。以下この点に関し詳細に説明を加える。
て回路形成パターンの転写工程に付随した回路形成パタ
ーン間の目ズレを見込したパターンの面積的マージン
（余裕）が集積回路の高密度化の大きな阻害要因となっ
てきた。以下この点に関し詳細に説明を加える。
一般に半導体素子の製造には、半導体基板表面への回
路形成パターン転写のために、公知のホトレジスト工
程、及びこのホトレジストをマスクとして使用した半導
体表面の加工工程が含まれる。尚、ここで回路形成パタ
ーン転写には、幾重かのホトレジストマスクが必要とさ
れ、それに応じて数段階の加工工程が存在する。この各
段階の加工工程では、それぞれそれ以前の加工パターン
に整合する姿態に所望の加工パターンを形成する必要が
ある。しかしながら回路形成パターンの転写には目合せ
が必要であり、目合せズレによるパターンの整合ズレは
回避できない。この整合ズレはホトレジスト技術に大き
く依存するが現在、0.1〜0.3μｍ程度である。そこで、
この整合ズレを見込んで回路形成パターン間には、面積
的マージンを持たしている。この面積的マージンが、特
に高密度化が進められている絶縁ゲート電界効果トラン
ジスタを能動素子とした集積回路に於いて、高密度化の
阻害要因として顕在化してきた。このような中にあっ
て、集積回路の電極配線に必須な開孔部形成に付随する
回路形成パターン間のマージン面積が孔密度化に対する
特に強い阻害要因となっている。
路形成パターン転写のために、公知のホトレジスト工
程、及びこのホトレジストをマスクとして使用した半導
体表面の加工工程が含まれる。尚、ここで回路形成パタ
ーン転写には、幾重かのホトレジストマスクが必要とさ
れ、それに応じて数段階の加工工程が存在する。この各
段階の加工工程では、それぞれそれ以前の加工パターン
に整合する姿態に所望の加工パターンを形成する必要が
ある。しかしながら回路形成パターンの転写には目合せ
が必要であり、目合せズレによるパターンの整合ズレは
回避できない。この整合ズレはホトレジスト技術に大き
く依存するが現在、0.1〜0.3μｍ程度である。そこで、
この整合ズレを見込んで回路形成パターン間には、面積
的マージンを持たしている。この面積的マージンが、特
に高密度化が進められている絶縁ゲート電界効果トラン
ジスタを能動素子とした集積回路に於いて、高密度化の
阻害要因として顕在化してきた。このような中にあっ
て、集積回路の電極配線に必須な開孔部形成に付随する
回路形成パターン間のマージン面積が孔密度化に対する
特に強い阻害要因となっている。
従来のこの開孔部形成は、第３図に示すように、シリ
コン半導体基板301表面に選択的に形成した絶縁素子分
離領域302,絶縁ゲート電界効果トランジスタのゲート膜
303,ゲート電極304及びソース・ドレインの拡散領域305
を被覆するように層間絶縁膜306を形成した後、公知の
ホトレジストを用いたリソグラフィ技術，エッチング技
術を用い、この層間絶縁膜306に開孔を設けることで行
なう。斯くした後配線307を形成し、拡散領域305と電気
的に接続して能動素子を形成する。ここで保護膜308は
半導体素子を保護するために最終段階で被覆する。
コン半導体基板301表面に選択的に形成した絶縁素子分
離領域302,絶縁ゲート電界効果トランジスタのゲート膜
303,ゲート電極304及びソース・ドレインの拡散領域305
を被覆するように層間絶縁膜306を形成した後、公知の
ホトレジストを用いたリソグラフィ技術，エッチング技
術を用い、この層間絶縁膜306に開孔を設けることで行
なう。斯くした後配線307を形成し、拡散領域305と電気
的に接続して能動素子を形成する。ここで保護膜308は
半導体素子を保護するために最終段階で被覆する。
このような形成方法では、前述したリソグラフィ技術
での目合せズレを考慮し、ゲート電極304又は、絶縁素
子分離域302と開孔部に充分面積的マージンをもたせる
ことが必要となる。このためこの面積が増加し、高密度
化が阻害されてくる。
での目合せズレを考慮し、ゲート電極304又は、絶縁素
子分離域302と開孔部に充分面積的マージンをもたせる
ことが必要となる。このためこの面積が増加し、高密度
化が阻害されてくる。
上述した従来の開孔部形成法ではかかる集積回路素子
製造に於いて、電極取り出しに必要とされる開孔形成に
起因した上記回路形成パターン面積の増加が避けられ
ず、回路素子の高密度化が進まないという欠点を有して
いる。
製造に於いて、電極取り出しに必要とされる開孔形成に
起因した上記回路形成パターン面積の増加が避けられ
ず、回路素子の高密度化が進まないという欠点を有して
いる。
本発明による半導体装置の製造方法は、半導体基板上
に第１の絶縁膜を介して第１の導電性膜を選択的に形成
する工程と、この第１の導電性膜をマスクとして半導体
基板に不純物を選択的に導入して第１の導電性膜に自己
整合する不純物領域を形成する工程と、第２の絶縁膜の
形成および異方性エッチングにより第１の導電性膜の側
面に側壁絶縁膜を形成するとともに不純物領域の一部を
露出する工程と、不純物領域の当該一部に接触して側壁
絶縁膜上に延在する第２の導電性膜を形成する工程と、
全面に第３の絶縁膜を形成する工程と、第２の導電性膜
の一部を露出するコンタクト孔を第３の絶縁膜に選択的
に形成する工程と、第２の導電性膜の当該一部に接触し
て第３の絶縁膜上に延在する配線を形成する工程とを有
している。
に第１の絶縁膜を介して第１の導電性膜を選択的に形成
する工程と、この第１の導電性膜をマスクとして半導体
基板に不純物を選択的に導入して第１の導電性膜に自己
整合する不純物領域を形成する工程と、第２の絶縁膜の
形成および異方性エッチングにより第１の導電性膜の側
面に側壁絶縁膜を形成するとともに不純物領域の一部を
露出する工程と、不純物領域の当該一部に接触して側壁
絶縁膜上に延在する第２の導電性膜を形成する工程と、
全面に第３の絶縁膜を形成する工程と、第２の導電性膜
の一部を露出するコンタクト孔を第３の絶縁膜に選択的
に形成する工程と、第２の導電性膜の当該一部に接触し
て第３の絶縁膜上に延在する配線を形成する工程とを有
している。
次に本発明の実施例につき図面を参照して説明する
が、その前に、本発明に対し参考となる半導体装置の製
造方法につき第１−ａ図乃至第１−ｉ図を用いて説明す
る。
が、その前に、本発明に対し参考となる半導体装置の製
造方法につき第１−ａ図乃至第１−ｉ図を用いて説明す
る。
シリコン半導体基板101の表面に絶縁素子分離領域102
を形成し、絶縁ゲート電界効果トランジスタのゲート絶
縁膜103上に形成したゲート電極104上面を被覆するよう
に絶縁膜105を形成し（第１−ｂ図）、次に砒素イオン
注入によりn+拡散領域109を形成し（第１−ｃ〜第１−
ｄ図）、次にゲート電極104の側面を被覆するように絶
縁膜106を形成する（第１−ｅ〜第１−ｆ図）。斯くし
た後絶縁膜105及び絶縁膜106と異なる絶縁膜107を窓開
けを設けて形成し（第１−ｇ図，第１−ｈ図）、配線10
8を形成する（第１−ｉ図）。このようにして絶縁膜10
5,106,107を層間絶縁膜として、ソース・ドレインの拡
散領域109と配線108を電気的に接続する。最後に保護膜
110を被覆し、自己整合型開孔部を有する半導体素子が
構成される。第１の実施例では、絶縁素子分離領域102
とゲート電極104パターンに自己整合する姿態に開孔部
が構成される。
を形成し、絶縁ゲート電界効果トランジスタのゲート絶
縁膜103上に形成したゲート電極104上面を被覆するよう
に絶縁膜105を形成し（第１−ｂ図）、次に砒素イオン
注入によりn+拡散領域109を形成し（第１−ｃ〜第１−
ｄ図）、次にゲート電極104の側面を被覆するように絶
縁膜106を形成する（第１−ｅ〜第１−ｆ図）。斯くし
た後絶縁膜105及び絶縁膜106と異なる絶縁膜107を窓開
けを設けて形成し（第１−ｇ図，第１−ｈ図）、配線10
8を形成する（第１−ｉ図）。このようにして絶縁膜10
5,106,107を層間絶縁膜として、ソース・ドレインの拡
散領域109と配線108を電気的に接続する。最後に保護膜
110を被覆し、自己整合型開孔部を有する半導体素子が
構成される。第１の実施例では、絶縁素子分離領域102
とゲート電極104パターンに自己整合する姿態に開孔部
が構成される。
第４図乃至第11図は本発明に対しさらに参考となる製
造工程を示す断面図である。
造工程を示す断面図である。
第４図に示すようにＰ型シリコン基板401表面にゲー
ト膜用のシリコン酸化膜402を膜厚が100〜200Åとなる
よう熱酸化法にて形成した後、ポリシリコン，ポリサイ
ド，あるいは高融点金属等の導電性膜403を、スパッタ
ーあるいはCVD法にて堆積後更にシリコンオキシナイト
ライド等の絶縁膜404を膜厚2000〜4000Å程形成する。
ト膜用のシリコン酸化膜402を膜厚が100〜200Åとなる
よう熱酸化法にて形成した後、ポリシリコン，ポリサイ
ド，あるいは高融点金属等の導電性膜403を、スパッタ
ーあるいはCVD法にて堆積後更にシリコンオキシナイト
ライド等の絶縁膜404を膜厚2000〜4000Å程形成する。
次に第５図に示すように公知のリソグラフィ技術でホ
トレジスト層405をマスクにして下層の絶縁膜404,導電
性膜403をドライエッチングした後、第６図に示すよう
にエッチングのマスクとして用いたホトレジスト層405
を除去した後、砒素のイオン406を注入エネルギー50〜1
00Kev,注入量１×1015イオン/cm2条件で注入しn+拡散領
域407を形成する。続いて第７図に示すように、絶縁膜4
08をステップカバレッジのよいCVD法にて膜厚2000〜500
0Å程堆積する。ここでこの絶縁膜408としては、絶縁膜
404と同材料のシリコンオキシナイトライドでもよい
し、その他の絶縁膜でもよい。
トレジスト層405をマスクにして下層の絶縁膜404,導電
性膜403をドライエッチングした後、第６図に示すよう
にエッチングのマスクとして用いたホトレジスト層405
を除去した後、砒素のイオン406を注入エネルギー50〜1
00Kev,注入量１×1015イオン/cm2条件で注入しn+拡散領
域407を形成する。続いて第７図に示すように、絶縁膜4
08をステップカバレッジのよいCVD法にて膜厚2000〜500
0Å程堆積する。ここでこの絶縁膜408としては、絶縁膜
404と同材料のシリコンオキシナイトライドでもよい
し、その他の絶縁膜でもよい。
このようにした後絶縁膜408を異方性の高いドライエ
ッチング法で、n+拡散領域407の中央部上の絶縁膜408が
除去されるまで、エッチングする。この高い異方性エッ
チングのため導電性膜403及び絶縁膜404の側壁に第８図
に示すように絶縁膜408が残留する。
ッチング法で、n+拡散領域407の中央部上の絶縁膜408が
除去されるまで、エッチングする。この高い異方性エッ
チングのため導電性膜403及び絶縁膜404の側壁に第８図
に示すように絶縁膜408が残留する。
続いて第９図に示すように絶縁膜409をCVD法，あるい
は塗布法で膜厚4000A程度形成する。ここでこの絶縁膜4
09は、絶縁膜404,408とは別種のものにする必要があ
る。例えば、絶縁膜404,408がシリコンオキシナイトラ
イド膜で構成される場合には、シリコン酸化膜あるい
は、シリコン窒化膜で絶縁膜409を形成すればよい。
は塗布法で膜厚4000A程度形成する。ここでこの絶縁膜4
09は、絶縁膜404,408とは別種のものにする必要があ
る。例えば、絶縁膜404,408がシリコンオキシナイトラ
イド膜で構成される場合には、シリコン酸化膜あるい
は、シリコン窒化膜で絶縁膜409を形成すればよい。
次に第10図に示すように絶縁膜409を選択的に除去す
るためにホトレジスト層410をマスクにしてエッチング
する。この窓開けはドライエッチでもウエットエッチン
グでもどちらでもよい。但し、絶縁膜404,408のエッチ
ングレートが低く、且つ絶縁膜409のエッチングレート
の高いものを使う必要がある。例えば、絶縁膜404,408
がシリコンオキシナイトライド，絶縁膜409がシリコン
酸化膜の場合には、ウエットエッチングの薬品として
は、弗化アンモニウム液を用いればよい。ここでドライ
エッチングの場合には、沃素あるいは臭素を含むハロゲ
ン化炭化水素ガスを用いればよい。この絶縁膜409に形
成される開口部は、絶縁膜408に囲まれる開口部を通し
てn+拡散領域407に接続をとるためのものであり、目合
わせには高精度が要求されることはない。このようにし
て開孔部の絶縁膜409を除去し、更に薄いゲート膜用の
シリコン酸化膜402の絶縁膜408に囲まれた部分も除去し
た後、第11図に示すようにアルミ等で配線411を形成す
る。
るためにホトレジスト層410をマスクにしてエッチング
する。この窓開けはドライエッチでもウエットエッチン
グでもどちらでもよい。但し、絶縁膜404,408のエッチ
ングレートが低く、且つ絶縁膜409のエッチングレート
の高いものを使う必要がある。例えば、絶縁膜404,408
がシリコンオキシナイトライド，絶縁膜409がシリコン
酸化膜の場合には、ウエットエッチングの薬品として
は、弗化アンモニウム液を用いればよい。ここでドライ
エッチングの場合には、沃素あるいは臭素を含むハロゲ
ン化炭化水素ガスを用いればよい。この絶縁膜409に形
成される開口部は、絶縁膜408に囲まれる開口部を通し
てn+拡散領域407に接続をとるためのものであり、目合
わせには高精度が要求されることはない。このようにし
て開孔部の絶縁膜409を除去し、更に薄いゲート膜用の
シリコン酸化膜402の絶縁膜408に囲まれた部分も除去し
た後、第11図に示すようにアルミ等で配線411を形成す
る。
このように、以前に転写された回路形成パターン即
ち、絶縁ゲート電界効果トランジスタのゲート電極とな
る導電性膜403パターンで自動的に形成された自己整合
型の開孔を通してｎ拡散領域407と配線411が電気的に接
続される。
ち、絶縁ゲート電界効果トランジスタのゲート電極とな
る導電性膜403パターンで自動的に形成された自己整合
型の開孔を通してｎ拡散領域407と配線411が電気的に接
続される。
第２図は本発明の一実施例による方法により製造され
た半導体装置の断面図であり、第12図乃至第19図は本発
明の一実施例を示す主たる製造工程の断面図を示したも
のである。第２図に示すように第１図に示した第１の実
施例の場合と同様、シリコン半導体基板201表面に絶縁
素子分離域202,絶縁ゲート電界効果トランジスタのゲー
ト膜203,ゲート電極204,絶縁膜205,絶縁膜206を形成
し、薄い導電性膜を絶縁素子分離域202の一部及び絶縁
膜205,206の一部を被覆する姿態に形成する。絶縁膜20
5,206と異なる絶縁膜208を薄い導電性膜207上部に窓開
けを設けた姿態で形成し、配線209を設ける。斯くして
絶縁膜205,206,207を層間絶縁膜として、ソース・ドレ
インの拡散領域210と配線209を薄い導電性膜207を介し
て電気的に接続する。最後に保護膜211を被覆し、自己
整合型開孔部を有する半導体素子が構成される。
た半導体装置の断面図であり、第12図乃至第19図は本発
明の一実施例を示す主たる製造工程の断面図を示したも
のである。第２図に示すように第１図に示した第１の実
施例の場合と同様、シリコン半導体基板201表面に絶縁
素子分離域202,絶縁ゲート電界効果トランジスタのゲー
ト膜203,ゲート電極204,絶縁膜205,絶縁膜206を形成
し、薄い導電性膜を絶縁素子分離域202の一部及び絶縁
膜205,206の一部を被覆する姿態に形成する。絶縁膜20
5,206と異なる絶縁膜208を薄い導電性膜207上部に窓開
けを設けた姿態で形成し、配線209を設ける。斯くして
絶縁膜205,206,207を層間絶縁膜として、ソース・ドレ
インの拡散領域210と配線209を薄い導電性膜207を介し
て電気的に接続する。最後に保護膜211を被覆し、自己
整合型開孔部を有する半導体素子が構成される。
次に第12図乃至第19図に従って本発明の一実施例の製
法について述べる。
法について述べる。
第12図に示すように、Ｐ型シリコン基板201表面に選
択的に厚いシリコン酸化膜を熱酸化法にて形成し絶縁素
子分離領域202を形成した後ゲート用のシリコン酸化膜2
03,導電性膜204,絶縁膜205を形成する。ここでこれ等の
膜厚は第２の実施例の場合に述べた値と同じでよい。
択的に厚いシリコン酸化膜を熱酸化法にて形成し絶縁素
子分離領域202を形成した後ゲート用のシリコン酸化膜2
03,導電性膜204,絶縁膜205を形成する。ここでこれ等の
膜厚は第２の実施例の場合に述べた値と同じでよい。
次に第13図に示すように公知のリソグラフィ技術でホ
トレジスト層506をマスクにして絶縁膜205,金属薄膜204
をエッチングした後、第14図に示すように、n+拡散領域
210及び絶縁膜206を前記第２の実施例の場合と同様に形
成する。
トレジスト層506をマスクにして絶縁膜205,金属薄膜204
をエッチングした後、第14図に示すように、n+拡散領域
210及び絶縁膜206を前記第２の実施例の場合と同様に形
成する。
続いて第15図に示すように導電性膜204,絶縁膜205の
側壁に絶縁膜206が残るよう異方性のドライエッチング
を施す。かくしてn+拡散領域210表面を露出した後、第1
6図に示すように、ｎ型の有効不純物を含む膜厚が500〜
1000Åのポリシリコン薄膜層あるいは、高融点金属含有
薄膜層等の薄い導電性膜207を露出したn+拡散領域210の
表面より、絶縁膜206及び絶縁膜205上、さらに絶縁素子
分離領域202上に延在するようにパターニングして形成
する。かくした後、第17図に示すように絶縁膜208を全
面に堆積又は塗布し、第18図に示すように、薄い導電性
膜207上の領域のみホトレジスト511をマスクにして選択
除去し窓開けを施した後、第19図に示すように配線209
を形成する。
側壁に絶縁膜206が残るよう異方性のドライエッチング
を施す。かくしてn+拡散領域210表面を露出した後、第1
6図に示すように、ｎ型の有効不純物を含む膜厚が500〜
1000Åのポリシリコン薄膜層あるいは、高融点金属含有
薄膜層等の薄い導電性膜207を露出したn+拡散領域210の
表面より、絶縁膜206及び絶縁膜205上、さらに絶縁素子
分離領域202上に延在するようにパターニングして形成
する。かくした後、第17図に示すように絶縁膜208を全
面に堆積又は塗布し、第18図に示すように、薄い導電性
膜207上の領域のみホトレジスト511をマスクにして選択
除去し窓開けを施した後、第19図に示すように配線209
を形成する。
本実施例においても、以前に転写された回路形成パタ
ーン即ち、絶縁素子分離領域202と、絶縁ゲート電界効
果トランジスタのゲート電極となる導電性膜204とのパ
ターンで自動的に形成された自己整合型の開孔を通して
n+拡散領域210と配線209が電気的に接続される。
ーン即ち、絶縁素子分離領域202と、絶縁ゲート電界効
果トランジスタのゲート電極となる導電性膜204とのパ
ターンで自動的に形成された自己整合型の開孔を通して
n+拡散領域210と配線209が電気的に接続される。
ここで薄い導電性膜207は、第18図に示した工程で第
３の絶縁膜208に窓開けを施す時、エッチングのバッフ
ァとしての役目を有し、下層の絶縁素子分離領域202及
び絶縁膜205及び絶縁膜206の表面が蝕刻されるのを防止
する働きをもっている。更には又、配線209にアルミニ
ウムを使用した場合に、配線209とn+拡散領域210が正常
に接続できるようにする働きも有している。
３の絶縁膜208に窓開けを施す時、エッチングのバッフ
ァとしての役目を有し、下層の絶縁素子分離領域202及
び絶縁膜205及び絶縁膜206の表面が蝕刻されるのを防止
する働きをもっている。更には又、配線209にアルミニ
ウムを使用した場合に、配線209とn+拡散領域210が正常
に接続できるようにする働きも有している。
以上説明したように本発明は、電極取り出しに必要と
される開孔部の形成をそれ以前の工程で転写された回路
形成パターンで自動的に行える自己整合型開孔を容易に
形成できるため、整合ズレを見込した面積マージンが不
要となり、半導体集積回路装置の高集積度化を容易にす
る効果を有している。
される開孔部の形成をそれ以前の工程で転写された回路
形成パターンで自動的に行える自己整合型開孔を容易に
形成できるため、整合ズレを見込した面積マージンが不
要となり、半導体集積回路装置の高集積度化を容易にす
る効果を有している。
第１−ａ図乃至第１−ｉ図は参考となる半導体装置の断
面図とその製造工程を示す断面図、第２図は本発明の一
実施例による方法により製造された半導体装置の断面
図、第３図は従来の半導体装置の断面図、第４図乃至第
11図はさらに参考となる製造工程を示す断面図、第12図
乃至第19図は本発明の一実施例を示す製造工程の主たる
断面図である。 101,201,301……シリコン半導体基板， 102,202,302……絶縁素子分離領域， 103,203,303……ゲート膜， 104,204,304……ゲート電極， 105,205……絶縁膜,106,206……絶縁膜， 107,208……絶縁膜,207……薄い導電性膜， 108,209,307……配線， 109,210,305……拡散領域,306……層間絶縁膜， 110,211,308……保護膜， 401……Ｐ型シリコン基板， 402……シリコン酸化膜,403……導電性膜， 404……絶縁膜,405,506……ホトレジスト層， 406……砒素イオン,407……n+拡散領域， 408……絶縁膜,409……絶縁膜， 410,511……ホトレジスト層,411……配線。
面図とその製造工程を示す断面図、第２図は本発明の一
実施例による方法により製造された半導体装置の断面
図、第３図は従来の半導体装置の断面図、第４図乃至第
11図はさらに参考となる製造工程を示す断面図、第12図
乃至第19図は本発明の一実施例を示す製造工程の主たる
断面図である。 101,201,301……シリコン半導体基板， 102,202,302……絶縁素子分離領域， 103,203,303……ゲート膜， 104,204,304……ゲート電極， 105,205……絶縁膜,106,206……絶縁膜， 107,208……絶縁膜,207……薄い導電性膜， 108,209,307……配線， 109,210,305……拡散領域,306……層間絶縁膜， 110,211,308……保護膜， 401……Ｐ型シリコン基板， 402……シリコン酸化膜,403……導電性膜， 404……絶縁膜,405,506……ホトレジスト層， 406……砒素イオン,407……n+拡散領域， 408……絶縁膜,409……絶縁膜， 410,511……ホトレジスト層,411……配線。
Claims (3)
- 【請求項１】半導体基板上に第１の絶縁膜を介して第１
の導電性膜を形成することにより前記半導体基板の選択
された表面部分を区画する工程と、前記第１の導電性膜
をマスクとして前記半導体基板の前記選択された表面部
分に不純物を導入して前記第１の導電性膜に対し自己整
合する不純物領域を形成する工程と、第２の絶縁膜を形
成しこの絶縁膜に対して異方性エッチングを行って前記
第１の導電性膜の側面に側壁絶縁膜を形成するとともに
前記不純物領域の一部を露出する工程と、前記不純物領
域の前記一部と接触して前記側壁絶縁膜上に延在する第
２の導電性膜を形成する工程と、全面に第３の絶縁膜を
形成する工程と、前記第２の導電性膜の一部を露出する
コンタクト孔を前記第３の絶縁膜に選択的に形成する工
程と、前記第２の導電性膜の前記一部と接触して前記第
３の絶縁膜上に延在する配線層を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】前記半導体基板の前記選択された表面部分
は前記第１の導電性膜とともに前記半導体基板に部分的
に埋設して設けられた埋設絶縁膜により区画され、前記
第２の導電性膜の一部は前記埋設絶縁膜に延在形成され
ていることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - 【請求項３】前記第２の導電性膜は不純物を含むポリシ
リコン薄膜層あるいは高融点金属含有薄膜層であること
を特徴とする特許請求の範囲第１項または第２項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040715A JP2641856B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040715A JP2641856B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63207154A JPS63207154A (ja) | 1988-08-26 |
| JP2641856B2 true JP2641856B2 (ja) | 1997-08-20 |
Family
ID=12588281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040715A Expired - Lifetime JP2641856B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641856B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2740050B2 (ja) * | 1991-03-19 | 1998-04-15 | 株式会社東芝 | 溝埋込み配線形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154966A (en) * | 1978-05-29 | 1979-12-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor electron device |
| JPS60175452A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | トランジスタの製造方法 |
| JPS62150746A (ja) * | 1985-12-24 | 1987-07-04 | Rohm Co Ltd | 半導体装置の配線形成方法 |
-
1987
- 1987-02-23 JP JP62040715A patent/JP2641856B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63207154A (ja) | 1988-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5807779A (en) | Method of making tungsten local interconnect using a silicon nitride capped self-aligned contact process | |
| US5432113A (en) | Method of making a semiconductor memory device | |
| US5073510A (en) | Fabrication method of contact window in semiconductor device | |
| JPH04229616A (ja) | 半導体層構造に開口を製造する方法 | |
| JP2536413B2 (ja) | 半導体集積回路装置の製造方法 | |
| US6037247A (en) | Method of manufacturing semiconductor device having a self aligned contact | |
| US6261882B1 (en) | Method for fabricating a semiconductor device | |
| JP3215320B2 (ja) | 半導体装置の製造方法 | |
| JPH0810755B2 (ja) | 半導体メモリの製造方法 | |
| JP3321864B2 (ja) | 半導体装置とその製法 | |
| US6833293B2 (en) | Semiconductor device and method for manufacturing the same | |
| US5939758A (en) | Semiconductor device with gate electrodes having conductive films | |
| JP2641856B2 (ja) | 半導体装置の製造方法 | |
| JP2544937B2 (ja) | 半導体装置およびその製造方法 | |
| JP3224916B2 (ja) | 半導体装置の製造方法 | |
| JPS60128642A (ja) | 半導体集積回路装置の製造方法 | |
| JP2550302B2 (ja) | 半導体装置の製造方法 | |
| JPH09213949A (ja) | 半導体装置の製造方法 | |
| JP2604021B2 (ja) | 半導体装置の製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JP2913681B2 (ja) | 半導体集積回路装置 | |
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| JPS59178765A (ja) | 半導体装置及びその製造方法 | |
| JP3064383B2 (ja) | 半導体装置の製造方法 | |
| JPH1117165A (ja) | 半導体装置の積層ゲート構造 |