JP2550302B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2550302B2 JP2550302B2 JP58136966A JP13696683A JP2550302B2 JP 2550302 B2 JP2550302 B2 JP 2550302B2 JP 58136966 A JP58136966 A JP 58136966A JP 13696683 A JP13696683 A JP 13696683A JP 2550302 B2 JP2550302 B2 JP 2550302B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- source
- region
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ソース、ドレイン領域と接続する電極のコ
ンタクト領域を改良した半導体装置の製造方法に関す
る。
ンタクト領域を改良した半導体装置の製造方法に関す
る。
周知の如く、最近、例えばMOS型トランジスタにおい
ては、素子の高集積化、高性能化が進んでいる。その結
果、加工すべきパターンの微細化が進み、現在では２μ
ｍ以下、サブμｍのレベルが技術開発されている。そし
て、こうした中で、下地の配線、ソース、ドレイン領域
などへの電極取り方法の限界も言われてきている。
ては、素子の高集積化、高性能化が進んでいる。その結
果、加工すべきパターンの微細化が進み、現在では２μ
ｍ以下、サブμｍのレベルが技術開発されている。そし
て、こうした中で、下地の配線、ソース、ドレイン領域
などへの電極取り方法の限界も言われてきている。
従来、MOS型トランジスタとしては、例えば第１図に
示すものが知られている。図中の１は、半導体基板であ
る。この基板１の表面には、フィールド酸化膜２が設け
られ、このフィールド酸化膜２で囲まれた前記基板１の
島領域３にはソース、ドレイン領域4,5が設けられてい
る。前記島領域３上には、ゲート絶縁膜６を介してゲー
ト電極７が設けられてる。このゲート電極７、フィール
ド酸化膜２上には、ソース、ドレイン領域4,5の一部に
対応する部分にコンタクトホール8,8を有する厚い層間
絶縁膜９が開口されている。この層間絶縁膜９上には、
前記ソース・ドレイン領域4,5にコンタクトホール8,8を
介して接続する取出し電極10,10が夫々設けられてい
る。
示すものが知られている。図中の１は、半導体基板であ
る。この基板１の表面には、フィールド酸化膜２が設け
られ、このフィールド酸化膜２で囲まれた前記基板１の
島領域３にはソース、ドレイン領域4,5が設けられてい
る。前記島領域３上には、ゲート絶縁膜６を介してゲー
ト電極７が設けられてる。このゲート電極７、フィール
ド酸化膜２上には、ソース、ドレイン領域4,5の一部に
対応する部分にコンタクトホール8,8を有する厚い層間
絶縁膜９が開口されている。この層間絶縁膜９上には、
前記ソース・ドレイン領域4,5にコンタクトホール8,8を
介して接続する取出し電極10,10が夫々設けられてい
る。
しかしながら、前述した構造のMOS型トランジスタに
おいては、素子の微細化、素子間の距離の短縮化のため
には取出し電極10,10形成のためのコンタクトホール8,8
の径を微細化する必要がある。したがって、厚い層間絶
縁膜９に微細なコンタクトホール形成しなければなら
ず、微細なコンタクトホール用のPhoto Engraving Proc
ess（PEP）技術と加工技術の開発を必要とする。また、
コンタクトホールの径に対してコンタクトホールの高さ
（絶縁膜の厚さ）の比が大きくなって、コンタクトホー
ル内に蒸着されるAlのステップカバレージが悪くなり、
取出し電極の断切れを生じたり、エレクトロマイグーレ
ーションなどにより信頼性が低下する。更に、微細なコ
ンタクトホール上に絶縁膜を介して２層目の配線パター
ンを形成する時には、コンタクトホールの取出し電極に
段差が生ずるため、パターンの微細化が困難である。
おいては、素子の微細化、素子間の距離の短縮化のため
には取出し電極10,10形成のためのコンタクトホール8,8
の径を微細化する必要がある。したがって、厚い層間絶
縁膜９に微細なコンタクトホール形成しなければなら
ず、微細なコンタクトホール用のPhoto Engraving Proc
ess（PEP）技術と加工技術の開発を必要とする。また、
コンタクトホールの径に対してコンタクトホールの高さ
（絶縁膜の厚さ）の比が大きくなって、コンタクトホー
ル内に蒸着されるAlのステップカバレージが悪くなり、
取出し電極の断切れを生じたり、エレクトロマイグーレ
ーションなどにより信頼性が低下する。更に、微細なコ
ンタクトホール上に絶縁膜を介して２層目の配線パター
ンを形成する時には、コンタクトホールの取出し電極に
段差が生ずるため、パターンの微細化が困難である。
本発明は上記事情に鑑みてなされたもので、従来の如
く微細なPEP技術や加工技術の負担を負わずに素子の微
細化をなし得るとともに、取出し電極の断切れ阻止、２
層目の配線パターンの微細化をなし得る等種々の効果を
有する半導体装置の製造方法を提供することを目的とす
るものである。
く微細なPEP技術や加工技術の負担を負わずに素子の微
細化をなし得るとともに、取出し電極の断切れ阻止、２
層目の配線パターンの微細化をなし得る等種々の効果を
有する半導体装置の製造方法を提供することを目的とす
るものである。
［発明の概要］ この発明は、第１導電型の半導体基板表面の素子分離
された島領域上の一部に形成されたゲート絶縁膜の主表
面にゲート電極を選択的に形成する第１工程と、全面に
第１絶縁膜を堆積する第２工程と、前記第１絶縁膜を異
方性エッチングし、前記ゲート電極及びゲート絶縁膜の
端部側壁に前記第１絶縁膜を残存させる第３工程と、前
記ゲート電極をマスクとして前記半導体基板の島領域に
不純物を導入し、ソース領域及びドレイン領域を形成す
る第４工程と、全面に第２絶縁膜を堆積する第５工程
と、前記第２絶縁膜を選択的にエッチング除去して、前
記ソース領域またはドレイン領域の少なくと一方の表
面、前記第４工程で残存させた前記第１絶縁膜の表面及
び前記ゲート電極の表面を連続して露出する開口部を形
成する第６工程と、前記開口部から露出するソース・ド
レイン領域と接続する電極を、該電極が前記ゲート電極
と離間するように形成する第７工程とを具備することを
特徴とする半導体装置の製造方法である。
された島領域上の一部に形成されたゲート絶縁膜の主表
面にゲート電極を選択的に形成する第１工程と、全面に
第１絶縁膜を堆積する第２工程と、前記第１絶縁膜を異
方性エッチングし、前記ゲート電極及びゲート絶縁膜の
端部側壁に前記第１絶縁膜を残存させる第３工程と、前
記ゲート電極をマスクとして前記半導体基板の島領域に
不純物を導入し、ソース領域及びドレイン領域を形成す
る第４工程と、全面に第２絶縁膜を堆積する第５工程
と、前記第２絶縁膜を選択的にエッチング除去して、前
記ソース領域またはドレイン領域の少なくと一方の表
面、前記第４工程で残存させた前記第１絶縁膜の表面及
び前記ゲート電極の表面を連続して露出する開口部を形
成する第６工程と、前記開口部から露出するソース・ド
レイン領域と接続する電極を、該電極が前記ゲート電極
と離間するように形成する第７工程とを具備することを
特徴とする半導体装置の製造方法である。
本発明に係る半導体装置は、例えば第２図に示す如
く、半導体基板11表面のフィールド領域12で分離された
島領域13上にゲート絶縁膜14を介してゲート電極15を設
け、前記島領域13表面にゲート電極15近傍では低濃度
で、かつゲート電極15から遠ざかる箇所では高濃度とな
るソース、ドレイン領域（LDD構造）16,17を設け、同島
領域13上のゲート電極15及びゲート絶縁膜14の側壁に絶
縁物18を設けた構造のMOS型トランジスタに基づいて考
え出されたものである。つまり、既述した第１図図示の
MOS型トランジスタに本発明を適用した場合は、電極取
り出し開口部を形成する際、ゲート絶縁膜のソース、ド
レイン領域寄りの側壁が浸食され、素子特性に悪影響を
及ぼす恐れがある。しかるに、第２図図示のMOS型トラ
ンジスタの場合、ゲート電極15及びゲート絶縁膜14の側
壁に絶縁物18が形成されているため、ゲート絶縁膜14の
ソース、ドレイン領域16,17寄りの側壁が保護され、本
発明を適用できるものである。
く、半導体基板11表面のフィールド領域12で分離された
島領域13上にゲート絶縁膜14を介してゲート電極15を設
け、前記島領域13表面にゲート電極15近傍では低濃度
で、かつゲート電極15から遠ざかる箇所では高濃度とな
るソース、ドレイン領域（LDD構造）16,17を設け、同島
領域13上のゲート電極15及びゲート絶縁膜14の側壁に絶
縁物18を設けた構造のMOS型トランジスタに基づいて考
え出されたものである。つまり、既述した第１図図示の
MOS型トランジスタに本発明を適用した場合は、電極取
り出し開口部を形成する際、ゲート絶縁膜のソース、ド
レイン領域寄りの側壁が浸食され、素子特性に悪影響を
及ぼす恐れがある。しかるに、第２図図示のMOS型トラ
ンジスタの場合、ゲート電極15及びゲート絶縁膜14の側
壁に絶縁物18が形成されているため、ゲート絶縁膜14の
ソース、ドレイン領域16,17寄りの側壁が保護され、本
発明を適用できるものである。
以下、本発明の一実施例に係るLDD構造のMOS型トラン
ジスタの製造方法を、第３図（ａ）〜（ｄ）及び第４図
の製造工程図を参照して説明する。
ジスタの製造方法を、第３図（ａ）〜（ｄ）及び第４図
の製造工程図を参照して説明する。
ｉ まず、常法により、例えばｐ型のSi基板21表面にフ
ィールド酸化膜22を形成した後、このフィールド酸化膜
22で囲まれた島領域23上にゲート絶縁膜24、多結晶シリ
コンからなるゲート電極25を形成した。つづいて、ゲー
ト電極25をマスクとして島領域23表面に砒素を加速電圧
40keV、ドーズ量５×1013/cm2の条件下でイオン注入
し、後記ソース、ドレイン領域の一部を構成するn-型の
不純物層261,271を形成した。次いで、全面に厚さ約500
0Åの第１のCVD−SiO2膜28を堆積した（第３図（ａ）図
示）。
ィールド酸化膜22を形成した後、このフィールド酸化膜
22で囲まれた島領域23上にゲート絶縁膜24、多結晶シリ
コンからなるゲート電極25を形成した。つづいて、ゲー
ト電極25をマスクとして島領域23表面に砒素を加速電圧
40keV、ドーズ量５×1013/cm2の条件下でイオン注入
し、後記ソース、ドレイン領域の一部を構成するn-型の
不純物層261,271を形成した。次いで、全面に厚さ約500
0Åの第１のCVD−SiO2膜28を堆積した（第３図（ａ）図
示）。
ii 次に、前記CVD−SiO2膜28を反応性イオンエッチン
グ（RIE）により異方性エッチングし、前記ゲート電極2
5及びゲート絶縁膜24のソース、ドレイン領域寄りの側
壁にCVD−SiO2膜28′を残存させた。つづいて、ゲート
電極25及び残存CVD−SiO2膜28′をマスクとして島領域2
3表面に、砒素を加速電圧60keV、ドーズ量５×1015/cm2
の条件でイオン注入し、ｎ型の不純物層262,272を夫々
形成した。その結果、不純物層261,262によりソース領
域29が形成され、不純物層271,272によりドレイン領域3
0が形成された（第３図（ｂ）図示）。
グ（RIE）により異方性エッチングし、前記ゲート電極2
5及びゲート絶縁膜24のソース、ドレイン領域寄りの側
壁にCVD−SiO2膜28′を残存させた。つづいて、ゲート
電極25及び残存CVD−SiO2膜28′をマスクとして島領域2
3表面に、砒素を加速電圧60keV、ドーズ量５×1015/cm2
の条件でイオン注入し、ｎ型の不純物層262,272を夫々
形成した。その結果、不純物層261,262によりソース領
域29が形成され、不純物層271,272によりドレイン領域3
0が形成された（第３図（ｂ）図示）。
iii 次に、全面に厚さ3000Åの第２のCVD−SiO2膜31を
堆積した後、常法によりゲート電極25、残存CVD−SiO2
膜28′及びソース、ドレイン領域29、30の一部に対応す
るCVD−SiO2膜31を選択的にエッチング除去し、大きな
径の電極取り出し開口部32を開口した（第３図（ｃ）図
示）。つづいて、全面に例えばAlを蒸着した後、パター
ニングを行なって前記ソース、ドレイン領域29,30に開
口部32を介して接続する電極33,34を形成し、MOS型トラ
ンジスタを製造した（第３図（ｄ）及び第４図図示）。
なお、第４図は第３図（ｄ）の平面図を示す。
堆積した後、常法によりゲート電極25、残存CVD−SiO2
膜28′及びソース、ドレイン領域29、30の一部に対応す
るCVD−SiO2膜31を選択的にエッチング除去し、大きな
径の電極取り出し開口部32を開口した（第３図（ｃ）図
示）。つづいて、全面に例えばAlを蒸着した後、パター
ニングを行なって前記ソース、ドレイン領域29,30に開
口部32を介して接続する電極33,34を形成し、MOS型トラ
ンジスタを製造した（第３図（ｄ）及び第４図図示）。
なお、第４図は第３図（ｄ）の平面図を示す。
上記実施例においては、基板全面にCVD−SiO2膜28を
堆積した（第３図（ａ））後、RIEによりこの膜28をエ
ッチングしてCVD−SiO2膜28′をゲート電極25及びゲー
ト絶縁膜24の側壁に残存させ、更にゲート電極25及び残
存したCVD−SiO2膜28′を用いてソース・ドレイン領域2
9,30の一部をなす不純物層262,272を形成し（第３図
（ｂ））、ひきつづき全面にCVD−SiO2膜31を堆積した
後、この膜31を選択的に除去してゲート電極25の一部，
残存したCVD−SiO2膜28′及びソース・ドレイン領域29,
30の一部にわたる大きな径のソース，ドレインの電極取
出し開口部32を形成する（第３図（ｃ））。従って、第
３図（ｄ）に示す如く全面にAlを蒸着後、パターニング
を行なうことによって、開口部32から露出するソース、
ドレイン領域29,30に夫々接続する電極33,34を容易に形
成し、素子の微細化を図ることができる。従って、従来
の如き微細なPEP技術や加工技術の開発を必要とせず、
プロセスの簡単化を図り、歩留りを向上できる。
堆積した（第３図（ａ））後、RIEによりこの膜28をエ
ッチングしてCVD−SiO2膜28′をゲート電極25及びゲー
ト絶縁膜24の側壁に残存させ、更にゲート電極25及び残
存したCVD−SiO2膜28′を用いてソース・ドレイン領域2
9,30の一部をなす不純物層262,272を形成し（第３図
（ｂ））、ひきつづき全面にCVD−SiO2膜31を堆積した
後、この膜31を選択的に除去してゲート電極25の一部，
残存したCVD−SiO2膜28′及びソース・ドレイン領域29,
30の一部にわたる大きな径のソース，ドレインの電極取
出し開口部32を形成する（第３図（ｃ））。従って、第
３図（ｄ）に示す如く全面にAlを蒸着後、パターニング
を行なうことによって、開口部32から露出するソース、
ドレイン領域29,30に夫々接続する電極33,34を容易に形
成し、素子の微細化を図ることができる。従って、従来
の如き微細なPEP技術や加工技術の開発を必要とせず、
プロセスの簡単化を図り、歩留りを向上できる。
また、Alのステップカバレージも良好で、断切れが生
じたり、エレクトロマイグーレーションなどの信頼性が
低下することを阻止できる。
じたり、エレクトロマイグーレーションなどの信頼性が
低下することを阻止できる。
更に、開口部32周辺は、従来と比べ段差が小さいた
め、２層目の配線パターンを微細に形成できる。
め、２層目の配線パターンを微細に形成できる。
なお、上記実施例では、電極取り出し開口部をゲート
電極、残存CVD−SiO2膜及びソース、ドレイン領域の一
部に対応するように開口したが、これに限定されない。
例えば、第５図に示すように、ゲート電極25の一部、残
存CVD−SiO2膜28′、ソース、ドレイン領域29,30及びフ
ィールド酸化膜22の一部に対応するように電極取り出し
開口部41を開口してもよいし、あるいは第６図に示すよ
うに、２つの電極取り出し開口部42,43を夫々ゲート電
極25、残存CVD−SiO2膜28′及びソース、ドレイン領域2
9,30の一部に対応するように開口してもよい。
電極、残存CVD−SiO2膜及びソース、ドレイン領域の一
部に対応するように開口したが、これに限定されない。
例えば、第５図に示すように、ゲート電極25の一部、残
存CVD−SiO2膜28′、ソース、ドレイン領域29,30及びフ
ィールド酸化膜22の一部に対応するように電極取り出し
開口部41を開口してもよいし、あるいは第６図に示すよ
うに、２つの電極取り出し開口部42,43を夫々ゲート電
極25、残存CVD−SiO2膜28′及びソース、ドレイン領域2
9,30の一部に対応するように開口してもよい。
以上詳述した如く本発明によれば、微細なPEP技術や
加工技術の負担を負わずに素子の微細化を図ってプロセ
スの簡単化、歩留りの向上を達成できるとともに、取出
し電極の断切れ阻止し、２層目の配線パターンの微細化
をなし得る等種々の効果を有する半導体装置の製造方法
を提供できるものである。
加工技術の負担を負わずに素子の微細化を図ってプロセ
スの簡単化、歩留りの向上を達成できるとともに、取出
し電極の断切れ阻止し、２層目の配線パターンの微細化
をなし得る等種々の効果を有する半導体装置の製造方法
を提供できるものである。
第１図は従来のMOS型トランジスタの断面図、第２図は
従来のLDD構造のMOS型トランジスタの断面図、第３図
（ａ）〜（ｄ）は本発明の一実施例に係るMOS型トラン
ジスタを製造工程順に示す断面図、第４図は第３図
（ｄ）の平面図、第５図及び第６図は本発明の他の実施
例に係るMOS型トランジスタの平面図である。 21……Si基板（半導体基板）、22……フィールド酸化
膜、23……島領域、24……ゲート絶縁膜、25……ゲート
電極、261,262,271,272……不純物層、28,31……CVD−S
iO2膜、28′……残存CVD−SiO2膜、29……ソース領域、
30……ドレイン領域、32……開口部、33,34……電極。
従来のLDD構造のMOS型トランジスタの断面図、第３図
（ａ）〜（ｄ）は本発明の一実施例に係るMOS型トラン
ジスタを製造工程順に示す断面図、第４図は第３図
（ｄ）の平面図、第５図及び第６図は本発明の他の実施
例に係るMOS型トランジスタの平面図である。 21……Si基板（半導体基板）、22……フィールド酸化
膜、23……島領域、24……ゲート絶縁膜、25……ゲート
電極、261,262,271,272……不純物層、28,31……CVD−S
iO2膜、28′……残存CVD−SiO2膜、29……ソース領域、
30……ドレイン領域、32……開口部、33,34……電極。
Claims (1)
- 【請求項１】第１導電型の半導体基板表面の素子分離さ
れた島領域上の一部に形成さたゲート絶縁膜の主表面に
ゲート電極を選択的に形成する第１工程と、 全面に第１絶縁膜を堆積する第２工程と、 前記第１絶縁膜を異方性エッチングし、前記ゲート電極
及びゲート絶縁膜の端部側壁に前記第１絶縁膜を残存さ
せる第３工程と、 前記ゲート電極をマスクとして前記半導体基板の島領域
に不純物を導入し、ソース領域及びドレイン領域を形成
する第４工程と、 全面に第２絶縁膜を堆積する第５工程と、 前記第２絶縁膜を選択的にエッチング除去して、前記ソ
ース領域またはドレイン領域の少なくと一方の表面、前
記第４工程で残存させた前記第１絶縁膜の表面及び前記
ゲート電極の表面を連続して露出する開口部を形成する
第６工程と、 前記開口部から露出するソース・ドレイン領域と接続す
る電極を、該電極が前記ゲート電極と離間するように形
成する第７工程とを具備することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136966A JP2550302B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136966A JP2550302B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028272A JPS6028272A (ja) | 1985-02-13 |
| JP2550302B2 true JP2550302B2 (ja) | 1996-11-06 |
Family
ID=15187640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136966A Expired - Lifetime JP2550302B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550302B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2659694B2 (ja) * | 1994-12-16 | 1997-09-30 | 山一電機株式会社 | 衝撃振動記憶方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
-
1983
- 1983-07-27 JP JP58136966A patent/JP2550302B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6028272A (ja) | 1985-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3164026B2 (ja) | 半導体装置及びその製造方法 | |
| US5449637A (en) | Method of producing low and high voltage MOSFETs with reduced masking steps | |
| JPS6249750B2 (ja) | ||
| GB2100926A (en) | Field effect transistors | |
| US4398964A (en) | Method of forming ion implants self-aligned with a cut | |
| JPS6038866A (ja) | 金属―酸化膜―半導体集積回路の製造方法 | |
| US5830798A (en) | Method for forming a field effect transistor | |
| JPS63181459A (ja) | 半導体装置の製造方法 | |
| US6833293B2 (en) | Semiconductor device and method for manufacturing the same | |
| EP0087472B1 (en) | Process for making electrical contact to semiconductor substrate regions | |
| JP2550302B2 (ja) | 半導体装置の製造方法 | |
| JPH08274166A (ja) | 半導体装置及びその製造方法 | |
| US5032528A (en) | Method of forming a contact hole in semiconductor integrated circuit | |
| JPH0640549B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JP3371196B2 (ja) | パターン形成方法 | |
| JPH10163430A (ja) | 半導体装置およびその製造方法 | |
| JP2641856B2 (ja) | 半導体装置の製造方法 | |
| US5952720A (en) | Buried contact structure | |
| JPH0982808A (ja) | 半導体装置の製造方法 | |
| JPH0252859B2 (ja) | ||
| JP3127483B2 (ja) | 半導体装置の製造方法 | |
| KR100313786B1 (ko) | 반도체 메모리의 플러그 제조방법 | |
| JP2790514B2 (ja) | 半導体装置の製造方法 | |
| JP2623647B2 (ja) | 半導体装置の製造方法 | |
| JPH0661250A (ja) | 半導体装置の製造方法 |