JPH05143469A - メモリバツクアツプ装置 - Google Patents
メモリバツクアツプ装置Info
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- JPH05143469A JPH05143469A JP3301554A JP30155491A JPH05143469A JP H05143469 A JPH05143469 A JP H05143469A JP 3301554 A JP3301554 A JP 3301554A JP 30155491 A JP30155491 A JP 30155491A JP H05143469 A JPH05143469 A JP H05143469A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】停電時データ量に関係なく電源バックアップさ
れない揮発性メモリのデータを電源バックアップされる
揮発性メモリに確実に退避させる。 【構成】主電源１３と、２次電池１９と、停電を検知す
る停電検知回路１４と、この停電検知回路が停電を検知
すると２次電池１９からの電源をキャッシュメモリ３７
を設けた一時的バックアップブロック２及びＤ−ＲＡＭ
４３を設けたバックアップブロック３に供給する第１、
第２の電源切替回路１５，１６と、停電検知回路が停電
を検知するとキャッシュメモリの全データをＤ−ＲＡＭ
に退避させ、全てのデータ退避が完了すると第１の電源
切替回路１５を介しての一時的バックアップブロック２
への２次電池による電源供給を停止させる停電時データ
転送制御回路３９を設けている。
れない揮発性メモリのデータを電源バックアップされる
揮発性メモリに確実に退避させる。 【構成】主電源１３と、２次電池１９と、停電を検知す
る停電検知回路１４と、この停電検知回路が停電を検知
すると２次電池１９からの電源をキャッシュメモリ３７
を設けた一時的バックアップブロック２及びＤ−ＲＡＭ
４３を設けたバックアップブロック３に供給する第１、
第２の電源切替回路１５，１６と、停電検知回路が停電
を検知するとキャッシュメモリの全データをＤ−ＲＡＭ
に退避させ、全てのデータ退避が完了すると第１の電源
切替回路１５を介しての一時的バックアップブロック２
への２次電池による電源供給を停止させる停電時データ
転送制御回路３９を設けている。
Description
【０００１】
【産業上の利用分野】本発明は、主電源の停電時、揮発
性メモリを２次電池でバックアップしてデータを退避さ
せるメモリバックアップ装置に関する。
性メモリを２次電池でバックアップしてデータを退避さ
せるメモリバックアップ装置に関する。
【０００２】
【従来の技術】従来、本体の主電源が遮断されてもメモ
リに記憶されている内容が消去されずに、電源再投入時
にプログラムの再実行を可能とするリジューム機能付き
パーソナルコンピュータが知られている。このようなパ
ーソナルコンピュータは主電源が遮断されると、揮発性
メモリの電源を主電源から２次電池等の補助電源に切替
えて揮発性メモリに電源バックアップされない揮発性メ
モリからデータを退避させるようになっている。例えば
特開平３−４２７１４号公報のものは図３に示すよう
に、制御部本体を構成するＣＰＵ１、制御プログラムが
格納されたＢＩＯＳＲＯＭ２、リジューム機能を実現す
るためのステータスを記憶する表示データ格納ステータ
スメモリ３、アプリケーションプログラム等を記憶する
システムメモリ４、表示データを記憶するＶＲＡＭ５、
表示装置６を制御する表示制御回路７、ＶＲＡＭ５の表
示データを退避するために使用されるバックアップ用メ
モリ８を設け、ステータスメモリ３、システムメモリ
４、バックアップ用メモリ８をバックアップ電池９によ
ってバックアップするようになっている。そして図４に
示すように停電が発生すると、ＶＲＡＭ５の表示データ
がバックアップ用メモリ８に退避されるようになってい
る。
リに記憶されている内容が消去されずに、電源再投入時
にプログラムの再実行を可能とするリジューム機能付き
パーソナルコンピュータが知られている。このようなパ
ーソナルコンピュータは主電源が遮断されると、揮発性
メモリの電源を主電源から２次電池等の補助電源に切替
えて揮発性メモリに電源バックアップされない揮発性メ
モリからデータを退避させるようになっている。例えば
特開平３−４２７１４号公報のものは図３に示すよう
に、制御部本体を構成するＣＰＵ１、制御プログラムが
格納されたＢＩＯＳＲＯＭ２、リジューム機能を実現す
るためのステータスを記憶する表示データ格納ステータ
スメモリ３、アプリケーションプログラム等を記憶する
システムメモリ４、表示データを記憶するＶＲＡＭ５、
表示装置６を制御する表示制御回路７、ＶＲＡＭ５の表
示データを退避するために使用されるバックアップ用メ
モリ８を設け、ステータスメモリ３、システムメモリ
４、バックアップ用メモリ８をバックアップ電池９によ
ってバックアップするようになっている。そして図４に
示すように停電が発生すると、ＶＲＡＭ５の表示データ
がバックアップ用メモリ８に退避されるようになってい
る。
【０００３】
【発明が解決しようとする課題】しかしこの従来装置で
は主電源の停電が発生してから電源が断となるまでの間
にＶＲＡＭ５の表示データをバックアップ用メモリ８に
退避するため、退避させるデータ量が多くなると、主電
源が遮断されてから電源電圧がシステムの動作保障電圧
以下に低下するまでに全データをバックアップ用メモリ
８に退避できなくなる問題があった。
は主電源の停電が発生してから電源が断となるまでの間
にＶＲＡＭ５の表示データをバックアップ用メモリ８に
退避するため、退避させるデータ量が多くなると、主電
源が遮断されてから電源電圧がシステムの動作保障電圧
以下に低下するまでに全データをバックアップ用メモリ
８に退避できなくなる問題があった。
【０００４】そこで本発明は、データ量に関係なく２次
電池でバックアップされない揮発性メモリのデータを２
次電池でバックアップされる揮発性メモリに確実に退避
させることができるメモリバックアップ装置を提供しよ
うとするものである。
電池でバックアップされない揮発性メモリのデータを２
次電池でバックアップされる揮発性メモリに確実に退避
させることができるメモリバックアップ装置を提供しよ
うとするものである。
【０００５】
【課題を解決するための手段】本発明は、主電源が遮断
されると２次電池でバックアップされる揮発性メモリ
と、２次電池でバックアップされない揮発性メモリと、
主電源の停電を検知する停電検知手段と、この停電検知
手段からの停電検知信号によりバックアップされる揮発
性メモリの電源を主電源から２次電池に切替えるととも
にバックアップされない揮発性メモリ及び退避制御手段
の電源を主電源から２次電池に切替える切替え制御手段
と、この切替え制御手段による電源の切替えが行われる
とバックアップされない揮発性メモリのデータをバック
アップされる揮発性メモリに退避制御し、全てのデータ
の退避が完了するとバックアップされない揮発性メモリ
及び退避制御手段への２次電池からの電源供給を遮断す
る退避制御手段を設けたものである。
されると２次電池でバックアップされる揮発性メモリ
と、２次電池でバックアップされない揮発性メモリと、
主電源の停電を検知する停電検知手段と、この停電検知
手段からの停電検知信号によりバックアップされる揮発
性メモリの電源を主電源から２次電池に切替えるととも
にバックアップされない揮発性メモリ及び退避制御手段
の電源を主電源から２次電池に切替える切替え制御手段
と、この切替え制御手段による電源の切替えが行われる
とバックアップされない揮発性メモリのデータをバック
アップされる揮発性メモリに退避制御し、全てのデータ
の退避が完了するとバックアップされない揮発性メモリ
及び退避制御手段への２次電池からの電源供給を遮断す
る退避制御手段を設けたものである。
【０００６】
【作用】このような構成の本発明においては、主電源が
停電すると、停電検知手段から停電検知信号が出力さ
れ、バックアップされる揮発性メモリ、バックアップさ
れない揮発性メモリ及び退避制御手段への電源が主電源
から２次電池に切替えられる。この状態でバックアップ
されない揮発性メモリのデータがバックアップされる揮
発性メモリに退避される。そして全てのデータの退避が
完了するとバックアップされない揮発性メモリ及び退避
制御手段への２次電池からの電源供給が遮断される。
停電すると、停電検知手段から停電検知信号が出力さ
れ、バックアップされる揮発性メモリ、バックアップさ
れない揮発性メモリ及び退避制御手段への電源が主電源
から２次電池に切替えられる。この状態でバックアップ
されない揮発性メモリのデータがバックアップされる揮
発性メモリに退避される。そして全てのデータの退避が
完了するとバックアップされない揮発性メモリ及び退避
制御手段への２次電池からの電源供給が遮断される。
【０００７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１において、１はシステム電源ブロック、２は
一時的バックアップブロック、３はバックアップブロッ
クである。
する。図１において、１はシステム電源ブロック、２は
一時的バックアップブロック、３はバックアップブロッ
クである。
【０００８】交流電源１１に電源スイッチ１２を介して
主電源１３及び停電検出回路１４を接続している。そし
て前記主電源１３から前記システム電源ブロック１に直
接電源を供給し、また前記一時的バックアップブロック
２に第１の電源切替回路１５の一方のＰＮＰ形トランジ
スタ１５ａを介して電源を供給し、また前記バックアッ
プブロック３に第２の電源切替回路１６の一方のＰＮＰ
形トランジスタ１６ａを介して電源を供給している。
主電源１３及び停電検出回路１４を接続している。そし
て前記主電源１３から前記システム電源ブロック１に直
接電源を供給し、また前記一時的バックアップブロック
２に第１の電源切替回路１５の一方のＰＮＰ形トランジ
スタ１５ａを介して電源を供給し、また前記バックアッ
プブロック３に第２の電源切替回路１６の一方のＰＮＰ
形トランジスタ１６ａを介して電源を供給している。
【０００９】また前記主電源１３からバッテリ充放電切
替回路１７に電源を供給している。前記バッテリ充放電
切替回路１７は前記主電源１３が定常状態にあるときに
は２次電池１８に対して充電を行い、前記主電源１３が
停電すると２次電池１８を充電状態から放電状態に切替
えるようになっている。前記２次電池１８からの出力は
定電圧回路１９により定電圧制御された後、前記第１の
電源切替回路１５の他方のＰＮＰ形トランジスタ１５ｂ
を介して前記一時的バックアップブロック２に供給され
るとともに前記第２の電源切替回路１６の他方のＰＮＰ
形トランジスタ１６ｂを介して前記バックアップブロッ
ク３に供給されるようになっている。
替回路１７に電源を供給している。前記バッテリ充放電
切替回路１７は前記主電源１３が定常状態にあるときに
は２次電池１８に対して充電を行い、前記主電源１３が
停電すると２次電池１８を充電状態から放電状態に切替
えるようになっている。前記２次電池１８からの出力は
定電圧回路１９により定電圧制御された後、前記第１の
電源切替回路１５の他方のＰＮＰ形トランジスタ１５ｂ
を介して前記一時的バックアップブロック２に供給され
るとともに前記第２の電源切替回路１６の他方のＰＮＰ
形トランジスタ１６ｂを介して前記バックアップブロッ
ク３に供給されるようになっている。
【００１０】前記停電検知回路１４は主電源１３が定常
状態にあるときには出力する停電検知信号を非アクティ
ブ状態にし、主電源１３が停電状態になると出力する停
電検知信号をアクティブ状態にするようになっている。
状態にあるときには出力する停電検知信号を非アクティ
ブ状態にし、主電源１３が停電状態になると出力する停
電検知信号をアクティブ状態にするようになっている。
【００１１】前記システム電源ブロック１にはＣＰＵ・
バス２１及びシステム・バス２２が設けられ、この各バ
ス２１，２２はバッファ２３を介して接続されている。
そして前記ＣＰＵ・バス２１に制御部本体を構成するＣ
ＰＵ（中央処理装置）２４、割込みコントローラ２５が
接続され、前記システム・バス２２に前記ＣＰＵ２４が
各部を制御するためのプログラムデータが格納されたＲ
ＯＭ（リード・オンリー・メモリ）２６、ＣＲＴディス
プレイ２７を制御するＣＲＴコントローラ２８、キーボ
ード２９を制御するキーボードコントローラ３０、フロ
ッピディスク装置３１を制御するディスクコントローラ
３２、ハードディスク装置３３を制御するディスクコン
トローラ３４がそれぞれ接続されている。
バス２１及びシステム・バス２２が設けられ、この各バ
ス２１，２２はバッファ２３を介して接続されている。
そして前記ＣＰＵ・バス２１に制御部本体を構成するＣ
ＰＵ（中央処理装置）２４、割込みコントローラ２５が
接続され、前記システム・バス２２に前記ＣＰＵ２４が
各部を制御するためのプログラムデータが格納されたＲ
ＯＭ（リード・オンリー・メモリ）２６、ＣＲＴディス
プレイ２７を制御するＣＲＴコントローラ２８、キーボ
ード２９を制御するキーボードコントローラ３０、フロ
ッピディスク装置３１を制御するディスクコントローラ
３２、ハードディスク装置３３を制御するディスクコン
トローラ３４がそれぞれ接続されている。
【００１２】前記一時的バックアップブロック２にはメ
モリ・バス３５が設けられ、このメモリ・バス３５は前
記システム電源ブロック１のＣＰＵ・バス２１とバッフ
ァ３６を介して接続されている。そして前記メモリ・バ
ス３５にバックアップされない不揮発性メモリで構成さ
れたキャッシュメモリ３７、後述するＤ−ＲＡＭのアド
レス生成を行うＤ−ＲＡＭコントローラ３８、停電検出
時に前記キャッシュメモリ３７の全データを後述するＤ
−ＲＡＭに転送する停電時データ転送制御回路３９、前
記キャッシュメモリ３７への書込み制御をコピーバック
方式で行うキャッシュコントローラ４０がそれぞれ接続
されている。
モリ・バス３５が設けられ、このメモリ・バス３５は前
記システム電源ブロック１のＣＰＵ・バス２１とバッフ
ァ３６を介して接続されている。そして前記メモリ・バ
ス３５にバックアップされない不揮発性メモリで構成さ
れたキャッシュメモリ３７、後述するＤ−ＲＡＭのアド
レス生成を行うＤ−ＲＡＭコントローラ３８、停電検出
時に前記キャッシュメモリ３７の全データを後述するＤ
−ＲＡＭに転送する停電時データ転送制御回路３９、前
記キャッシュメモリ３７への書込み制御をコピーバック
方式で行うキャッシュコントローラ４０がそれぞれ接続
されている。
【００１３】前記バックアップブロック３にはメモリ・
バス４１が設けられ、このメモリ・バス４１は前記一時
的バックアップブロック２のメモリ・バス３５とバッフ
ァ４２を介して接続されている。そして前記メモリ・バ
ス４１にバックアップされる不揮発性メモリで構成され
たＤ−ＲＡＭ４３が接続されている。前記Ｄ−ＲＡＭ４
３はまたバッファ４４を介して前記Ｄ−ＲＡＭコントロ
ーラ３８と接続されている。
バス４１が設けられ、このメモリ・バス４１は前記一時
的バックアップブロック２のメモリ・バス３５とバッフ
ァ４２を介して接続されている。そして前記メモリ・バ
ス４１にバックアップされる不揮発性メモリで構成され
たＤ−ＲＡＭ４３が接続されている。前記Ｄ−ＲＡＭ４
３はまたバッファ４４を介して前記Ｄ−ＲＡＭコントロ
ーラ３８と接続されている。
【００１４】前記バックアップブロック３にはまたバッ
テリ充電電圧監視回路４５が設けられている。この充電
電圧監視回路４５は前記２次電池１８への充電電圧を監
視し、その充電電圧が規定値以上のときには前記各電源
切替回路１５，１６のトランジスタ１５ａ，１６ａのベ
ースにローレベルな監視信号を供給し、充電電圧が規定
値以下に低下すると前記各電源切替回路１５，１６のト
ランジスタ１５ａ，１６ａのベースにハイレベルな監視
信号を供給するようになっている。
テリ充電電圧監視回路４５が設けられている。この充電
電圧監視回路４５は前記２次電池１８への充電電圧を監
視し、その充電電圧が規定値以上のときには前記各電源
切替回路１５，１６のトランジスタ１５ａ，１６ａのベ
ースにローレベルな監視信号を供給し、充電電圧が規定
値以下に低下すると前記各電源切替回路１５，１６のト
ランジスタ１５ａ，１６ａのベースにハイレベルな監視
信号を供給するようになっている。
【００１５】前記割込みコントローラ２５は各種入出力
部からの割込み要求との割込み要求を調整し、前記ＣＰ
Ｕ２４に割込み要求を出力するようになっている。前記
停電時データ転送制御回路３９は前記停電検知回路１４
からの停電検知信号により前記第１の電源切替回路１５
の他方のトランジスタ１５ｂのベースにローレベルな信
号を供給し、前記キャッシュメモリ３７からＤ−ＲＡＭ
４３への全データの転送が完了するとトランジスタ１５
ｂのベースにハイレベルな信号を供給するようになって
いる。次に本実施例の動作について図２を参照して説明
する。
部からの割込み要求との割込み要求を調整し、前記ＣＰ
Ｕ２４に割込み要求を出力するようになっている。前記
停電時データ転送制御回路３９は前記停電検知回路１４
からの停電検知信号により前記第１の電源切替回路１５
の他方のトランジスタ１５ｂのベースにローレベルな信
号を供給し、前記キャッシュメモリ３７からＤ−ＲＡＭ
４３への全データの転送が完了するとトランジスタ１５
ｂのベースにハイレベルな信号を供給するようになって
いる。次に本実施例の動作について図２を参照して説明
する。
【００１６】図２の(a) に示すように電源スイッチ１２
を投入すると、主電源１３が立上り、図２の(b) に示す
ようにシステム電源ブロック１への電源電圧の供給が開
始される。そしてバッテリ充放電切替回路１７は充電側
に切替わり図２の(c) に示すように２次電池１８への充
電が開始される。
を投入すると、主電源１３が立上り、図２の(b) に示す
ようにシステム電源ブロック１への電源電圧の供給が開
始される。そしてバッテリ充放電切替回路１７は充電側
に切替わり図２の(c) に示すように２次電池１８への充
電が開始される。
【００１７】この状態で２次電池１８への充電電圧が規
定値以上になると図２の(d) に示すように充電電圧監視
回路４５からの監視信号がハイレベルからローレベルに
切替わる。これにより第１、第２の電源切替回路１５，
１６のトランジスタ１５ａ，１６ａがオンし、図２の
(f) に示すように一時的バックアップブロック２へのシ
ステム電源供給期間が開始される。また図２の(g) に示
すようにバックアップブロック３へのシステム電源供給
期間も開始されるが、バックアップブロック３に対して
は第２の電源切替回路１６のトランジスタ１６ｂを介し
て２次電池１８からの電源供給が継続されている。
定値以上になると図２の(d) に示すように充電電圧監視
回路４５からの監視信号がハイレベルからローレベルに
切替わる。これにより第１、第２の電源切替回路１５，
１６のトランジスタ１５ａ，１６ａがオンし、図２の
(f) に示すように一時的バックアップブロック２へのシ
ステム電源供給期間が開始される。また図２の(g) に示
すようにバックアップブロック３へのシステム電源供給
期間も開始されるが、バックアップブロック３に対して
は第２の電源切替回路１６のトランジスタ１６ｂを介し
て２次電池１８からの電源供給が継続されている。
【００１８】そして２次電池１８への充電が開始されて
から所定の遅延時間をもって図２の(e) に示すように停
電検知回路１４からの停電検知信号がローレベルからハ
イレベル、すなわちアクティブ状態から非アクティブ状
態に切替わる。これにより第２の電源切替回路１６のト
ランジスタ１６ｂがオフとなり２次電池１８からバック
アップブロック３への電源供給は停止される。
から所定の遅延時間をもって図２の(e) に示すように停
電検知回路１４からの停電検知信号がローレベルからハ
イレベル、すなわちアクティブ状態から非アクティブ状
態に切替わる。これにより第２の電源切替回路１６のト
ランジスタ１６ｂがオフとなり２次電池１８からバック
アップブロック３への電源供給は停止される。
【００１９】こうして図２の(h) 、(i) 、(j) に示すよ
うにＣＰＵ２４及び周辺Ｉ／Ｏの動作状態、一時的バッ
クアップメモリ（キャッシュメモリ３７）の動作状態、
バックアップメモリ（Ｄ−ＲＡＭ４３）の動作状態はす
べて通常動作となる。
うにＣＰＵ２４及び周辺Ｉ／Ｏの動作状態、一時的バッ
クアップメモリ（キャッシュメモリ３７）の動作状態、
バックアップメモリ（Ｄ−ＲＡＭ４３）の動作状態はす
べて通常動作となる。
【００２０】次に通常動作を行っている状態で電源スイ
ッチ１２をオフ操作するか交流電源１１がダウンして停
電状態になると、例えば図２の(a) に示すように電源ス
イッチ１２をオフ操作すると、システム電源ブロック１
では図２の(h) に示すように停電処理が行われ、メモリ
アクセスが中止される。
ッチ１２をオフ操作するか交流電源１１がダウンして停
電状態になると、例えば図２の(a) に示すように電源ス
イッチ１２をオフ操作すると、システム電源ブロック１
では図２の(h) に示すように停電処理が行われ、メモリ
アクセスが中止される。
【００２１】また停電検知回路１４が停電を検知し図２
の(e) に示すように停電検知回路１４からの停電検知信
号がハイレベルからローレベル、すなわちアクティブ状
態に切替わる。またバッテリ充放電切替回路１７は２次
電池１８を充電状態から放電状態に切替える。これによ
り第２の電源切替回路１６のトランジスタ１６ｂがオン
となり２次電池１８からバックアップブロック３への電
源供給が開始される。また停電時データ転送制御回路３
９により第１の電源切替回路１５のトランジスタ１５ｂ
がオンとなり２次電池１８から一時的バックアップブロ
ック２への電源供給が開始される。また、割込みコント
ローラ２５はＣＰＵ２４に対して停電割込み要求を出力
し、これにより図２の(h) に示すように停電処理が開始
され、メモリアクセスが中止される。
の(e) に示すように停電検知回路１４からの停電検知信
号がハイレベルからローレベル、すなわちアクティブ状
態に切替わる。またバッテリ充放電切替回路１７は２次
電池１８を充電状態から放電状態に切替える。これによ
り第２の電源切替回路１６のトランジスタ１６ｂがオン
となり２次電池１８からバックアップブロック３への電
源供給が開始される。また停電時データ転送制御回路３
９により第１の電源切替回路１５のトランジスタ１５ｂ
がオンとなり２次電池１８から一時的バックアップブロ
ック２への電源供給が開始される。また、割込みコント
ローラ２５はＣＰＵ２４に対して停電割込み要求を出力
し、これにより図２の(h) に示すように停電処理が開始
され、メモリアクセスが中止される。
【００２２】この状態で２次電池１８への充電電圧が規
定値以下に低下すると、図２の(d)に示すように充電電
圧監視回路４５からの監視信号がローレベルからハイレ
ベルに切替わる。これにより第１、第２の電源切替回路
１５，１６のトランジスタ１５ａ，１６ａがオフする。
定値以下に低下すると、図２の(d)に示すように充電電
圧監視回路４５からの監視信号がローレベルからハイレ
ベルに切替わる。これにより第１、第２の電源切替回路
１５，１６のトランジスタ１５ａ，１６ａがオフする。
【００２３】また停電時データ転送制御回路３９はＣＰ
Ｕ２４がメモリアクセスを中止したことを確認すると、
図２の(i) に示すようにキャッシュメモリ３７のデータ
を図２の(j) に示すようにＤ−ＲＡＭ４３に転送を開始
させる。すなわちデータを退避させる。
Ｕ２４がメモリアクセスを中止したことを確認すると、
図２の(i) に示すようにキャッシュメモリ３７のデータ
を図２の(j) に示すようにＤ−ＲＡＭ４３に転送を開始
させる。すなわちデータを退避させる。
【００２４】その後停電時データ転送制御回路３９はキ
ャッシュメモリ３７のデータ退避が完了したことを確認
すると、第１の電源切替回路１５のトランジスタ１５ｂ
をオフする。こうして一時的バックアップブロック２へ
の２次電池１８からの電源供給が停止され、一時的バッ
クアップブロック２への電源供給が完全に停止される。
こうして一時的バックアップブロック２の動作は図２の
(i) に示すように停止状態となる。
ャッシュメモリ３７のデータ退避が完了したことを確認
すると、第１の電源切替回路１５のトランジスタ１５ｂ
をオフする。こうして一時的バックアップブロック２へ
の２次電池１８からの電源供給が停止され、一時的バッ
クアップブロック２への電源供給が完全に停止される。
こうして一時的バックアップブロック２の動作は図２の
(i) に示すように停止状態となる。
【００２５】一方、バックアップブロック３への２次電
池１８からの電源供給は第２の電源切替回路１６のトラ
ンジスタ１６ｂのオン状態により保持される。こうして
バックアップブロック３のＤ−ＲＡＭ４３は図２の(j)
に示すようにバックアップ状態となる。
池１８からの電源供給は第２の電源切替回路１６のトラ
ンジスタ１６ｂのオン状態により保持される。こうして
バックアップブロック３のＤ−ＲＡＭ４３は図２の(j)
に示すようにバックアップ状態となる。
【００２６】このように主電源１３が停電状態になる
と、先ず２次電池１８により一時的バックアップブロッ
ク２とバックアップブロック３の両方がバックアップさ
れ、この状態でキャッシュメモリ３７の全データがＤ−
ＲＡＭ４３に退避され、このデータ退避が完了したとき
一時的バックアップブロック２への２次電池１８による
バックアップを停止して以降バックアップブロック３の
バックアップのみを行うようにしているので、たとえキ
ャッシュメモリ３７に多量のデータがあっても確実にＤ
−ＲＡＭ４３に退避させることができる。そして退避が
完了した後は本来のＤ−ＲＡＭ４３のバックアップのみ
を行うようにしているので、２次電池１８の電力消耗に
ほとんど影響を与えることはない。
と、先ず２次電池１８により一時的バックアップブロッ
ク２とバックアップブロック３の両方がバックアップさ
れ、この状態でキャッシュメモリ３７の全データがＤ−
ＲＡＭ４３に退避され、このデータ退避が完了したとき
一時的バックアップブロック２への２次電池１８による
バックアップを停止して以降バックアップブロック３の
バックアップのみを行うようにしているので、たとえキ
ャッシュメモリ３７に多量のデータがあっても確実にＤ
−ＲＡＭ４３に退避させることができる。そして退避が
完了した後は本来のＤ−ＲＡＭ４３のバックアップのみ
を行うようにしているので、２次電池１８の電力消耗に
ほとんど影響を与えることはない。
【００２７】
【発明の効果】以上詳述したように本発明によれば、デ
ータ量に関係なく２次電池でバックアップされない揮発
性メモリのデータを２次電池でバックアップされる揮発
性メモリに確実に退避させることができるメモリバック
アップ装置を提供できるものである。
ータ量に関係なく２次電池でバックアップされない揮発
性メモリのデータを２次電池でバックアップされる揮発
性メモリに確実に退避させることができるメモリバック
アップ装置を提供できるものである。
【図１】本発明の実施例を示すブロック図。
【図２】同実施例における各部の動作タイミングを示す
図。
図。
【図３】従来例を示すブロック図。
【図４】同従来例における動作を示す流れ図。
１…システム電源ブロック、２…一時的バックアップブ
ロック、３…バックアップブロック、１３…主電源、１
４…停電検知回路、１５，１６…電源切替回路、１８…
２次電池、２４…ＣＰＵ、３７…キャッシュメモリ（バ
ックアップされない揮発性メモリ）、３９…停電時デー
タ転送制御回路、４３…Ｄ−ＲＡＭ（バックアップされ
る揮発性メモリ）。
ロック、３…バックアップブロック、１３…主電源、１
４…停電検知回路、１５，１６…電源切替回路、１８…
２次電池、２４…ＣＰＵ、３７…キャッシュメモリ（バ
ックアップされない揮発性メモリ）、３９…停電時デー
タ転送制御回路、４３…Ｄ−ＲＡＭ（バックアップされ
る揮発性メモリ）。
Claims (1)
- 【請求項１】 主電源が遮断されると２次電池でバック
アップされる揮発性メモリと、２次電池でバックアップ
されない揮発性メモリと、前記主電源の停電を検知する
停電検知手段と、この停電検知手段からの停電検知信号
により前記バックアップされる揮発性メモリの電源を主
電源から２次電池に切替えるとともにバックアップされ
ない揮発性メモリ及び退避制御手段の電源を主電源から
２次電池に切替える切替え制御手段と、この切替え制御
手段による電源の切替えが行われると前記バックアップ
されない揮発性メモリのデータを前記バックアップされ
る揮発性メモリに退避制御し、全てのデータの退避が完
了すると前記バックアップされない揮発性メモリ及び退
避制御手段への２次電池からの電源供給を遮断する退避
制御手段を設けたことを特徴とするメモリバックアップ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301554A JPH05143469A (ja) | 1991-11-18 | 1991-11-18 | メモリバツクアツプ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301554A JPH05143469A (ja) | 1991-11-18 | 1991-11-18 | メモリバツクアツプ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143469A true JPH05143469A (ja) | 1993-06-11 |
Family
ID=17898342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3301554A Pending JPH05143469A (ja) | 1991-11-18 | 1991-11-18 | メモリバツクアツプ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008522322A (ja) * | 2004-12-03 | 2008-06-26 | インテル・コーポレーション | 電力障害によるデータ損失の防止 |
| JP2009181179A (ja) * | 2008-01-29 | 2009-08-13 | Brother Ind Ltd | データ処理装置 |
-
1991
- 1991-11-18 JP JP3301554A patent/JPH05143469A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008522322A (ja) * | 2004-12-03 | 2008-06-26 | インテル・コーポレーション | 電力障害によるデータ損失の防止 |
| JP2009181179A (ja) * | 2008-01-29 | 2009-08-13 | Brother Ind Ltd | データ処理装置 |
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