JPH05110004A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05110004A JPH05110004A JP3271628A JP27162891A JPH05110004A JP H05110004 A JPH05110004 A JP H05110004A JP 3271628 A JP3271628 A JP 3271628A JP 27162891 A JP27162891 A JP 27162891A JP H05110004 A JPH05110004 A JP H05110004A
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- polycrystalline silicon
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- boron
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】デュアルゲート型のＭＯＳＦＥＴの製造法にお
いて、Ｐチャネル型ＭＯＳＦＥＴの多結晶シリコンゲー
ト及びソース，２ドレインへのボロンの導入を、ボロン
を含有する有機系塗布型拡散剤からの熱拡散により行っ
ている。 【効果】Ｐチャネル型ＭＯＳＦＥＴへのボロンの導入の
際、ＢＦ2 + イオン注入を行っていないので、ゲート多
結晶シリコン中のボロンがゲート酸化膜を抜ける拡散
が、フッ素の介在により加速されることがなく、閾値の
ばらつきを抑制できる。また、ソース，ドレイン拡散層
の深さは、ＢＦ2 + イオン注入と比較して同等以上に浅
くできるので、ショートチャネル効果が抑えられ、一層
ゲート長を縮小でき、高速化，高集積化がはかれる。
いて、Ｐチャネル型ＭＯＳＦＥＴの多結晶シリコンゲー
ト及びソース，２ドレインへのボロンの導入を、ボロン
を含有する有機系塗布型拡散剤からの熱拡散により行っ
ている。 【効果】Ｐチャネル型ＭＯＳＦＥＴへのボロンの導入の
際、ＢＦ2 + イオン注入を行っていないので、ゲート多
結晶シリコン中のボロンがゲート酸化膜を抜ける拡散
が、フッ素の介在により加速されることがなく、閾値の
ばらつきを抑制できる。また、ソース，ドレイン拡散層
の深さは、ＢＦ2 + イオン注入と比較して同等以上に浅
くできるので、ショートチャネル効果が抑えられ、一層
ゲート長を縮小でき、高速化，高集積化がはかれる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に絶縁ゲート，電界効果トランジスタ（以
下、ＭＯＳＦＥＴと称す）の製造方法に関する。
に係わり、特に絶縁ゲート，電界効果トランジスタ（以
下、ＭＯＳＦＥＴと称す）の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴは世代毎にゲート長が縮小
されて、高速化と高集積化が進められてきた。しかし、
ゲート長を縮少すると、ソースとドレイン間のリーク電
流が増加する問題がある。
されて、高速化と高集積化が進められてきた。しかし、
ゲート長を縮少すると、ソースとドレイン間のリーク電
流が増加する問題がある。
【０００３】従来ＭＯＳＦＥＴの主流であったシリコン
・ゲートＭＯＳＦＥＴでは、Ｎチャネル型ＭＯＳＦＥＴ
もＰチャネル型ＭＯＳＦＥＴも、共にＮ型にドープした
多結晶シリコンでゲート電極を形成していたが、この場
合は特に、ゲート電極と基板間の仕事関数差が小さくな
るＰチャネル型ＭＯＳＦＥＴに於いて、オフ状態でのソ
ースとドレイン間のリーク電流が大きくなっていた。こ
れは、Ｐチャネル型ＭＯＳＦＥＴで閾値を−０．７Ｖ近
辺に設定するためには、Ｎウェル基板表面に、大きな注
入量でボロンのイオン注入を行わなくてはならず、その
ため基板表面がＰ型に反転した、いわゆる埋込みチャネ
ル構造になっていたのが原因であった。
・ゲートＭＯＳＦＥＴでは、Ｎチャネル型ＭＯＳＦＥＴ
もＰチャネル型ＭＯＳＦＥＴも、共にＮ型にドープした
多結晶シリコンでゲート電極を形成していたが、この場
合は特に、ゲート電極と基板間の仕事関数差が小さくな
るＰチャネル型ＭＯＳＦＥＴに於いて、オフ状態でのソ
ースとドレイン間のリーク電流が大きくなっていた。こ
れは、Ｐチャネル型ＭＯＳＦＥＴで閾値を−０．７Ｖ近
辺に設定するためには、Ｎウェル基板表面に、大きな注
入量でボロンのイオン注入を行わなくてはならず、その
ため基板表面がＰ型に反転した、いわゆる埋込みチャネ
ル構造になっていたのが原因であった。
【０００４】Ｐチャネル型ＭＯＳＦＥＴのオフ状態での
リーク電流を小さくして更にゲート長を短かくする方法
として、Ｐチャネル型ＭＯＳＦＥＴのゲート電極をＰ型
にドープした多結晶シリコンで形成する方法がある。Ｎ
チャネル型ＭＯＳＦＥＴのゲート電極をｎ型の多結晶シ
リコンで形成し、Ｐチャネル型ＭＯＳＦＥＴのゲート電
極をＰ型の多結晶シリコンで形成する、いわゆるデュア
ル・ゲート構造をとると、両チャネル共表面チャネル型
のＭＯＳＦＥＴとなり、共にオフ状態のリーク電流を抑
制できるため、より一層のゲート長の縮少が可能とな
る。
リーク電流を小さくして更にゲート長を短かくする方法
として、Ｐチャネル型ＭＯＳＦＥＴのゲート電極をＰ型
にドープした多結晶シリコンで形成する方法がある。Ｎ
チャネル型ＭＯＳＦＥＴのゲート電極をｎ型の多結晶シ
リコンで形成し、Ｐチャネル型ＭＯＳＦＥＴのゲート電
極をＰ型の多結晶シリコンで形成する、いわゆるデュア
ル・ゲート構造をとると、両チャネル共表面チャネル型
のＭＯＳＦＥＴとなり、共にオフ状態のリーク電流を抑
制できるため、より一層のゲート長の縮少が可能とな
る。
【０００５】図１３〜図１５に、従来のデュアル・ゲー
トＭＯＳＦＥＴの製造方法に於ける、ゲート多結晶シリ
コンへの不純物ドーピング工程と、ソース，ドレイン拡
散層形成工程の工程断面図を示す。
トＭＯＳＦＥＴの製造方法に於ける、ゲート多結晶シリ
コンへの不純物ドーピング工程と、ソース，ドレイン拡
散層形成工程の工程断面図を示す。
【０００６】まず、Ｐ型シリコン基板１の表面にＰウェ
ル２及びＮウェル３を形成した後、選択的な酸化により
膜厚が８００ｎｍ（ナノメータ）程度の素子分離用の酸
化膜（以下ＬＯＣＯＳ酸化膜と記す）４を形成してトラ
ンジスタを形成する領域を決める。次に膜厚が６ｎｍ〜
２０ｎｍ程度のゲート酸化膜５を形成し、その上に不純
物をドープしていない多結晶シリコン膜を、膜厚が４０
０ｎｍ〜８００ｎｍ程度、化学気相成長で成長させる。
次にこの多結晶シリコン膜をパターニングしてゲート電
極６と８を形成する。更に熱酸化あるいは化学的気相成
長により、基板表面とゲート多結晶シリコン表面に膜厚
が２０ｎｍ〜５０ｎｍ程度の酸化膜７を形成する。
ル２及びＮウェル３を形成した後、選択的な酸化により
膜厚が８００ｎｍ（ナノメータ）程度の素子分離用の酸
化膜（以下ＬＯＣＯＳ酸化膜と記す）４を形成してトラ
ンジスタを形成する領域を決める。次に膜厚が６ｎｍ〜
２０ｎｍ程度のゲート酸化膜５を形成し、その上に不純
物をドープしていない多結晶シリコン膜を、膜厚が４０
０ｎｍ〜８００ｎｍ程度、化学気相成長で成長させる。
次にこの多結晶シリコン膜をパターニングしてゲート電
極６と８を形成する。更に熱酸化あるいは化学的気相成
長により、基板表面とゲート多結晶シリコン表面に膜厚
が２０ｎｍ〜５０ｎｍ程度の酸化膜７を形成する。
【０００７】この後、図１３に示す通り、Ｐチャネル領
域をフォトレジスト９でマスクした状態でヒ素を１×１
０15ａｔｏｍｓ／ｃｍ2 から１×１０16ａｔｏｍｓ／ｃ
ｍ2 程度イオン注入する。このヒ素のイオン注入によ
り、Ｎチャネルゲート多結晶シリコン６とソース，ドレ
イン拡散領域へＮ型の不純物を同時に導入している。
域をフォトレジスト９でマスクした状態でヒ素を１×１
０15ａｔｏｍｓ／ｃｍ2 から１×１０16ａｔｏｍｓ／ｃ
ｍ2 程度イオン注入する。このヒ素のイオン注入によ
り、Ｎチャネルゲート多結晶シリコン６とソース，ドレ
イン拡散領域へＮ型の不純物を同時に導入している。
【０００８】次に図１４に示す様に、今度は逆にＮチャ
ネル側をマスクした状態でＢＦ2 + をやはり１×１０15
ａｔｏｍｓ／ｃｍ2 から１×１０16ａｔｏｍｓ／ｃｍ2
程度イオン注入する。このＢＦ2 + のイオン注入により
Ｐチャネルのゲート多結晶シリコン８とＰチャネルのソ
ース，ドレイン拡散領域へＰ型の不純物を同時に導入し
ている。イオン種としてＢ+ ではなくＢＦ2 + を使うこ
とにより、イオン注入された不純物のシリコン基板での
分布が浅くなるので、より浅いソース，ドレイン拡散層
が形成できる。次にフォトレジストを除去した後、熱処
理を行い、Ｎチャネルのソース・ドレイン１０，Ｐチャ
ネルのソース・ドレイン１１及び両チャネルのゲート多
結晶シリコン中の不純物を活性化させて、図１５に示す
構造を得ていた。
ネル側をマスクした状態でＢＦ2 + をやはり１×１０15
ａｔｏｍｓ／ｃｍ2 から１×１０16ａｔｏｍｓ／ｃｍ2
程度イオン注入する。このＢＦ2 + のイオン注入により
Ｐチャネルのゲート多結晶シリコン８とＰチャネルのソ
ース，ドレイン拡散領域へＰ型の不純物を同時に導入し
ている。イオン種としてＢ+ ではなくＢＦ2 + を使うこ
とにより、イオン注入された不純物のシリコン基板での
分布が浅くなるので、より浅いソース，ドレイン拡散層
が形成できる。次にフォトレジストを除去した後、熱処
理を行い、Ｎチャネルのソース・ドレイン１０，Ｐチャ
ネルのソース・ドレイン１１及び両チャネルのゲート多
結晶シリコン中の不純物を活性化させて、図１５に示す
構造を得ていた。
【０００９】
【発明が解決しようとする課題】ＭＯＳＦＥＴのゲート
長を縮少すると、オフ状態でのソースとドレイン間のリ
ーク電流が増加することや、閾値が低くなることなど、
まとめてショートチャネル効果と呼ばれる弊害が現われ
てくる。このショートチャネル効果を抑えるためには、
ソースとドレインの拡散層の深さを浅くすることが必要
である。そのために、従来のデュアル・ゲート構造のＭ
ＯＳＦＥＴの製造方法では、Ｐチャネル型ＭＯＳＦＥＴ
のソース，ドレイン及びゲート多結晶シリコンへのＰ型
不純物の導入を、Ｂ+ より浅い拡散層を形成できるＢＦ
2 + のイオン注入で行っていた。ＢＦ2 + のイオン注入
によりゲート多結晶シリコンへ導入されたフッ素は、熱
処理の際にそのほとんどが移動し、シリコン基板とゲー
ト酸化膜界面、ゲート酸化膜とゲート多結晶シリコン界
面、そしてゲート酸化膜中に集積する。これらのフッ素
は酸化膜中のシリコンと強い結合をつくるが、その影響
として、ゲート多結晶シリコン中のボロンがゲート酸化
膜を抜けてシリコン基板中へ達する拡散を加速する。
長を縮少すると、オフ状態でのソースとドレイン間のリ
ーク電流が増加することや、閾値が低くなることなど、
まとめてショートチャネル効果と呼ばれる弊害が現われ
てくる。このショートチャネル効果を抑えるためには、
ソースとドレインの拡散層の深さを浅くすることが必要
である。そのために、従来のデュアル・ゲート構造のＭ
ＯＳＦＥＴの製造方法では、Ｐチャネル型ＭＯＳＦＥＴ
のソース，ドレイン及びゲート多結晶シリコンへのＰ型
不純物の導入を、Ｂ+ より浅い拡散層を形成できるＢＦ
2 + のイオン注入で行っていた。ＢＦ2 + のイオン注入
によりゲート多結晶シリコンへ導入されたフッ素は、熱
処理の際にそのほとんどが移動し、シリコン基板とゲー
ト酸化膜界面、ゲート酸化膜とゲート多結晶シリコン界
面、そしてゲート酸化膜中に集積する。これらのフッ素
は酸化膜中のシリコンと強い結合をつくるが、その影響
として、ゲート多結晶シリコン中のボロンがゲート酸化
膜を抜けてシリコン基板中へ達する拡散を加速する。
【００１０】こうして、ゲート多結晶シリコン中のボロ
ンが、容易にゲート酸化膜を抜けてシリコン基板へ拡散
し、シリコン基板表面の不純物濃度を変えるために、Ｐ
チャネル型ＭＯＳＦＥＴの閾値が非常にばらついてしま
うという問題があった。
ンが、容易にゲート酸化膜を抜けてシリコン基板へ拡散
し、シリコン基板表面の不純物濃度を変えるために、Ｐ
チャネル型ＭＯＳＦＥＴの閾値が非常にばらついてしま
うという問題があった。
【００１１】
【課題を解決するための手段】本発明のデュアル・ゲー
ト型ＭＯＳＦＥＴの製造方法は、Ｐチャネル型ＭＯＳＦ
ＥＴの多結晶シリコン・ゲートとソース，ドレインへボ
ロンを導入する際に、Ｎチャネル型ＭＯＳＦＥＴの領域
はシリコン酸化膜で覆い、Ｐチャネル型ＭＯＳＦＥＴの
多結晶シリコン・ゲートとソース・ドレインを露出させ
た状態で、ボロンを含有する有機系塗布型拡散剤を塗布
し、窒素雰囲気中で熱処理してボロンを拡散させて導入
している。
ト型ＭＯＳＦＥＴの製造方法は、Ｐチャネル型ＭＯＳＦ
ＥＴの多結晶シリコン・ゲートとソース，ドレインへボ
ロンを導入する際に、Ｎチャネル型ＭＯＳＦＥＴの領域
はシリコン酸化膜で覆い、Ｐチャネル型ＭＯＳＦＥＴの
多結晶シリコン・ゲートとソース・ドレインを露出させ
た状態で、ボロンを含有する有機系塗布型拡散剤を塗布
し、窒素雰囲気中で熱処理してボロンを拡散させて導入
している。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１から図４は本発明の第１の実施例の、デュアル
・ゲート型ＭＯＳＦＥＴの製造方法に於けるゲート多結
晶シリコンへの不純物ドーピング工程と、ソース，ドレ
イン拡散層形成工程とを示す工程断面図である。
る。図１から図４は本発明の第１の実施例の、デュアル
・ゲート型ＭＯＳＦＥＴの製造方法に於けるゲート多結
晶シリコンへの不純物ドーピング工程と、ソース，ドレ
イン拡散層形成工程とを示す工程断面図である。
【００１３】従来の製造方法と同様、Ｐ型シリコン基板
１の表面にＰウェル２とＮウェル３を形成した後、膜厚
が８００ｎｍ前後のＬＯＣＯＳ酸化膜４を形成してトラ
ンジスタを形成する領域を決める。次に膜厚が６ｎｍか
ら２０ｎｍ程度のゲート酸化膜５を形成し、その上に不
純物をドープしていない多結晶シリコン膜を、膜厚４０
０ｎｍから８００ｎｍ程度、化学的気相成長により成長
させる。次にこの多結晶シリコン膜をフォトリソグラフ
ィの手法によりパターニングして、ゲート多結晶シリコ
ン６，８を形成し、更に熱酸化あるいは化学的気相成長
により、基板表面とゲート多結晶シリコン表面に膜厚が
２０ｎｍから５０ｎｍ程度の酸化膜７を形成して図１に
示す構造を得る。
１の表面にＰウェル２とＮウェル３を形成した後、膜厚
が８００ｎｍ前後のＬＯＣＯＳ酸化膜４を形成してトラ
ンジスタを形成する領域を決める。次に膜厚が６ｎｍか
ら２０ｎｍ程度のゲート酸化膜５を形成し、その上に不
純物をドープしていない多結晶シリコン膜を、膜厚４０
０ｎｍから８００ｎｍ程度、化学的気相成長により成長
させる。次にこの多結晶シリコン膜をフォトリソグラフ
ィの手法によりパターニングして、ゲート多結晶シリコ
ン６，８を形成し、更に熱酸化あるいは化学的気相成長
により、基板表面とゲート多結晶シリコン表面に膜厚が
２０ｎｍから５０ｎｍ程度の酸化膜７を形成して図１に
示す構造を得る。
【００１４】次に図２に示す様に、Ｐチャネル型ＭＯＳ
ＦＥＴ領域をフォトレジスト９でマスクした状態でヒ素
を１×１０15ａｔｏｍｓ／ｃｍ2 から１×１０16ａｔｏ
ｍｓ／ｃｍ2 程度イオン注入する。このヒ素のイオン注
入により、Ｎチャネル型のゲート多結晶シリコン６とソ
ース，ドレイン拡散領域へＮ型の不純物を同時に導入し
ている。
ＦＥＴ領域をフォトレジスト９でマスクした状態でヒ素
を１×１０15ａｔｏｍｓ／ｃｍ2 から１×１０16ａｔｏ
ｍｓ／ｃｍ2 程度イオン注入する。このヒ素のイオン注
入により、Ｎチャネル型のゲート多結晶シリコン６とソ
ース，ドレイン拡散領域へＮ型の不純物を同時に導入し
ている。
【００１５】次に、今度は逆にＮチャネル型ＭＯＳＦＥ
Ｔ領域をフォトレジストでマスクした状態でシリコン酸
化膜のエッチングを行い、ＰチャネルＭＯＳＦＥＴのソ
ース，ドレイン領域上及びゲート多結晶シリコン周囲の
シリコン酸化膜７を除去する。次にフォトレジストを剥
離した後、ボロンを含む有機系塗布型拡散剤１２を塗布
して、図３に示す状態にする。
Ｔ領域をフォトレジストでマスクした状態でシリコン酸
化膜のエッチングを行い、ＰチャネルＭＯＳＦＥＴのソ
ース，ドレイン領域上及びゲート多結晶シリコン周囲の
シリコン酸化膜７を除去する。次にフォトレジストを剥
離した後、ボロンを含む有機系塗布型拡散剤１２を塗布
して、図３に示す状態にする。
【００１６】次に窒素雰囲気中で熱処理を行って、有機
系塗布型拡散剤のボロンをＰチャネル型ＭＯＳＦＥＴの
ソース，ドレイン領域へ拡散する。例えば、８５０℃で
１０分程度の熱処理をほどこすと、接合の深さが０．１
μｍ程度の非常に浅いソース，ドレイン拡散層が形成さ
れる。
系塗布型拡散剤のボロンをＰチャネル型ＭＯＳＦＥＴの
ソース，ドレイン領域へ拡散する。例えば、８５０℃で
１０分程度の熱処理をほどこすと、接合の深さが０．１
μｍ程度の非常に浅いソース，ドレイン拡散層が形成さ
れる。
【００１７】またこの熱処理では、Ｎチャネル型ＭＯＳ
ＦＥＴのソース，ドレイン領域へイオン注入されたヒ素
の押し込みも同時に行われる。次に表面に残ったボロン
・ガラス層を除去し、図４に示すＭＯＳＦＥＴ構造を得
る。
ＦＥＴのソース，ドレイン領域へイオン注入されたヒ素
の押し込みも同時に行われる。次に表面に残ったボロン
・ガラス層を除去し、図４に示すＭＯＳＦＥＴ構造を得
る。
【００１８】この後は、従来のＭＯＳＦＥＴと全く同様
であり、層間絶縁膜形成、コンタクト孔の開孔，メタラ
イゼーション工程を経て、所望のＭＯＳＦＥＴを得るこ
とができる。
であり、層間絶縁膜形成、コンタクト孔の開孔，メタラ
イゼーション工程を経て、所望のＭＯＳＦＥＴを得るこ
とができる。
【００１９】図５から図１２は、本発明の第２の実施例
を示す工程断面図である。図５に示す構造を得るまでの
工程は、第１の実施例と全く同じである。
を示す工程断面図である。図５に示す構造を得るまでの
工程は、第１の実施例と全く同じである。
【００２０】この後、図６に示す様に、Ｐチャネル型Ｍ
ＯＳＦＥＴ領域をフォトレジスト９でマスクした状態で
リンを１×１０13ａｔｏｍｓ／ｃｍ2 から１×１０14ａ
ｔｏｍｓ／ｃｍ2 程度イオン注入する。
ＯＳＦＥＴ領域をフォトレジスト９でマスクした状態で
リンを１×１０13ａｔｏｍｓ／ｃｍ2 から１×１０14ａ
ｔｏｍｓ／ｃｍ2 程度イオン注入する。
【００２１】次に、第１の実施例と同様、Ｐチャネル型
ＭＯＳＦＥＴのソース，ドレイン領域上及びゲート多結
晶シリコン周囲のシリコン酸化膜７を除去し、更にフォ
トレジストを剥離した後、ボロンを含む有機系塗布型拡
散剤１２を塗布して図７に示す状態にする。
ＭＯＳＦＥＴのソース，ドレイン領域上及びゲート多結
晶シリコン周囲のシリコン酸化膜７を除去し、更にフォ
トレジストを剥離した後、ボロンを含む有機系塗布型拡
散剤１２を塗布して図７に示す状態にする。
【００２２】次に、窒素雰囲気中で、例えば８００℃１
０分程度の熱処理を行い、有機系塗布型拡散剤からＰチ
ャネル型ＭＯＳＦＥＴのソース，ドレイン領域へボロン
を拡散する。
０分程度の熱処理を行い、有機系塗布型拡散剤からＰチ
ャネル型ＭＯＳＦＥＴのソース，ドレイン領域へボロン
を拡散する。
【００２３】次に、水蒸気雰囲気中で、例えば８５０℃
５分程度の酸化を行い、Ｐチャネル型ＭＯＳＦＥＴのソ
ース，ドレイン領域表面にシリコン酸化膜１５を形成
し、これにより表面のボロン濃度を下げて、Ｐチャネル
ソース・ドレイン低濃度領域１４を形成する。これらの
熱処理によって、同時にＮチャネル型ＭＯＳＦＥＴで
は、イオン注入されたリンが拡散されてＮチャネルソー
ス・ドレイン低濃度領域１３が形成される（図８）。
５分程度の酸化を行い、Ｐチャネル型ＭＯＳＦＥＴのソ
ース，ドレイン領域表面にシリコン酸化膜１５を形成
し、これにより表面のボロン濃度を下げて、Ｐチャネル
ソース・ドレイン低濃度領域１４を形成する。これらの
熱処理によって、同時にＮチャネル型ＭＯＳＦＥＴで
は、イオン注入されたリンが拡散されてＮチャネルソー
ス・ドレイン低濃度領域１３が形成される（図８）。
【００２４】次に、従来のＬＤＤ型ＭＯＳＦＥＴの製造
方法に従って、膜厚が３００ｎｍ前後のシリコン酸化膜
を化学的気相成長により成長させた後、異方性ドライエ
ッチングによりこのシリコン酸化膜をエッチバックし、
ゲート電極の側面にサイド・ウォール１６を形成する。
この際に、ソース，ドレイン領域のシリコン基板表面及
びゲート電極上面がむき出しになるが、再び膜厚が２０
ｎｍから５０ｎｍ程度のシリコン酸化膜１７を化学的気
相成長で成長させて全面をおおい図９に示す構造を得
る。
方法に従って、膜厚が３００ｎｍ前後のシリコン酸化膜
を化学的気相成長により成長させた後、異方性ドライエ
ッチングによりこのシリコン酸化膜をエッチバックし、
ゲート電極の側面にサイド・ウォール１６を形成する。
この際に、ソース，ドレイン領域のシリコン基板表面及
びゲート電極上面がむき出しになるが、再び膜厚が２０
ｎｍから５０ｎｍ程度のシリコン酸化膜１７を化学的気
相成長で成長させて全面をおおい図９に示す構造を得
る。
【００２５】次に図１０に示す様に、Ｐチャネル型ＭＯ
ＳＦＥＴの領域をフォトレジスト１８で覆った状態で、
ヒ素を１×１０15ａｔｏｍｓ／ｃｍ2 から１×１０16ａ
ｔｏｍｓ／ｃｍ2 程度イオン注入する。
ＳＦＥＴの領域をフォトレジスト１８で覆った状態で、
ヒ素を１×１０15ａｔｏｍｓ／ｃｍ2 から１×１０16ａ
ｔｏｍｓ／ｃｍ2 程度イオン注入する。
【００２６】次に、今度はＮチャネル型ＭＯＳＦＥＴの
領域をフォトレジストで覆ったままエッチバックし、Ｐ
チャネル型ＭＯＳＦＥＴ領域のシリコン酸化膜１７のみ
を除去する。そしてフォトレジストを剥離した後、ボロ
ンを含む有機系塗布型拡散剤１９を塗布して、図１１に
示す状態にする。
領域をフォトレジストで覆ったままエッチバックし、Ｐ
チャネル型ＭＯＳＦＥＴ領域のシリコン酸化膜１７のみ
を除去する。そしてフォトレジストを剥離した後、ボロ
ンを含む有機系塗布型拡散剤１９を塗布して、図１１に
示す状態にする。
【００２７】次に、窒素雰囲気中で、例えば８５０℃１
０分程度の熱処理を行い、有機系塗布型拡散剤からボロ
ンをシリコン基板中へ拡散させて、Ｐチャネル型のソー
ス・ドレイン高濃度領域２１を形成する。この際に、Ｎ
チャネル型のＭＯＳＦＥＴのソース・ドレイン領域へ注
入されたヒ素の拡散も同時に進行し、Ｎチャネル型ソー
ス・ドレイン高濃度領域２０も形成される。この後、ボ
ロン・ガラス層を除去して図１２に示すＬＤＤ型のＭＯ
ＳＦＥＴ構造を得ることができる。
０分程度の熱処理を行い、有機系塗布型拡散剤からボロ
ンをシリコン基板中へ拡散させて、Ｐチャネル型のソー
ス・ドレイン高濃度領域２１を形成する。この際に、Ｎ
チャネル型のＭＯＳＦＥＴのソース・ドレイン領域へ注
入されたヒ素の拡散も同時に進行し、Ｎチャネル型ソー
ス・ドレイン高濃度領域２０も形成される。この後、ボ
ロン・ガラス層を除去して図１２に示すＬＤＤ型のＭＯ
ＳＦＥＴ構造を得ることができる。
【００２８】この後は、本発明の第１の実施例と全く同
様であり、層間絶縁膜形成工程，コンタクト孔の開孔工
程，メタライゼーション工程等を経て所望のＬＤＤ型Ｍ
ＯＳＦＥＴを得ることができる。
様であり、層間絶縁膜形成工程，コンタクト孔の開孔工
程，メタライゼーション工程等を経て所望のＬＤＤ型Ｍ
ＯＳＦＥＴを得ることができる。
【００２９】
【発明の効果】以上説明したように本発明では、デュア
ル・ゲートのＭＯＳＦＥＴを製造する際に、ＢＦ2 + の
イオン注入を用いずにＰチャネル型ＭＯＳＦＥＴの多結
晶シリコン・ゲート及びソース，ドレインへボロンを導
入しているので、多結晶シリコン・ゲートからゲート酸
化膜を抜けてシリコン基板へ達するボロンの拡散が、フ
ッォの介在によって加速されることがなく、安定した閾
値が得られるという効果を有する。
ル・ゲートのＭＯＳＦＥＴを製造する際に、ＢＦ2 + の
イオン注入を用いずにＰチャネル型ＭＯＳＦＥＴの多結
晶シリコン・ゲート及びソース，ドレインへボロンを導
入しているので、多結晶シリコン・ゲートからゲート酸
化膜を抜けてシリコン基板へ達するボロンの拡散が、フ
ッォの介在によって加速されることがなく、安定した閾
値が得られるという効果を有する。
【００３０】また、ＢＦ2 + のイオン注入によってＰチ
ャネル型ＭＯＳＦＥＴのソース，ドレインへボロンを導
入する場合と比較して、同等以上に浅い拡散層を形成す
ることができるので、ゲート長を縮少した際に問題とな
るショートチャネル効果を抑制できる。
ャネル型ＭＯＳＦＥＴのソース，ドレインへボロンを導
入する場合と比較して、同等以上に浅い拡散層を形成す
ることができるので、ゲート長を縮少した際に問題とな
るショートチャネル効果を抑制できる。
【図１】本発明の第１の実施例を示す工程断面図。
【図２】本発明の第１の実施例を示す工程断面図。
【図３】本発明の第１の実施例を示す工程断面図。
【図４】本発明の第１の実施例を示す工程断面図。
【図５】本発明の第２の実施例を示す工程断面図。
【図６】本発明の第２の実施例を示す工程断面図。
【図７】本発明の第２の実施例を示す工程断面図。
【図８】本発明の第２の実施例を示す工程断面図。
【図９】本発明の第２の実施例を示す工程断面図。
【図１０】本発明の第２の実施例を示す工程断面図。
【図１１】本発明の第２の実施例を示す工程断面図。
【図１２】本発明の第２の実施例を示す工程断面図。
【図１３】従来のデュアルゲートＭＯＳＦＥＴの製造方
法を示す工程断面図。
法を示す工程断面図。
【図１４】従来のデュアルゲートＭＯＳＦＥＴの製造方
法を示す工程断面図。
法を示す工程断面図。
【図１５】従来のデュアルゲートＭＯＳＦＥＴの製造方
法を示す工程断面図。
法を示す工程断面図。
１ Ｐ型シリコン基板 ２ Ｐウェル ３ Ｎウェル ４ ＬＯＣＯＳ酸化膜 ５ ゲート酸化膜 ６ Ｎチャネル型のゲート多結晶シリコン ７ シリコン酸化膜 ８ Ｐチャネル型のゲート多結晶シリコン ９ フォトレジスト １０ Ｎチャネル型のソース・ドレイン １１ Ｐチャネル型のソース・ドレイン １２ 有機系塗布型拡散剤 １３ Ｎチャネル型のソース・ドレイン低濃度領域 １４ Ｐチャネル型のソース・ドレイン低濃度領域 １５ シリコン酸化膜 １６ サイド・ウォール １７ シリコン酸化膜 １８ フォトレジスト １９ 有機系塗布型拡散剤 ２０ Ｎチャネル型のソース・ドレイン高濃度領域 ２１ Ｐチャネル型のソース・ドレイン高濃度領域
Claims (3)
- 【請求項１】 Ｐチャネル型絶縁ゲート電界効果トラン
ジスタの多結晶シリコンゲートとソースおよびドレイン
へボロンを導入するに際して、Ｎチャネル型絶縁ゲート
電界効果トランジスタの領域をシリコン酸化膜で覆い、
前記Ｐチャネル型絶縁ゲート電界効果トランジスタの多
結晶シリコンゲートとソースおよびドレインを露出させ
た状態でボロンを含有する有機系塗布型拡散剤を塗布
し、窒素雰囲気中で熱処理してボロンを拡散し導入する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 Ｎ型あるいはＰ型シリコン基板表面にＮ
型およびＰ型のウェルを形成する工程と、厚い第１のシ
リコン酸化膜を選択的に形成する工程と、ゲート酸化膜
を形成する工程と、不純物がドープされていない多結晶
シリコン膜を形成する工程と、フォトリソグラフィの手
法によりこの多結晶シリコン膜をパターニングし、ゲー
ト電極を形成する工程と、シリコン基板表面及びゲート
多結晶シリコンの表面に第２のシリコン酸化膜を、熱酸
化あるいは化学的気相成長法により形成する工程と、Ｎ
チャネル型絶縁ゲート電界効果トランジスタ形成予定の
領域に選択的にヒ素をイオン注入して該Ｎチャネル型ト
ランジスタのゲート多結晶シリコンとソース・ドレイン
領域へヒ素を導入する工程と、Ｐチャネル型絶縁ゲート
電界効果トランジスタ形成予定の領域のみゲート多結晶
シリコン表面及びソース，ドレイン領域のシリコン酸化
膜を除去する工程と、全面にボロンを含有する有機系塗
布型拡散剤を塗布する工程と、窒素雰囲気中での熱処理
により、有機系塗布型拡散剤からボロンを該Ｐチャネル
型トランジスタのゲート多結晶シリコン及びソース，ド
レイン領域へ拡散させる工程と、その後ボロンガラス層
を除去する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項３】 前記ゲート酸化膜の膜厚は６ｎｍ〜２０
ｎｍであり、前記多結晶シリコン膜の膜厚は４００ｎｍ
〜８００ｎｍであり、前記第２のシリコン酸化膜の膜厚
は２０ｎｍ〜５０ｎｍであり、前記ヒ素のイオン注入密
度は１×１０15ａｔｏｍｓ／ｃｍ2 〜１×１０16ａｔｏ
ｍｓ／ｃｍ2 である請求項２に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271628A JPH05110004A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271628A JPH05110004A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110004A true JPH05110004A (ja) | 1993-04-30 |
Family
ID=17502727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271628A Pending JPH05110004A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474543B1 (ko) * | 1998-06-30 | 2005-05-27 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1991
- 1991-10-21 JP JP3271628A patent/JPH05110004A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474543B1 (ko) * | 1998-06-30 | 2005-05-27 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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